專利名稱：晶體管及其制作方法
技術領域：
本發(fā)明涉及半導體領域，特別涉及晶體管及其制作方法。
背景技術：
金屬-氧化物-半導體(MOS)晶體管是半導體制造中的最基本器件，其廣泛適用于各種集成電路中，根據主要載流子以及制造時的摻雜類型不同，分為NMOS和PMOS晶體管。現有技術提供了一種晶體管的制作方法。請參考圖1至圖3，為現有技術的晶體管的制作方法剖面結構示意圖。請參考圖1，提供半導體襯底100，所述半導體襯底100上形成柵介質層101和柵極102，所述柵介質層101和柵極102構成柵極結構。繼續(xù)參考圖1，進行氧化工藝，形成覆蓋所述柵極結構的氧化層103。接著，請參考圖2，在柵極結構兩側的半導體襯底內形成輕摻雜區(qū)104，所述輕摻雜區(qū)104通過離子注入形成。接著，請參考圖3，在柵極結構兩側的半導體襯底上形成柵極結構的側墻105。進行源/漏區(qū)重摻雜注入(S/D)，在柵極結構兩側的半導體襯底100內形成源區(qū)106和漏區(qū) 107。在公開號為CN101789447A的中國專利申請中可以發(fā)現更多關于現有技術的信息。在實際中發(fā)現，現有方法制作的晶體管短溝道效應明顯，器件的性能不理想。

發(fā)明內容
本發(fā)明解決的問題是提供了一種晶體管及其制作方法，抑制了晶體管的短溝道效應，改善了晶體管的性能。為解決上述問題，本發(fā)明提供了一種晶體管的制作方法，包括提供半導體襯底，所述半導體襯底上依次形成有掩埋絕緣層和半導體層；刻蝕所述半導體層和掩埋絕緣層，在所述半導體層和掩埋絕緣層內形成暴露出所述半導體襯底的溝槽；在所述溝槽的側壁形成掩埋側墻；在所述半導體層上形成外延層，所述外延層填充滿所述溝槽；在所述外延層上形成柵極結構，所述柵極結構位于所述溝槽和掩埋側墻上方；以所述柵極結構為掩膜，進行離子注入，在所述半導體層和外延層內形成源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)分別位于所述掩埋側墻兩側?？蛇x地，所述溝槽的寬度范圍為5納米 1微米。可選地，所述掩埋側墻的厚度范圍為3納米 30納米。可選地，位于所述半導體層上方的外延層的厚度范圍為20納米 100納米。
可選地，還包括在所述外延層內形成輕摻雜區(qū)的步驟，所述輕摻雜區(qū)位于所述掩埋側墻和柵極結構的兩側。可選地，所述掩埋側墻的材質為絕緣材質。相應地，本發(fā)明還提供了一種晶體管，包括半導體襯底；掩埋絕緣層，位于所述半導體襯底上；半導體層，位于所述掩埋絕緣層上；溝槽，位于所述掩埋絕緣層和半導體層內；掩埋側墻，位于所述溝槽的側壁；外延層，位于所述半導體層上，所述外延層填充滿所述溝槽；柵極結構，位于所述外延層上；源區(qū)，位于所述柵極結構一側的半導體層和外延層內；漏區(qū)，位于所述柵極結構另一側的半導體層和外延層內?？蛇x地，所述掩埋側墻的厚度范圍為3納米 30納米。可選地，位于所述半導體層上方的外延層的厚度范圍為20納米 100納米?？蛇x地，還包括輕摻雜區(qū)，位于所述隔離結構和柵極結構的兩側的外延層內?？蛇x地，所述溝槽的寬度范圍為5納米 1微米?？蛇x地，所述掩埋側墻的材質為絕緣材質。與現有技術相比，本發(fā)明具有以下優(yōu)點提供形成有掩埋絕緣層和半導體層的半導體襯底，刻蝕所述半導體層和掩埋絕緣層，在所述半導體層和掩埋絕緣層內形成暴露出所述半導體襯底的溝槽，在所述溝槽的側壁形成掩埋側墻；在所述半導體層上形成外延層，所述外延層填充滿所述溝槽在所述外延層上形成柵極結構，所述柵極結構位于所述溝槽和掩埋側墻上方；以所述柵極結構為掩膜， 進行離子注入，在所述半導體層和外延層內形成源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)分別位于所述掩埋側墻兩側。由于所述源區(qū)和漏區(qū)位于所述掩埋側墻的兩側，從而所述掩埋側墻可以防止源區(qū)和漏區(qū)的摻雜離子橫向擴散，從而改善晶體管的短溝道效應，并且由于所述源區(qū)和漏區(qū)位于掩埋絕緣層上方的半導體層上，從而減小了所述源區(qū)和漏區(qū)與半導體襯底之間的結電容，減小了結漏電流，提高了器件的性能。


圖1 圖3是現有技術的晶體管制作方法剖面結構示意圖；圖4是本發(fā)明的晶體管制作方法流程示意圖；圖5 圖10是本發(fā)明一個實施例的晶體管制作方法剖面結構示意圖。
具體實施例方式現有方法制作的晶體管的短溝道效應明顯，器件的性能不理想。隨著半導體工藝的發(fā)展，超淺結技術應用于制作源區(qū)和漏區(qū)，源區(qū)和漏區(qū)之間的離子橫向擴散更加嚴重，從而使得所述的短溝道效應更加明顯，并且源區(qū)和漏區(qū)與半導體襯底存在較大的結電容和結漏電流，從而降低了器件的響應速度，影響了器件的性能。
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為了解決上述問題，發(fā)明人提出一種晶體管的制作方法，請參考圖4所示的本發(fā)明的晶體管制作方法流程示意圖，所述方法包括步驟Si，提供半導體襯底，所述半導體襯底上依次形成有掩埋絕緣層和半導體層；步驟S2，刻蝕所述半導體層和掩埋絕緣層，在所述半導體層和掩埋絕緣層內形成暴露出所述半導體襯底的溝槽；步驟S3，在所述溝槽的側壁形成掩埋側墻；步驟S4，在所述半導體層上形成外延層，所述外延層填充滿所述溝槽；步驟S5，在所述外延層上形成柵極結構，所述柵極結構位于所述溝槽和掩埋側墻上方；步驟S6，以所述柵極結構為掩膜，進行離子注入，在所述半導體層和外延層內形成源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)分別位于所述掩埋側墻兩側。下面將結合具體實施例對本發(fā)明的技術方案進行詳細地說明。為了更好地說明本發(fā)明的技術方案，請結合圖5 圖10所示的本發(fā)明一個實施例的晶體管制作方法剖面結構示意圖。首先，請參考圖5，提供半導體襯底200。所述半導體襯底200材質可以為硅或鍺硅。所述半導體襯底200上依次形成有掩埋絕緣層212和半導體層211。作為本發(fā)明的一個實施例，所述半導體襯底200、掩埋絕緣層212和半導體層211 可以利用現有的絕緣體上硅結構(Silicon-On-InsulatonSOI)，即利用所述絕緣體上硅結構的硅襯底作為所述半導體襯底，利用所述絕緣體上硅結構的絕緣層作為所述掩埋絕緣層 212，利用所述絕緣體上硅結構絕緣層上的硅作為所述半導體層211。所述半導體層211的材質與所述半導體襯底200的材質相同，所述半導體層211的厚度范圍為0. 05微米 0. 2 微米。所述掩埋絕緣層212的厚度范圍為5 100埃，所述掩埋絕緣層212的材質為氧化硅、氮化硅、碳化硅或氮氧化硅。作為本發(fā)明的其他實施例，所述掩埋絕緣層212和半導體層211的制作方法可以為提供半導體襯底；對所述半導體襯底進行氧離子注入，在所述半導體襯底內形成掩埋絕緣層；對所述半導體襯底進行退火，消除離子注入對所述掩埋絕緣層上方的半導體襯底造成的損傷，所述掩埋絕緣層上方的半導體襯底作為所述半導體層。然后，請參考圖6，刻蝕所述半導體層211和掩埋絕緣層212，在所述半導體層211 和掩埋絕緣層212內形成暴露出所述半導體襯底200的溝槽。作為一個實施例，所述溝槽的深度等于所述半導體層211和掩埋絕緣層212的厚度之和。在本發(fā)明的其他實施例中，所述溝槽的深度還可以大于所述半導體層211和掩埋絕緣層212的厚度之和。在本發(fā)明中，所述溝槽的側壁將形成掩埋側墻，所述掩埋側墻將用于防止后續(xù)形成的源區(qū)和漏區(qū)之間的摻雜離子相互擴散，因此，所述溝槽的寬度應結合后續(xù)將要形成的源區(qū)和漏區(qū)之間的距離進行設置，優(yōu)選所述溝槽的寬度等于所述源區(qū)和漏區(qū)之間的距離。 所述溝槽的寬度范圍為5納米 1微米。例如所述溝槽的寬度可以為5納米、500納米或1微米。然后，請參考圖7，在所述半導體層211和溝槽內形成絕緣層214，所述絕緣層214 覆蓋所述溝槽的側壁和底部。所述絕緣層214的材質可以為氧化硅、氮化硅、碳化硅或氮氧化硅。作為一個實施例，所述絕緣層214的材質為氧化硅，其可以利用氧化工藝或化學氣相沉積工藝形成，所述絕緣層214的厚度范圍為3納米 30納米。然后，請參考圖8，去除位于溝槽底部和半導體層211上的絕緣層214，位于所述溝槽側壁的絕緣層214形成掩埋側墻213，所述掩埋側墻213的厚度范圍為3 30納米。所述掩埋側墻213用于防止后續(xù)形成的源區(qū)和漏區(qū)的摻雜離子之間擴散。去除所述絕緣層214的方法為刻蝕工藝，所述刻蝕工藝與現有的刻蝕工藝相同， 作為本領域技術人員的公知技術，在此不做詳細的說明。然后，請參考圖9，在所述半導體層211上形成外延層214，所述外延層214填充滿所述溝槽，所述外延層214利用外延沉積工藝制作。所述外延沉積工藝的參數與現有工藝相同，作為本領域技術人員的公知技術，在此不做詳細的說明。所述外延層214的材質與所述半導體層211和半導體襯底200的材質相同，即所述外延層214的材質為硅。其中位于所述半導體層211上的外延層214用于在后續(xù)的工藝步驟中制作輕摻雜區(qū)。位于所述半導體層211上的外延層214的厚度應根據需要形成的輕摻雜區(qū)的深度設計。 所述位于半導體層211上的外延層214的厚度優(yōu)選為等于所述輕摻雜區(qū)的深度。作為一個實施例，所述位于半導體層211上的外延層214的厚度為20納米 100納米。接著，請繼續(xù)參考圖9，在所述外延層214上形成柵極結構。所述柵極結構包括柵介質層204，位于所述外延層214上，所述柵介質層204的厚度范圍為10 100 埃，其材質為氧化硅；多晶硅柵極205，位于所述柵介質層204上，所述多晶硅柵極205的厚度范圍為 500 8000 埃；氧化層206，位于所述柵介質層204的側壁、多晶硅柵極205的側壁和頂部，所述氧化層206的厚度范圍為10 100埃，所述氧化層206、多晶硅柵極205和柵介質層204構成所述柵極結構。然后，繼續(xù)參考圖9，以所述柵極結構為掩膜，進行輕摻雜離子注入(LDD implant)，在所述柵極結構兩側的外延層214內形成輕摻雜區(qū)。所述輕摻雜離子注入與現有的輕摻雜離子注入相同，作為本領域技術人員的公知技術，在此不做詳細說明。所述輕摻雜區(qū)之間的外延層214用于后續(xù)形成的源區(qū)和漏區(qū)之間的導電溝道。然后，請參考圖10，在所述柵極結構兩側的外延層214表面形成側墻 (spacer) 208。本實施例中，所述側墻208為由氧化硅層-氮化硅層-氧化硅層構成的多層結構。在其他的實施例中，所述側墻208還可以為單層絕緣材質，例如所述側墻208為氧化硅層或氮化硅層。最后，繼續(xù)參考圖10，以所述柵極結構和側墻為掩膜，進行源漏離子注入(SD implant)，在所述半導體層211和外延層214內形成源區(qū)209和漏區(qū)210，所述源區(qū)209和漏區(qū)210分別位于所述掩埋側墻214兩側。所述源漏離子注入的參數與現有技術相同，作為本領域技術人員的公知技術，在此不做贅述。由于本發(fā)明在所述源區(qū)209和漏區(qū)210之間形成了掩埋側墻214，從而所述掩埋側墻214可以防止所述源區(qū)209和漏區(qū)210之間的摻雜離子相互擴散，從而改善了短溝道效應。由于所述源區(qū)209和漏區(qū)210位于所述掩埋絕緣層212上方，從而避免了所述源區(qū)209或漏區(qū)210與所述半導體襯底100之間形成結電容，減小了結漏電流，改善了晶體管的性能。經過上述方法，形成的晶體管結構請參考圖10。所述晶體管包括半導體襯底200;掩埋絕緣層212，位于所述半導體襯底200上；半導體層211，位于所述掩埋絕緣層212上，所述半導體層211的厚度范圍為0. 05 微米 0. 2微米，所述半導體層211的材質與所述半導體襯底200的材質相同，本實施例中，所述材質為硅；溝槽，位于所述掩埋絕緣層212和半導體層211內；掩埋側墻213，位于所述溝槽的側壁；外延層214，位于所述半導體層211上，所述外延層214填充滿所述溝槽；柵極結構，位于所述外延層211上；源區(qū)209，位于所述柵極結構一側的半導體層211和外延層214內；漏區(qū)210，位于所述柵極結構另一側的半導體層211和外延層214內；輕摻雜區(qū)，位于所述隔離結構和柵極結構的兩側的外延層214內。其中，所述柵極結構包括柵介質層204，位于所述外延層214上，所述柵介質層204的厚度范圍為10 100 埃，其材質為氧化硅；多晶硅柵極205，位于所述柵介質層204上，所述多晶硅柵極205的厚度范圍為 500 8000 埃；氧化層206，位于所述柵介質層204的側壁、多晶硅柵極205的側壁和頂部，所述氧化層206的厚度范圍為10 100埃。所述掩埋絕緣層212的材質為氧化硅、氮化硅、碳化硅或氮氧化硅，述掩埋絕緣層 212的厚度范圍為5 100埃。作為一個實施例，所述溝槽的寬度范圍為5納米 1微米，所述掩埋測光強213的厚度范圍為3納米 30納米。作為一個實施例，位于所述半導體層211上方的外延層214的厚度范圍為20納米 100納米。綜上，本發(fā)明提供的晶體管及其制作方法，在源區(qū)和漏區(qū)之間形成隔離側墻，所述隔離側墻可以防止源區(qū)和漏區(qū)之間的摻雜離子擴散，改善了晶體管的短溝道效應，由于所述源區(qū)和漏區(qū)位于掩埋絕緣層上方，因此所述掩埋絕緣層防止源區(qū)和漏區(qū)與半導體襯底之間形成結電容，減小了結漏電流，改善了晶體管的性能。雖然本發(fā)明己以較佳實施例披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。
權利要求
1.一種晶體管的制作方法，其特征在于，包括提供半導體襯底，所述半導體襯底上依次形成有掩埋絕緣層和半導體層； 刻蝕所述半導體層和掩埋絕緣層，在所述半導體層和掩埋絕緣層內形成暴露出所述半導體襯底的溝槽；在所述溝槽的側壁形成掩埋側墻；在所述半導體層上形成外延層，所述外延層填充滿所述溝槽； 在所述外延層上形成柵極結構，所述柵極結構位于所述溝槽和掩埋側墻上方； 以所述柵極結構為掩膜，進行離子注入，在所述半導體層和外延層內形成源區(qū)和漏區(qū)， 所述源區(qū)和漏區(qū)分別位于所述掩埋側墻兩側。
2.如權利要求1所述的晶體管的制作方法，其特征在于，所述溝槽的寬度范圍為5納米 1微米。
3.如權利要求1所述的晶體管的制作方法，其特征在于，所述掩埋側墻的厚度范圍為3 納米 30納米。
4.如權利要求1或2所述的晶體管的制作方法，其特征在于，位于所述半導體層上方的外延層的厚度范圍為20納米 100納米。
5.如權利要求1所述的晶體管的制作方法，其特征在于，還包括在所述外延層內形成輕摻雜區(qū)的步驟，所述輕摻雜區(qū)位于所述掩埋側墻和柵極結構的兩側。
6.如權利要求1所述的晶體管的制作方法，其特征在于，所述半導體層的材質與所述半導體襯底的材質相同，所述半導體層的厚度范圍為0. 05微米 0. 2微米。
7.如權利要求1所述的晶體管的制作方法，其特征在于，所述掩埋側墻的材質為絕緣材質。
8.一種晶體管，其特征在于，包括 半導體襯底；掩埋絕緣層，位于所述半導體襯底上； 半導體層，位于所述掩埋絕緣層上； 溝槽，位于所述掩埋絕緣層和半導體層內； 掩埋側墻，位于所述溝槽的側壁；外延層，位于所述半導體層上，所述外延層填充滿所述溝槽； 柵極結構，位于所述外延層上； 源區(qū)，位于所述柵極結構一側的半導體層和外延層內； 漏區(qū)，位于所述柵極結構另一側的半導體層和外延層內。
9.如權利要求8所述的晶體管，其特征在于，所述溝槽的寬度范圍為5納米 1微米。
10.如權利要求8所述的晶體管，其特征在于，所述掩埋側墻的厚度范圍為3納米 30 納米。
11.如權利要求8或9所述的晶體管，其特征在于，位于所述半導體層上方的外延層的厚度范圍為20納米 100納米。
12.如權利要求8所述的晶體管，其特征在于，還包括輕摻雜區(qū)，位于所述隔離結構和柵極結構的兩側的外延層內。
13.如權利要求8所述的晶體管，其特征在于，所述掩埋側墻的材質為絕緣材質。
全文摘要
本發(fā)明提供了一種晶體管及其制作方法，該方法包括提供半導體襯底，所述半導體襯底上依次形成有掩埋絕緣層和半導體層；刻蝕所述半導體層和掩埋絕緣層，在所述半導體層和掩埋絕緣層內形成暴露出所述半導體襯底的溝槽；在所述溝槽的側壁形成掩埋側墻；在所述半導體層上形成外延層，所述外延層填充滿所述溝槽；在所述外延層上形成柵極結構，所述柵極結構位于所述溝槽和掩埋側墻上方；以所述柵極結構為掩膜，進行離子注入，在所述半導體層和外延層內形成源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)分別位于所述掩埋側墻兩側。本發(fā)明改善了晶體管的短溝道效應，提高了晶體管的性能。
文檔編號H01L29/06GK102479709SQ20101056007
公開日2012年5月30日 申請日期2010年11月24日 優(yōu)先權日2010年11月24日
發(fā)明者趙猛 申請人:中芯國際集成電路制造(北京)有限公司