專利名稱：晶體管的制作方法
技術領域：
本發(fā)明涉及半導體技術領域，特別涉及晶體管的制作方法。
背景技術：
隨著工藝節(jié)點縮小至45納米以下，為了減小器件的RC時間常數，采用金屬柵極作為晶體管的柵極。為了簡化工藝流程，金屬柵極與源極(或漏極)共用一個接觸插塞 (Shared Contact, SC)，該接觸塞稱為共享插塞。由于采用了金屬柵極和共享插塞結構，使得現有的晶體管的制作方法與普通的采用多晶硅柵極的晶體管不同。具體請參考圖1 圖5所示的現有的采用金屬柵極和共享插塞的晶體管的制作方法剖面結構示意圖。首先，請參考圖1，提供半導體襯底100，所述半導體襯底100內形成有源極101、 漏極102、位于所述源極101和漏極102之間的半導體襯底100表面的功能層(function layer) 104、位于所述功能層104內的金屬層105、位于所述功能層104兩側的側墻 (spacer) 103、覆蓋所述功能層104和半導體襯底100的介質層106，所述金屬層105與所述功能層104構成柵極結構。然后，參考圖2，對所述介質層106進行刻蝕，去除部分覆蓋于所述漏極102和金屬層105上方的介質層106，在所述源極102和金屬層105上方形成開口。所述開口用于填充金屬，形成源極102和柵極結構的共享插塞。接著，請參考圖3，在所述開口內形成金屬鎳層107。然后，請參考圖4，對所述金屬鎳層107進行退火，所述金屬鎳與漏極102的半導體襯底的硅反應，形成硅化鎳(NixSiy，x+y = 1)。所述硅化鎳形成于漏極102上。然后，利用濕法刻蝕工藝，將位于金屬層105、功能層104、側墻103和介質層106上的金屬鎳層去除 (由于位于金屬層105、功能層104、側墻103和介質層106上的金屬鎳層下方沒有硅，因而所述金屬鎳層經過退火仍然為金屬鎳層)。接著，請參考圖5，在所述開口內填充鎢，形成金屬層105和漏極102的共享插塞。在專利公開號為CN101593686A的中國發(fā)明專利申請中還可以發(fā)現更多關于金屬柵極的制作方法。在實際中發(fā)現，利用現有技術制作的晶體管的良率低，器件可靠性較差。

發(fā)明內容
本發(fā)明解決的問題是提供了一種晶體管的制作方法，所述方法提高了晶體管的良率，改善了器件的可靠性。為解決上述問題，本發(fā)明提供一種晶體管的制作方法，包括提供半導體襯底，所述半導體襯底內形成有源極、漏極，所述半導體襯底表面形成有第一介質層；在所述源極和漏極之間的第一介質層內形成柵極，所述柵極位于源極和漏極之間的位置并超出該位置向所述源極或漏極延伸，向所述源極或漏極延伸的部分形成柵極延伸段，所述柵極延伸段與所述源極和漏極電絕緣；在所述第一介質層上方形成第二介質層；刻蝕所述第二介質層，形成接觸孔，所述接觸孔露出所述柵極延伸段以及與所述柵極延伸段相鄰的源極或漏極；在所述接觸孔內形成共享插塞，所述共享插塞通過所述柵極延伸段將所述柵極與源極或漏極電連接?？蛇x地，所述柵極包括功能層和位于所述功能層上方的金屬層；可選地，所述柵極延伸段包括功能層和位于所述功能層上方的金屬層?？蛇x地，所述柵極和柵極延伸段的制作方法包括在所述第一介質層內形成第一開口，所述第一開口露出下方的第一介質層，所述第一開口位于所述源極和漏極之間的半導體襯底上； 在所述第一介質層內形成第二開口，所述第二開口與所述第一開口相通，所述第二開口露出源極或漏極上方的第一介質層；在所述第一開口和第二開口內沉積功能層；在所述功能層上方沉積金屬層，所述金屬層至少填充滿所述第一開口和第二開口，位于所述第一開口內的所述功能層和金屬層構成所述柵極，位于所述第二開口內的所述功能層和金屬層構成所述柵極延伸段?？蛇x地，還包括進行平坦化工藝，使得所述功能層和金屬層與所述第一介質層齊平。可選地，所述共享插塞的材質為導電物質?？蛇x地，在形成所述共享插塞前，還包括在所述接觸孔內制作接觸金屬層的步驟?？蛇x地，所述接觸金屬層的材質為金屬硅化物?？蛇x地，所述柵極延伸段的長度范圍為所述源極或漏極長度的1/4 1/3。可選地，所述柵極延伸段的長度范圍為20 40納米。與現有技術相比，本發(fā)明具有以下優(yōu)點通過在提供具有源極和漏極的半導體襯底，在半導體襯底上形成第一介質層，在所述第一介質層內形成柵極和柵極延伸段，然后在所述第一介質層上形成的第二介質層， 刻蝕所述源極或漏極上方的第二介質層，形成接觸孔時，所述接觸孔露出所述柵極延伸段， 柵極延伸段替代柵極，避免了對柵極本身的損傷，所述接觸孔內形成的共享插塞通過所述柵極延伸段將所述柵極與源極或漏極電連接。本發(fā)明保護了柵極，防止了柵極的功能層和金屬層的損傷，提高了制作的晶體管的良率，改善了晶體管的可靠性。


圖1 圖5是現有技術的晶體管制作方法剖面結構示意圖。圖6是本發(fā)明的晶體管制作方法流程示意圖。圖7 圖14本發(fā)明一個實施例的晶體管制作方法流程示意圖。
具體實施例方式利用現有技術制作的晶體管的良率低，器件可靠性較差。經過發(fā)明人研究發(fā)現，由于現有技術的晶體管的柵極受損或柵極失效引起了晶體管的良率低以及器件的可靠性差。 由于在制作過程接觸孔的刻蝕工藝將柵極的金屬層和功能層損傷，使得柵極受損或柵極失效，造成柵極無法正常工作甚至破壞柵極的結構。具體請參考圖3，現有技術沉積金屬鎳層107于所述開口露出的漏極102、金屬層 105、功能層104、介質層106，然后利用利用退火，使得金屬鎳層107與漏極102的半導體襯底的硅反應，形成硅化鎳。漏極102上方以外的其他金屬鎳層107下方沒有硅，因此在退火后仍然為金屬鎳。參考圖4，在進行濕法刻蝕工藝時，利用酸性溶液將未與硅發(fā)生反應的金屬鎳層 107去除，在去除金屬鎳層107的同時，對部分金屬層105、功能層104造成了損傷，使得金屬層105的形貌以及功函數都發(fā)生變化，不符合器件設計時要求，且所述變化是不可控的， 這影響了柵極的性能，也影響了工藝的穩(wěn)定性，并且嚴重的情況下可能導致產品報廢，影響產品的良率。為了解決上述問題，本發(fā)明提出一種晶體管的制作方法，請參考圖6所示的本發(fā)明的晶體管制作方法流程示意圖，所述方法包括步驟Si，提供半導體襯底，所述半導體襯底內形成有源極、漏極，所述半導體襯底表面形成有第一介質層；步驟S2，在所述源極和漏極之間的第一介質層內形成柵極，所述柵極位于源極和漏極之間的位置并超出該位置向所述源極或漏極延伸，向所述源極或漏極延伸的部分形成柵極延伸段，所述柵極延伸段與所述源極和漏極電絕緣；步驟S3，在所述第一介質層上方形成第二介質層；步驟S4，刻蝕所述第二介質層，形成接觸孔，所述接觸孔露出所述柵極延伸段以及與所述柵極延伸段相鄰的源極或漏極；步驟S5，在所述接觸孔內形成共享插塞，所述共享插塞通過所述柵極延伸段將所述柵極與源極或漏極電連接。下面結合具體的實施例對本發(fā)明的技術方案進行詳細的說明。請參考圖7 圖14所示的本發(fā)明一個實施例的晶體管制作方法剖面結構示意圖。首先，請參考圖7，提供半導體襯底200，所述半導體襯底200表面形成有第一介質層204。所述第一介質層204內形成有偽柵極(dummy gate) 205和位于所述偽柵極205兩側的側墻203。所述偽柵極205兩側的半導體襯底200內形成源極201、漏極202。其中，所述半導體襯底200材質可以為硅、鍺硅或絕緣體上硅。本實施例中，所述偽柵極205用于定義后續(xù)形成的柵極的位置、以及所述源極201 和漏極202的位置。在實際中，所述偽柵極205通常先于所述源極201和漏極202形成在所述半導體襯底200上，即所述源極201和漏極202通常為以所述偽柵極205為掩膜進行離子注入形成。所述偽柵極205和源極201、漏極202的制作方法將在后續(xù)進行詳細地說明。由于所述偽柵極205最終將會被去除，因此，所述偽柵極205的材質應選擇與所述第一介質層204具有刻蝕選擇比的材質。本實施例中，所述偽柵極205的材質為多晶硅。在其他的實施例中，所述偽柵極205的材質還可以為非晶碳。所述偽柵極205的制作方法與普通的多晶硅柵極的制作方法相同。以在所述半導體襯底200上制作偽柵極205、源極201、漏極202、側墻203和第一介質層204為例，所述方
法包括首先，在半導體襯底200上形成多晶硅層，所述多晶硅層可以利用化學氣相沉積或爐管沉積的方法制作；然后，對所述多晶硅層進行刻蝕，形成所述偽柵極205 ；然后，在所述偽柵極205兩側形成側墻203，所述側墻203的材質為可以為氧化硅、 氮化硅或ONO (氧化硅-氮化硅-氧化硅)的多層結構；接著，以所述偽柵極205為掩膜，對所述半導體襯底200進行離子注入，在所述半導體襯底200兩側的形成所述源極201和漏極202 ；最后，在所述半導體襯底200上形成第一介質層204，所述第一介質層204與所述偽柵極205齊平。所述第一介質層204的材質為電絕緣材質，其厚度范圍為300 8000埃，優(yōu)選為 1000 5000埃，例如為2000埃、4000埃等。作為本發(fā)明的一個實施例，所述第一介質層204的材質為低K介質層，以減小晶體管的RC時間常數，改善器件的性能。本實施例中，所述低K介質層的K值小于3.5。所述低 K介質層204可以為黑金剛鉆石(Black Diamond, BD)。作為本發(fā)明的又一實施例，所述第一介質層204的材質也可以用為普通的氧化硅 (即K指大于等于3. 5的氧化硅)，其可以利用氧化工藝或沉積工藝形成。所述氧化工藝、 沉積工藝的參數設置與現有技術相同，作為本領域技術人員的公知技術，在此不做詳細的說明。作為本發(fā)明的其他實施例，所述第一介質層204的材質還可以為氮化硅、碳化硅、 含氮碳化硅或氮氧化硅，其制作方法可以為化學氣相沉積工藝。請參考圖8，沿所述偽柵極205的厚度方向去除部分偽柵極205，在剩余的偽柵極 205上方形成溝槽206。作為一個實施例，所述偽柵極205利用刻蝕方法去除，所述刻蝕為等離子體刻蝕。所述剩余的偽柵極205的厚度占刻蝕前的偽柵極205厚度的比例為5 20%。所述剩余的偽柵極205用于保護半導體襯底200，防止半導體襯底200受到刻蝕工藝的損傷。在其他的實施例中，在保證不損傷所述半導體襯底200的前提下，也可以將全部的偽柵極205去除。然后，請參考圖9，在所述介質層204表面和偽柵極205表面形成抗反射層207，所述抗反射層207至少填充滿所述溝槽206 (結合圖8)。所述抗反射層207應選擇與所述介質層204具有相近或相同刻蝕選擇比的材質，且所述抗反射層207應選擇與所述剩余的偽柵極205具有刻蝕選擇比的材質。接著，繼續(xù)參考圖9，在所述抗反射層207上形成光刻膠層208，所述光刻膠層208 內形成有光刻膠開口。所述光刻膠開口的寬度大于所述偽柵極205的寬度，兩者之差為 20 40納米。然后，請參考圖10，以所述光刻膠層208為掩膜，沿所述光刻膠開口進行刻蝕，去除所述抗反射層207、偽柵極205和部分第一介質層204，在所述第一介質層204內形成第一開口 209和第二開口 210，所述第一開口 209與第二開口 210相通。本實施例中，刻蝕分為多個步驟進行。具體為首先為沿所述光刻膠開口向下，刻蝕所述抗反射層207和第一介質層204，由于所述抗反射層207和第一介質層204的刻蝕速率相同或接近，而所述抗反射層207與所述剩余的偽柵極205具有刻蝕選擇比，從而所述刻蝕工藝停止在所述剩余的偽柵極205上，并且在所述第一介質層204內形成第二開口 210 ；然后，改變刻蝕工藝的參數設置，對所述剩余的偽柵極205進行刻蝕，直至露出所述半導體襯底200，所述第一介質層204內形成第一開口 209，所述第一開口 209與所述第二開口 210相通；最后，利用等離子體刻蝕工藝，去除所述光刻膠層208。經過上述步驟，在所述第一介質層204內分別形成了第一開口 209和與所述第一開口 209相通的第二開口 210，所述第一開口 209和第二開口 210的制作與現有的CMOS工藝兼容。在實際中，還可以利用其他的方法在所述第一介質層204內形成第一開口 209和第二開口 210，但是會增加工藝步驟，并且需要對現有的CMOS工藝流程進行改造。接著，請參考圖11，在所述半導體襯底200上依次形成功能層211和位于所述功能層211上方的金屬層212。所述功能層211和金屬層212至少填充滿所述第一開口 209和第二開口 210(結合圖10)。所述功能層211的材質選自二氧化鉿、氧化鉿硅、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯硅、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅等一種；所述金屬層212的材質選自鈦、氮化鈦、氮化鉭、鉭、碳化鉭、氮化硅鉭、鎢、 氮化鎢中的一種或多種組合。然后，參考圖12，進行平坦化工藝，去除第一介質層204上方的多余的功能層211 和金屬層212，從而位于所述第一開口 209內的功能層211和金屬層212構成柵極，所述柵極位于所述源極201、漏極202之間的位置，并超出該位置向漏極202上方延伸，向所述漏極 202上方延伸的部分形成柵極延伸段，所述柵極延伸段與所述源極201和漏極202電絕緣。 所述柵極延伸段包圍位于所述第二開口 210內的功能層211和金屬層212。所述柵極延伸段的長度范圍為所述源極201或漏極202長度的1/4 1/3。所述柵極延伸段的長度范圍為20 40納米。接著，請參考13，在所述漏極202以及部分柵極延伸段上方形成接觸孔202。所述接觸孔通過刻蝕工藝形成。作為優(yōu)選的實施例，在所述接觸孔202內形成接觸金屬層(例如為鈦、鎢等)，所述接觸金屬層與所述接觸孔202的側壁、柵極延伸段和漏極202接觸。然后，對所述接觸金屬層進行退火。經過所述退火步驟，位于所述漏極202的接觸金屬層與半導體襯底的硅(即與所述漏極202表面的硅)發(fā)生反應，形成金屬硅化物，所述金屬硅化物可以減小最終形成的共享插塞與所述漏極202之間的接觸電阻；而位于所述接觸孔202的側壁和柵極延伸段的材質不是硅，因此，位于所述接觸孔202的側壁和柵極延伸段的接觸金屬層未與硅發(fā)生反應，因此，位于接觸孔202的側壁和柵極延伸段的接觸金屬層經過退火后材質不變。然后，進行清洗工藝，去除未與硅(即位于漏極202表面以外的其他的硅)發(fā)生反應的接觸金屬層。所述清洗工藝與現有技術相同，作為本領域技術人員人員的公知技術，在此不做贅述。本實施例中，所述清洗工藝可能會損傷所述柵極延伸段的部分功能層211和金屬層212，但是所述柵極延伸段主要用于將所述柵極與后續(xù)型形成的共享插塞電連接，而所述
7柵極的功能層211和金屬層212并未被破壞，并不影響柵極與共享插塞電連接的效果。并且在上述的清洗工藝中，柵極的功能層211和金屬層212的結構沒有受到損傷，因此，防止了器件的功函數發(fā)生變化，從而避免了器件無法工作，改善了工藝穩(wěn)定性和產品良率。最后，請參考圖14，在所述接觸孔內填充金屬層，形成共享插塞214。所述共享插塞為柵極與漏極102電連接。所述金屬層的材質可以選自鎳、鈦、鎢、銅、鋁等。本實施例中， 所述金屬層利用物理氣相沉積或化學氣相沉積的方法制作。需要說明的是，作為一個實施例，本發(fā)明以形成漏極102與柵極的共享插塞為例， 對本發(fā)明的技術方案進行說明。在實際中，還可以形成所述源極101與柵極的共享插塞，具體的方法可以參考本發(fā)明形成漏極與柵極的共享插塞的制作方法，在此不在贅述。綜上，本發(fā)明提供的晶體管的制作方法，利用柵極延伸段將柵極與共享插塞電連接，在刻蝕工藝中柵極延伸段的功能層和金屬層可能受到損傷，但是不影響柵極與共享插塞電連接的效果，而柵極本身的功能層和金屬層在刻蝕工藝中沒有損傷，因此，本發(fā)明保護了柵極結構，從而防止了柵極的功函數發(fā)生變化，防止晶體管無法工作，提高了制作的晶體管的良率，改善了晶體管的可靠性。本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領域技術人員在不脫離本發(fā)明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發(fā)明技術方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術方案的內容，依據本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術方案的保護范圍。
權利要求
1.一種晶體管的制作方法，其特征在于，包括提供半導體襯底，所述半導體襯底內形成有源極、漏極，所述半導體襯底表面形成有第一介質層；在所述源極和漏極之間的第一介質層內形成柵極，所述柵極位于源極和漏極之間的位置并超出該位置向所述源極或漏極延伸，向所述源極或漏極延伸的部分形成柵極延伸段， 所述柵極延伸段與所述源極和漏極電絕緣；在所述第一介質層上方形成第二介質層；刻蝕所述第二介質層，形成接觸孔，所述接觸孔露出所述柵極延伸段以及與所述柵極延伸段相鄰的源極或漏極；在所述接觸孔內形成共享插塞，所述共享插塞通過所述柵極延伸段將所述柵極與源極或漏極電連接。
2.如權利要求1所述的晶體管的制作方法，其特征在于，所述柵極包括功能層和位于所述功能層上方的金屬層。
3.如權利要求1所述的晶體管的制作方法，其特征在于，所述柵極延伸段包括功能層和位于所述功能層上方的金屬層。
4.如權利要求1所述的晶體管的制作方法，其特征在于，所述柵極和柵極延伸段的制作方法包括在所述第一介質層內形成第一開口，所述第一開口露出下方的第一介質層，所述第一開口位于所述源極和漏極之間的半導體襯底上；在所述第一介質層內形成第二開口，所述第二開口與所述第一開口相通，所述第二開口露出源極或漏極上方的第一介質層；在所述第一開口和第二開口內沉積功能層；在所述功能層上方沉積金屬層，所述金屬層至少填充滿所述第一開口和第二開口，位于所述第一開口內的所述功能層和金屬層構成所述柵極，位于所述第二開口內的所述功能層和金屬層構成所述柵極延伸段。
5.如權利要求4所述的晶體管的制作方法，其特征在于，還包括進行平坦化工藝，使得所述功能層和金屬層與所述第一介質層齊平。
6.如權利要求1所述的晶體管的制作方法，其特征在于，所述共享插塞的材質為導電物質。
7.如權利要求1所述的晶體管的制作方法，其特征在于，在形成所述共享插塞前，還包括在所述接觸孔內制作接觸金屬層的步驟。
8.如權利要求7所述的晶體管的制作方法，其特征在于，所述接觸金屬層的材質為金屬硅化物。
9.如權利要求1所述的晶體管的制作方法，其特征在于，所述柵極延伸段的長度范圍為所述源極或漏極長度的1/4 1/3。
10.如權利要求9所述的晶體管的制作方法，其特征在于，所述柵極延伸段的長度范圍為20 40納米。
全文摘要
本發(fā)明提供了一種晶體管的制作方法，包括提供半導體襯底，所述半導體襯底內形成有源極、漏極，所述半導體襯底表面形成有第一介質層；在所述源極和漏極之間的第一介質層內形成柵極，所述柵極位于源極和漏極之間的位置并超出該位置向所述源極或漏極延伸，向所述源極或漏極延伸的部分形成柵極延伸段，所述柵極延伸段與所述源極和漏極電絕緣；在所述第一介質層上方形成第二介質層；刻蝕所述第二介質層，形成接觸孔，所述接觸孔露出所述柵極延伸段以及與所述柵極延伸段相鄰的源極或漏極；在所述接觸孔內形成共享插塞，所述共享插塞通過所述柵極延伸段將所述柵極與源極或漏極電連接。本發(fā)明提高了晶體管的良率，提高了器件可靠性。
文檔編號H01L21/336GK102468175SQ201010549358
公開日2012年5月23日 申請日期2010年11月18日 優(yōu)先權日2010年11月18日
發(fā)明者何其旸, 張翼英 申請人:中芯國際集成電路制造(上海)有限公司