專利名稱：具有器件隔離結(jié)構(gòu)的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明構(gòu)思涉及具有器件隔離結(jié)構(gòu)的半導(dǎo)體器件，更具體地說，涉及能夠抑制晶 體管特性的劣化的具有器件隔離結(jié)構(gòu)的半導(dǎo)體器件以及形成所述半導(dǎo)體器件的方法。
背景技術(shù)：
在高度集成半導(dǎo)體器件中，在半導(dǎo)體基底上形成器件隔離層，以使半導(dǎo)體器件電 隔離?？赏ㄟ^形成溝槽并利用介電材料填充所述溝槽來形成器件隔離層同時(shí)，在利用介電 材料填充溝槽之前，可在溝槽的內(nèi)壁上形成內(nèi)襯(liner)氮化硅，以減輕在溝槽的內(nèi)壁處 產(chǎn)生的應(yīng)力。可在其上形成有器件隔離層的半導(dǎo)體基底上形成MOS晶體管。在操作MOS晶體管的過程中，當(dāng)柵極和漏區(qū)處的電壓之間有較大差異時(shí)，在與漏 區(qū)相鄰的溝道區(qū)中可產(chǎn)生熱電子。熱電子可被捕獲到位于溝道區(qū)和器件隔離層之間的邊界 處的氮化硅圖案。由于被捕獲到氮化硅圖案的熱電子，可在溝道區(qū)和器件隔離層之間的邊 界處誘導(dǎo)空穴。同時(shí)，在多數(shù)載流子是空穴的PMOS晶體管的情況下，在溝道區(qū)和器件隔離層的邊 界處誘導(dǎo)的空穴可使漏區(qū)擴(kuò)大。結(jié)果，PMOS晶體管的溝道長度會(huì)減小而導(dǎo)致穿通現(xiàn)象。因 此，會(huì)在晶體管的OFF狀態(tài)下產(chǎn)生泄漏電流，從而使晶體管的特性劣化。

發(fā)明內(nèi)容
本發(fā)明構(gòu)思的實(shí)施例可提供一種具有器件隔離結(jié)構(gòu)的半導(dǎo)體器件。本發(fā)明構(gòu)思的實(shí)施例不會(huì)限于上述目的，并且本領(lǐng)域技術(shù)人員可以容易地理解本 發(fā)明構(gòu)思的未公開的目的。根據(jù)本發(fā)明構(gòu)思的一個(gè)實(shí)施例，具有器件隔離結(jié)構(gòu)的半導(dǎo)體器件可包括溝槽，形 成在半導(dǎo)體基底中，以限定活性區(qū)；填充介電層，設(shè)置在溝槽中；氧化物層，設(shè)置在填充介 電層和溝槽之間；氮化物層，設(shè)置在氧化物層和填充介電層之間；阻擋層，設(shè)置在氧化物層 和氮化物層之間。


包括附圖來提供對(duì)本發(fā)明構(gòu)思的進(jìn)一步理解，附圖包括在本說明書中并構(gòu)成本說 明書的一部分。附圖示出了本發(fā)明構(gòu)思的示例性實(shí)施例并與說明書一起用于解釋本發(fā)明構(gòu) 思的原理。在附圖中圖1是根據(jù)本發(fā)明構(gòu)思的一個(gè)示例實(shí)施例的半導(dǎo)體器件的俯視圖。圖2是沿圖1的線1-1’和11-11’截取的根據(jù)本發(fā)明構(gòu)思的一個(gè)示例實(shí)施例的半 導(dǎo)體器件的剖視圖。圖3是根據(jù)本發(fā)明構(gòu)思的另一示例實(shí)施例的半導(dǎo)體器件的俯視圖。圖4是沿圖3的線1-1’和11-11’截取的根據(jù)本發(fā)明構(gòu)思的另一示例實(shí)施例的半 導(dǎo)體器件的剖視圖。
圖5是沿圖3的線1-1’和11-11’截取的根據(jù)本發(fā)明構(gòu)思的又一示例實(shí)施例的半 導(dǎo)體器件的剖視圖。圖6是沿圖3的線1-1’和11-11’截取的根據(jù)本發(fā)明構(gòu)思的再一示例實(shí)施例的半 導(dǎo)體器件的剖視圖。圖7A至圖7G是沿圖1的線1_1’和II-II’截取的形成根據(jù)本發(fā)明構(gòu)思的一個(gè)示 例實(shí)施例的半導(dǎo)體器件的方法。圖8A至圖8F是沿圖3的線1_1’和II-II’截取的形成根據(jù)本發(fā)明構(gòu)思的另一示 例實(shí)施例的半導(dǎo)體器件的方法。圖9A至圖9E是沿圖3的線1_1’和II-II’截取的形成根據(jù)本發(fā)明構(gòu)思的又一示 例實(shí)施例的半導(dǎo)體器件的另一方法。圖IOA至圖IOF是沿圖3的線1_1’和II-II’截取的形成根據(jù)本發(fā)明構(gòu)思的再一 示例實(shí)施例的半導(dǎo)體器件的又一方法。
具體實(shí)施例方式將在下面參照附圖更詳細(xì)地描述本發(fā)明構(gòu)思的優(yōu)選實(shí)施例。然而，本發(fā)明構(gòu)思的 實(shí)施例可以以不同的形式實(shí)施，而不應(yīng)理解為局限于在此闡述的實(shí)施例相反，提供這些實(shí) 施例使得本公開將是徹底的和完全的，并將把本發(fā)明構(gòu)思的范圍充分地傳達(dá)給本領(lǐng)域技術(shù) 人員。本發(fā)明構(gòu)思僅由權(quán)利要求中描述的范圍限定。相同的標(biāo)號(hào)始終表示相同的元件。應(yīng)該理解的是，本說明書中使用的術(shù)語用于解釋本發(fā)明構(gòu)思，而不限制本發(fā)明構(gòu) 思。除非另有指出，否則單數(shù)形式也包括復(fù)數(shù)形式。還應(yīng)理解的是，當(dāng)在本說明書中使用術(shù) 語“包括”和/或“包含”時(shí)，表示存在所列的特征、整體、步驟、操作、元件和/或組件，而不 排除存在或添加一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、組件和/或它們的組。將參照理想示圖(例如剖視圖和/或俯視圖)詳細(xì)解釋本發(fā)明的示例實(shí)施例。在 附圖中，為了有效地解釋技術(shù)構(gòu)思，夸大了層和區(qū)域的尺寸和相對(duì)尺寸。因此，可通過制造 技術(shù)和/或公差而修改示圖。本發(fā)明構(gòu)思的實(shí)施例不限于這里示出的具體形狀，而包括由 不同的制造工藝形成的各種形狀。例如，示出為具有直角的蝕刻區(qū)域可具有倒圓的形狀或 具有預(yù)定曲率的形狀。因此，應(yīng)該理解的是，附圖中示出的區(qū)域概述了特征并示出了具體的 示例性形狀，而不限制本發(fā)明構(gòu)思的范圍。參照圖1和圖2，將充分描述根據(jù)本發(fā)明構(gòu)思的一個(gè)示例實(shí)施例的半導(dǎo)體器件圖1是根據(jù)本發(fā)明構(gòu)思的一個(gè)示例實(shí)施例的半導(dǎo)體器件的俯視圖。圖2是沿圖1 的線1-1’和11-11’截取的根據(jù)本發(fā)明構(gòu)思的一個(gè)示例實(shí)施例的半導(dǎo)體器件的剖視圖。參照圖1和圖2，半導(dǎo)體基底100可包括形成有NMOS晶體管的第一區(qū)10和形成有 PMOS晶體管的第二區(qū)20。例如，第一區(qū)10可以是形成有存儲(chǔ)單元器件的存儲(chǔ)單元區(qū)，第二 區(qū)20可以是形成有外圍電路的外圍電路區(qū)。半導(dǎo)體基底100可以是體硅基底、絕緣體上硅(SOI)基底、鍺基底、絕緣體上鍺 (GOI)基底、硅-鍺基底或通過執(zhí)行選擇性外延生長(SEG)工藝形成的外延薄膜的基底。半導(dǎo)體基底100可包括雜質(zhì)摻雜阱區(qū)101，以形成MOS晶體管。例如，在半導(dǎo)體基 底100是P型半導(dǎo)體基底100的情況下，半導(dǎo)體基底100的第二區(qū)20可包括η型阱101以 形成PMOS晶體管。
另外，半導(dǎo)體基底100可包括有源區(qū)102和104，形成有源區(qū)102和104來限定溝 槽103。溝槽103可具有呈向下的錐形的側(cè)壁輪廓。限定溝槽103的有源區(qū)102和104的 形狀可根據(jù)半導(dǎo)體器件而改變。由介電材料制成的填充介電層142可設(shè)置在溝槽103中。氧化物圖案112和氮化 物圖案132可設(shè)置在溝槽103的內(nèi)側(cè)壁和填充介電材料142之間。此外，阻擋圖案122可 設(shè)置在在第二區(qū)20上設(shè)置的氧化物圖案112和氮化物圖案132之間。換言之，氧化物圖案 112和氮化物圖案132可順序地形成在第一區(qū)10上的溝槽103的內(nèi)壁上，氧化物圖案112、 阻擋圖案122和氮化物圖案132可順序地形成在第二區(qū)20上的溝槽103的內(nèi)壁上。氧化物圖案112可以是熱氧化物層，氧化物圖案112可具有大約10 A至1 00A的厚 度。覆蓋溝槽103的內(nèi)壁的氧化物圖案112可消除溝槽103的內(nèi)壁上的損壞和缺陷或使所 述損壞和缺陷減輕。阻擋圖案122可在半導(dǎo)體基底100的第二區(qū)20上局部地形成。阻擋圖案122可 共形地(conformally)覆蓋溝槽103的內(nèi)壁。阻擋圖案122的厚度可比氮化物圖案132的 厚度小，例如，阻擋圖案122可具有大約IOA至IOOA的厚度。阻擋圖案122可防止由于被 捕獲到氮化物圖案132的熱電子而將空穴誘導(dǎo)到與填充介電層142相鄰的有源區(qū)102和 104。為了實(shí)現(xiàn)這點(diǎn)，可由未摻雜的多晶硅或摻雜有具有與晶體管的溝道相同的導(dǎo)電類型的 雜質(zhì)的多晶硅來制造阻擋圖案122。例如，在將要形成PMOS晶體管的第二區(qū)20，阻擋圖案 122可由摻雜有η型雜質(zhì)的多晶硅制成。阻擋圖案122也可以是包含諸如鎢(W)、鈦(Ti)、 鉭(Ta)和銅(Cu)的金屬材料的金屬層。緩沖介電層152可設(shè)置在阻擋圖案122的鄰近柵極線160的最上表面處，從而防 止柵極線160的接觸塞182和阻擋圖案122之間的接觸。緩沖介電層152可以是天然氧化 物層或熱氧化物層。氮化物圖案132可形成在阻擋圖案122和填充介電層142之間，例如，氮化物圖案 132可具有大約100A至300Α的厚度。氮化物圖案132可防止氧化物圖案112的厚度在有 源區(qū)102和104與填充介電層142之間增大，并可減少在溝槽103的內(nèi)壁中由于填充溝槽 103的填充介電層142的體積膨脹而產(chǎn)生的應(yīng)力填充介電層142可由高密度等離子體(HDP)氧化物、硼磷硅酸鹽玻璃(BPSG)、未摻 雜硅酸鹽玻璃(USG)或旋轉(zhuǎn)涂布玻璃(SOG)形成。填充介電層142的上表面可與半導(dǎo)體基 底100的上表面共平面，或者可從半導(dǎo)體100的上表面突出柵極線160設(shè)置在半導(dǎo)體基底100上的形成有填充介電層142處，以與有源區(qū)102 和104相交。柵極線160可與有源區(qū)102和104成大約0°至90°的角柵極線160可包括柵極導(dǎo)電圖案162、硬掩膜圖案164和間隔件166。柵極介電圖 案163可設(shè)置在柵極線160與有源區(qū)102和104之間。雜質(zhì)摻雜區(qū)172可在柵極線160的 兩側(cè)設(shè)置在有源區(qū)102和104中，與雜質(zhì)摻雜區(qū)172接觸的接觸基182可設(shè)置在柵極線之 間。在操作晶體管的過程中，當(dāng)柵極和漏區(qū)之間產(chǎn)生大的電勢差時(shí)，在與漏區(qū)相鄰的 溝道中會(huì)產(chǎn)生熱電子。熱電子可被位于溝道區(qū)和填充介電層142之間的界面處的氮化物圖 案132捕獲。由于阻擋圖案122置于有源區(qū)102和104與填充介電層142之間，所以阻擋 圖案122可防止在有源區(qū)102和104中由氮化物圖案132中捕獲的熱電子誘導(dǎo)空穴。
更具體地說，當(dāng)阻擋圖案122是多晶硅層時(shí)，在阻擋圖案122中可由被捕獲到氮化 物圖案132的熱電子誘導(dǎo)空穴。當(dāng)阻擋圖案122是金屬層時(shí)，可防止由被捕獲到氮化物圖 案132的熱電子產(chǎn)生的電場影響有源區(qū)102和104。換言之，阻擋圖案122可防止由被捕獲到位于有源區(qū)102和104與填充介電層142 之間的氮化物圖案132中的熱電子在有源區(qū)102和104中誘導(dǎo)空穴因此，根據(jù)本發(fā)明構(gòu)思 的一個(gè)示例實(shí)施例的半導(dǎo)體器件由于不會(huì)在與填充介電層142相鄰的溝道區(qū)中誘導(dǎo)空穴， 所以可防止PMOS晶體管的泄漏電流增大。另一方面，設(shè)置有NMOS晶體管的第一區(qū)10在沒有阻擋圖案122的情況下也不會(huì) 經(jīng)受溝道長度的減小以及泄漏電流的增大，這是因?yàn)镹MOS晶體管的多數(shù)載流子是電子參照圖3和圖4，將充分地描述根據(jù)本發(fā)明構(gòu)思的另一示例實(shí)施例的半導(dǎo)體器件 圖3是根據(jù)本發(fā)明構(gòu)思的另一示例實(shí)施例的半導(dǎo)體器件的俯視圖。圖4是沿圖3的線1-1’ 和11-11’截取的根據(jù)本發(fā)明構(gòu)思的另一示例實(shí)施例的半導(dǎo)體器件的剖視圖。關(guān)于另一示例實(shí)施例，將描述與第一個(gè)實(shí)施例的不同之處根據(jù)本發(fā)明構(gòu)思的另一 示例實(shí)施例，第一區(qū)10和第二區(qū)20的器件隔離結(jié)構(gòu)可基本相同。參照圖3和圖4，在第一區(qū)10和第二區(qū)20上，在溝槽103的內(nèi)壁上順序地設(shè)置氧 化物圖案112、阻擋圖案12 和122b以及氮化物圖案132。氧化物圖案112、阻擋圖案12 和122b以及氮化物圖案132可以沿著溝槽103的內(nèi)壁共形地形成。阻擋圖案122a、122b的上表面可從半導(dǎo)體基底100的上表面凹進(jìn)預(yù)定的深度凹進(jìn) 的深度(即，阻擋圖案12 和122b的上表面與半導(dǎo)體基底100的上表面之間的距離)可 至少大于氧化物圖案112的厚度。根據(jù)本發(fā)明構(gòu)思的另一示例實(shí)施例，阻擋圖案12 和122b可由未摻雜多晶硅層 或金屬層形成。阻擋圖案12h、122b可包括摻雜多晶硅，并且在這種情況下，第一區(qū)10的阻 擋圖案12 和第二區(qū)20的阻擋圖案122b可具有相反的導(dǎo)電類型。形成有NMOS晶體管的 第一區(qū)10的阻擋圖案12 可與NMOS晶體管的溝道具有相同的導(dǎo)電類型。相反地，形成有 PMOS晶體管的第二區(qū)20的阻擋圖案122b可與PMOS晶體管的溝道具有相同的導(dǎo)電類型。另外，緩沖介電層巧4可在溝槽103的上部設(shè)置在氧化物圖案112和氮化物圖案 132之間，即，設(shè)置在阻擋圖案12 和122b的凹進(jìn)部分處。結(jié)果，雖然阻擋圖案12 和122b 由導(dǎo)電材料形成，但也可防止柵極線160和接觸塞182與阻擋圖案12 和122b接觸。參照圖5，將充分描述根據(jù)本發(fā)明構(gòu)思的又一示例實(shí)施例的半導(dǎo)體器件。圖5是 沿圖3的線1-1’和11-11’截取的根據(jù)本發(fā)明構(gòu)思的又一示例實(shí)施例的半導(dǎo)體器件的剖視 圖。參照圖5，阻擋圖案12 和124b可設(shè)置在氧化物圖案112和填充介電層142的側(cè) 壁之間。阻擋圖案12 和124b的上表面可比半導(dǎo)體基底100的上表面低。阻擋圖案12 和124b的上表面與半導(dǎo)體基底100的上表面之間的距離可大于氧化物圖案112的厚度阻 擋圖案12 和124b可由未摻雜多晶硅層或金屬層形成。氮化物圖案132可在填充介電層142的底表面和溝槽103的底表面之間與氧化物 圖案112接觸。此外，氮化物圖案132和氧化物圖案112可在溝槽103的上表面上彼此接 觸。因此，可防止阻擋圖案12 和124b與柵極線160和接觸塞182接觸。參照圖6，將充分描述根據(jù)本發(fā)明構(gòu)思的再一示例實(shí)施例的半導(dǎo)體器件。圖6是沿圖3的線1-1’和11-11’截取的根據(jù)本發(fā)明構(gòu)思的再一示例實(shí)施例的半導(dǎo)體器件的剖視圖參照圖6，阻擋圖案12 和124b以及氮化物圖案134可在溝槽103中凹進(jìn)預(yù)定的 深度。換言之，阻擋圖案12 和124b的上表面以及氮化物圖案134的上表面可比半導(dǎo)體 基底100的上表面低，緩沖介電層156可設(shè)置在阻擋圖案12 和124b以及氮化物圖案134 上。換言之，緩沖介電層156可在溝槽103的上表面上設(shè)置在氧化物圖案112和填充介電 層142之間。與圖4相似，緩沖介電層156可防止接觸塞182與阻擋圖案12 和124b彼 此接觸。此外，由于阻擋圖案12 和124b形成在溝槽103的側(cè)壁上，所以氧化物圖案112 和氮化物圖案134可在溝槽103的底表面上彼此直接接觸。同時(shí)，在操作晶體管的過程中，由于柵極和漏區(qū)之間的大電勢差導(dǎo)致的電場會(huì)集 中在漏區(qū)和溝道區(qū)之間的邊界上。因此，熱電子可被捕獲在氮化物圖案134的上部處的幾 率高。相反，在再一示例實(shí)施例中，利用氮化物圖案134的上部的凹進(jìn)，氮化物圖案134和 半導(dǎo)體基底100的上表面之間的距離變得更長。因此，可以減小熱電子被捕獲到氮化物圖 案的可能性。即使熱電子被捕獲到凹進(jìn)的氮化物圖案134，阻擋圖案12 和124b也可防止 在有源區(qū)102和104中誘導(dǎo)空穴。在下文中，參照圖7A至圖7G，將解釋根據(jù)本發(fā)明構(gòu)思的一個(gè)示例實(shí)施例的形成半 導(dǎo)體器件的方法。圖7A至圖7G順序地示出了沿圖1的線1_1’和II-II ’截取的形成根據(jù)本發(fā)明構(gòu) 思的一個(gè)示例實(shí)施例的應(yīng)用器件隔離結(jié)構(gòu)的半導(dǎo)體器件的方法。參照圖7Α，可以提供包括第一區(qū)10和第二區(qū)20的半導(dǎo)體基底100?？稍诎雽?dǎo)體 基底100的第一區(qū)上形成NMOS晶體管，可在半導(dǎo)體基底100的第二區(qū)上形成PMOS晶體管。 可在第一區(qū)10處形成存儲(chǔ)單元器件，可在第二區(qū)20處形成控制存儲(chǔ)單元器件的外圍電路。為了在半導(dǎo)體基底100上形成NMOS晶體管和PMOS晶體管，可按照區(qū)域在半導(dǎo)體 基底上形成η型阱或ρ型阱101。換言之，可在半導(dǎo)體基底100的將要形成PMOS晶體管的 第二區(qū)20處形成η型阱101。通過將半導(dǎo)體基底100圖案化，可形成溝槽103來限定有源區(qū)102和104。根據(jù)溝 槽103的形成，有源區(qū)102和104的形狀可按區(qū)域而不同或相同。可通過在半導(dǎo)體基底100上形成掩模圖案(未示出)并利用掩模圖案作為蝕刻掩 模將半導(dǎo)體基底100蝕刻至預(yù)定的深度來形成溝槽103。利用干蝕刻工藝，可將溝槽103形 成為使得下部的寬度小于上部的寬度。參照圖7Β，可在溝槽103的內(nèi)壁上形成厚度為大約1 OA至1 00Α的氧化物層100。 氧化物層110可在用于形成溝槽103的干蝕刻工藝過程中減輕硅側(cè)壁上的缺陷或損壞。在形成氧化物層110之前，可去除用于形成溝槽103的掩模圖案，在這種情況下， 可不僅在溝槽103的內(nèi)壁上形成氧化物層110，而且可在半導(dǎo)體基底100的表面上形成氧化 物層110。相反，可在不去除用于形成溝槽103的掩模的情況下形成氧化物層110?？赏ㄟ^熱氧化工藝的方式來形成氧化物層110。可在將溝槽103的內(nèi)壁暴露到外 部的同時(shí)通過使用02的干氧化或使用Η20的濕氧化來執(zhí)行熱氧化工藝。可利用具有良好 的階梯覆蓋性質(zhì)的層形成技術(shù)(例如化學(xué)氣相沉積(CVD)或原子層沉積(ALD))來形成氧 化物層110。然后，可在第二區(qū)20上選擇性地形成阻擋層120。阻擋層120可沿溝槽103的內(nèi)壁在氧化物層110上共形地形成?？梢砸灾T如CVD或ALD的沉積方法的方式形成阻擋層 120。阻擋層120可由未摻雜多晶硅或金屬形成。阻擋層120可被形成為大約IOA至丨OOA
的厚度。可選地，當(dāng)在第一區(qū)和第二區(qū)中形成阻擋層120之后，可通過去除第一區(qū)10中的 阻擋層120來使第一區(qū)10中的氧化物層110暴露。參照圖7C，可在第一區(qū)10和第二區(qū)20中形成氮化物層130。氮化物層130可在 第一區(qū)10中形成在氧化物層110上并在第二區(qū)20中形成在阻擋層120上，氮化物層130 可沿溝槽103的側(cè)壁輪廓共形地形成，并可以以大約IOOA至300A的厚度形成?？尚纬傻?化物層130來抑制在沉積介電層140以填充溝槽103的工藝過程中產(chǎn)生的應(yīng)力、在熱處理 過程中導(dǎo)致的熱預(yù)算以及由于填充溝槽103的介電層140的體積膨脹而產(chǎn)生的應(yīng)力。參照圖7D，可在氮化物層上形成介電層140，以完全填充溝槽103。介電層140可被形成得厚至半導(dǎo)體基底100的上部，并填充溝槽103的內(nèi)部。填 充溝槽103的介電層140可通過具有良好的階梯覆蓋性質(zhì)的薄膜形成技術(shù)中的至少一種來 形成。例如，可以以諸如CVD、PVD或旋涂的沉積方法的方式來形成介電層140。介電層140可由具有優(yōu)良的間隙填充性質(zhì)的材料(例如，硼磷硅酸鹽玻璃(BPSG) 層、高密度等離子體(HDP)氧化物層或未摻雜硅酸鹽玻璃(USG)形成。在形成介電層140之后，可執(zhí)行熱處理工藝以使介電材料致密化(densify)。參照圖7E，通過連續(xù)地使氧化物層110、阻擋層120、氮化物層130和介電層140平 坦化，可形成氧化物圖案112、阻擋圖案122、氮化物圖案132和填充介電層142。更具體地說，可以通過化學(xué)機(jī)械拋光(CMP)工藝的方式使介電層140平坦化，直至 暴露氮化物層?？衫脻裎g刻工藝或干蝕刻工藝來使氮化物層130和阻擋層120平坦化，直至暴 露氧化物層110。例如，可通過使用H3P04溶液和HF溶液的濕蝕刻來去除有源區(qū)102和104 上的氮化物層。根據(jù)濕蝕刻工藝，氮化物圖案132可具有在溝槽103內(nèi)充滿填充介電層142 和阻擋圖案122之間的結(jié)構(gòu)。 可通過使用四甲基氫氧化銨(TMAH)、KOH、NH4OH或者HNO3和HF的混合溶液的濕 蝕刻工藝來去除在有源區(qū)102和104處的阻擋圖案122?？蛇x地，可通過執(zhí)行回蝕工藝來去 除在有源區(qū)102和104處的阻擋圖案122。結(jié)果，阻擋圖案122可被形成為圍繞有源區(qū)102 和104，并具有充滿溝槽103的結(jié)構(gòu)此外，可在有源區(qū)102和104的表面去除氧化物層110， 從而在溝槽103中形成氧化物圖案112。參照圖7F，可在暴露的阻擋圖案122的表面上形成緩沖介電層152。緩沖介電層 152可以是熱氧化物層或在后續(xù)工藝過程中自然出現(xiàn)的天然氧化物因此，完成了在第一區(qū) 10和第二區(qū)20的溝槽103中的器件隔離結(jié)構(gòu)。在形成器件隔離結(jié)構(gòu)之后，可按區(qū)域執(zhí)行離子注入工藝來形成晶體管的溝道。更 具體地說，可將ρ型雜質(zhì)注入到將形成NMOS的第一區(qū)10的有源區(qū)102和104中，并且可將 η型雜質(zhì)注入到將要形成PMOS的第二區(qū)20的有源區(qū)102和104中。同時(shí)，在用于在第二區(qū)20的有源區(qū)102和104中形成溝道的離子注入過程中，可 將η型雜質(zhì)不僅注入到有源區(qū)102和104中，也注入到包含多晶硅的阻擋圖案122中。因 此，阻擋圖案122可由具有與第二區(qū)20中的有源區(qū)102和104相同的導(dǎo)電類型的雜質(zhì)摻雜多晶硅形成。參照圖7G，柵極線160可被形成為與有源區(qū)102和104相交。柵極線160可形成 在有源區(qū)102和104的表面上的柵極介電層161上。另外，形成在第二區(qū)20中的柵極線 160可利用緩沖介電層152與阻擋圖案122絕緣。更具體地說，形成柵極線160的工藝可包括在柵極介電層161上形成柵極導(dǎo)電層 和硬掩膜；通過圖案化形成柵極導(dǎo)電圖案162和硬掩模圖案164 ；在柵極導(dǎo)電圖案162的兩 側(cè)壁上和硬掩膜圖案164的兩側(cè)壁上形成間隔件166。柵極導(dǎo)電圖案162可被形成為包括從由多晶硅層、金屬層、金屬氮化物層和金屬 硅化物層組成的組中選擇的至少一種。硬掩膜圖案164和間隔件166可由氮化硅形成。在形成柵極線160之后，利用柵極線160作為離子注入掩模，可在有源區(qū)102和 104中在柵極線160的兩側(cè)上形成雜質(zhì)摻雜區(qū)172。由于第一區(qū)10中的雜質(zhì)摻雜區(qū)172被 形成為與第二區(qū)20中的雜質(zhì)摻雜區(qū)172的導(dǎo)電類型不同，所以可以分別對(duì)第一區(qū)10和第 二區(qū)20執(zhí)行形成雜質(zhì)摻雜區(qū)172的工藝。返回參照圖2，可形成接觸塞182以與雜質(zhì)摻雜區(qū)172接觸。形成接觸塞182的工 藝可包括形成覆蓋柵極線160的層間介電層(未示出)并通過各向異性地蝕刻層間介電 層來形成暴露雜質(zhì)摻雜區(qū)172的接觸孔。當(dāng)形成接觸孔時(shí)，可通過干蝕刻工藝的方式來蝕 刻在雜質(zhì)摻雜區(qū)172的表面上的柵極介電層161，從而獲得柵極介電圖案163。然后，利用 導(dǎo)電材料填充接觸孔并使接觸孔平坦化，以形成接觸塞182。在下文中，參照圖8A至圖8F，將解釋根據(jù)本發(fā)明構(gòu)思的另一示例實(shí)施例的形成半 導(dǎo)體器件的方法。圖8A至圖8F是示出沿圖3的線1-1’和11-11’截取的形成根據(jù)本發(fā)明 構(gòu)思的另一示例實(shí)施例的半導(dǎo)體器件的方法。在此將不重復(fù)本示例實(shí)施例中的與前述示例實(shí)施例中示出的步驟基本相同的步 驟參照圖8A，與如圖7A所示的一樣，可通過將半導(dǎo)體基底100圖案化來形成溝槽 103。然后，與前述結(jié)合圖7B至圖7C的解釋類似，可沿具有溝槽103的半導(dǎo)體基底100的表 面形成氧化物層110、阻擋層120和氮化物層130。與前述實(shí)施例不同，可將氧化物層110、 阻擋層120和氮化物層130形成為在第一區(qū)10和第二區(qū)20中相同。參照圖8B，與如圖7D所示的一樣，可在氮化物層130上形成介電層140來填充溝 槽103。介電層140可由具有良好的間隙填充特性的介電材料形成。參照圖8C，可通過使介電層140平坦化來形成填充介電層142。此外，通過順序地 使氮化物層130、阻擋層120和氧化物層110平坦化，可在溝槽103中局部地形成氮化物圖 案132、阻擋圖案12 和122b以及氧化物圖案112，結(jié)果，氧化物圖案112、阻擋圖案12 和122b、氮化物圖案132以及填充個(gè)電層142可充滿溝槽103，并且可暴露氧化物圖案112 的上表面、阻擋圖案12 和122b的上表面、氮化物圖案132的上表面以及填充介電層142 的上表面。參照圖8D，可使形成在溝槽103中的阻擋圖案12 和122b的上部凹進(jìn)。因此，氮 化物圖案132的側(cè)壁的一部分以及氧化物圖案112的側(cè)壁的一部分可在溝槽103的上部暴
Mo可在使阻擋圖案12 和122b平坦化時(shí)利用蝕刻工藝對(duì)阻擋圖案12 和122b過度蝕刻來完成使阻擋圖案12 和122b凹進(jìn)的工藝?？筛鶕?jù)蝕刻工藝條件來控制阻擋圖案 12 和122b的凹進(jìn)的深度，會(huì)期望的是，凹進(jìn)的深度大于氧化物圖案112的厚度。由于阻 擋圖案12 和122b趨于具有相對(duì)于氧化物圖案112和氮化物圖案132的蝕刻選擇性，所 以可選擇性地使阻擋圖案12 和122b的上部凹進(jìn)。在第一區(qū)10和第二區(qū)20中的凹進(jìn)深 度可以彼此不同參照圖8E，可形成充滿凹進(jìn)的阻擋圖案12 和12 上部的緩沖介電層巧4可通 過使用諸如CVD或ALD的沉積方法沉積氧化物層來形成緩沖介電層154?？蛇x地，可由在后 續(xù)工藝中形成的天然氧化物來形成緩沖介電層154。在沉積緩沖介電層IM的過程中，緩沖 介電層巧4不僅可形成在溝槽103的內(nèi)部，也可形成在有源區(qū)102和104處。在這種情況 下，還可執(zhí)行對(duì)緩沖介電層154的平坦化工藝。在形成緩沖介電層IM之后，可按區(qū)域執(zhí)行離子注入工藝來形成晶體管的溝道。 更具體地說，可將P型雜質(zhì)離子注入到將形成NMOS的第一區(qū)10的有源區(qū)102中，并且可將 η型雜質(zhì)離子注入到將要形成PMOS的第二區(qū)20的有源區(qū)104中。在由多晶硅形成阻擋圖 案12 和122b的情況下，可將雜質(zhì)注入到阻擋圖案12 和122b中。結(jié)果，可將ρ型雜質(zhì) 注入到第一區(qū)10中的阻擋圖案12 中，可將η型雜質(zhì)摻雜到第二區(qū)20中的阻擋圖案122b 中。參照圖8F，與如圖7G所示的一樣，可形成與有源區(qū)102和104相交的柵極線160。 柵極線160可形成在有源區(qū)102和104的表面上形成的柵極介電層161上，可在柵極線160 的兩側(cè)形成雜質(zhì)摻雜區(qū)172。返回參照圖4，可形成接觸塞182以與雜質(zhì)摻雜區(qū)172接觸為了形成接觸塞182， 可形成層間介電層(未示出)，接觸孔可形成在層間介電層中?？赏ㄟ^傳統(tǒng)的光蝕刻工藝來 形成接觸孔，當(dāng)在雜質(zhì)摻雜區(qū)172的上表面上蝕刻?hào)艠O介電層161時(shí)，可形成柵極介電層圖 案163。由于阻擋圖案12 和122b的上部凹進(jìn)預(yù)定深度，所以可防止在形成接觸孔的過程 中暴露阻擋圖案12 和122b。然后，通過用導(dǎo)電材料填充接觸孔并將接觸孔平坦化，可形 成接觸塞182。在下文中，參照圖9A至圖9E，將解釋根據(jù)本發(fā)明構(gòu)思又一示例實(shí)施例的形成半導(dǎo) 體器件的方法。圖9A至圖9E是示出沿圖3的線1-1’和11-11’截取的形成根據(jù)本發(fā)明構(gòu) 思的又一示例實(shí)施例的半導(dǎo)體器件的方法。在此將不重復(fù)本示例實(shí)施例中的與前述示例實(shí)施例中示出的步驟基本相同的步
馬聚ο參照圖9A，與如圖7A所示的一樣，可通過將半導(dǎo)體基底100圖案化來形成溝槽 103。可通過熱氧化或氣相沉積法在溝槽103的內(nèi)壁上形成氧化物層110。氧化物層可被形 成為大約IOA至IOOA的厚度，并可形成在半導(dǎo)體基底100的整個(gè)表面上。在形成氧化物層110之后，可在溝槽103的側(cè)壁上局部地形成阻擋圖案12 和 124b。阻擋圖案12 和124b可由非摻雜多晶硅或金屬形成。阻擋圖案12 和124b可被 形成為大約IOA至IOOA的厚度。更具體地說，形成阻擋圖案12 和124b的工藝可包括沿氧化物層110的表面共 形地形成阻擋層并回蝕這些阻擋層。由于可從有源區(qū)102和104與溝槽103的底部去除阻 擋層，所以可在溝槽103的側(cè)壁上局部地形成阻擋圖案12 和124b。在回蝕過程中，可在溝槽103的上部對(duì)阻擋圖案12 和124b過度蝕刻。結(jié)果，阻擋圖案12 和124b的上表 面可位于半導(dǎo)體基底100的上表面之下。此外，阻擋圖案12 和124b可通過各向異性蝕 刻工藝而具有高跟鞋的角狀(horn)形狀。參照圖9B，可在側(cè)壁部分上形成有阻擋圖案12 和124b的溝槽103上形成氮化 物層130。氮化物層130可沿獲得的結(jié)構(gòu)的表面共形地形成。換言之，氮化物層130可在溝 槽103的側(cè)壁部分處與阻擋圖案12 和124b接觸，并在溝槽103的底部和上部與氧化物 層110接觸。參照圖9C，可在氮化物層上形成填充溝槽103的介電層140。與如圖7D所示的一 樣，介電層140可由具有優(yōu)良的間隙填充性質(zhì)的材料形成，并可被形成得厚至半導(dǎo)體基底 100的上部，同時(shí)填充溝槽103的內(nèi)部。參照圖9D，通過連續(xù)地使介電層140、氮化物層130和氧化物層110平坦化，可在 溝槽103中形成填充介電層142、氮化物圖案132和氧化物圖案112。由于阻擋圖案12 和124b的上表面位于半導(dǎo)體基底100的上表面之下，所以阻擋圖案12 和124b的上表面 不會(huì)由于平坦化工藝而暴露。在形成如上的器件隔離結(jié)構(gòu)之后，可按區(qū)域執(zhí)行離子注入工藝來形成晶體管的溝 道。更具體地說，可將P型雜質(zhì)注入到將形成NMOS的第一區(qū)10的有源區(qū)102中，并且可將 η型雜質(zhì)注入到將要形成PMOS的第二區(qū)20的有源區(qū)104中。由于在有源區(qū)102和104和填充介電層142之間的阻擋圖案12 和124b的表面 沒有在溝道離子注入工藝中暴露，所以阻擋圖案12 和124b可保持為未摻雜多晶硅。參照圖9E，與如圖7G所示的一樣，可將柵極線160形成為與有源區(qū)102和104相 交。柵極線160可形成在柵極介電層161上，并可形成在圍繞有源區(qū)102和104的氮化物 圖案132和填充介電層142上。即使在阻擋圖案12 和124b由導(dǎo)電材料形成的情況下， 由于阻擋圖案12 和124b的上表面比半導(dǎo)體基底100的上表面低，所以阻擋圖案12 和 124b也不會(huì)與柵極導(dǎo)電圖案162接觸。然后，參照圖5，可形成接觸塞182以與雜質(zhì)摻雜區(qū)172接觸。形成接觸塞182的 工藝可包括形成覆蓋柵極線160的層間介電層(未示出)；通過各向異性地蝕刻層間介電 層來形成暴露雜質(zhì)摻雜區(qū)172的接觸孔；利用導(dǎo)電材料填充接觸孔并使其平坦化。在形成 接觸孔時(shí)，由于阻擋圖案12 和124b的上表面與半導(dǎo)體基底100的上表面之間的距離比 氧化物圖案112的厚度大，所以即使在圍繞有源區(qū)102和104的氮化物圖案132被蝕刻的 情況下，也可防止阻擋圖案12 和124b被暴露。在下文中，參照圖IOA至圖10F，將解釋根據(jù)本發(fā)明構(gòu)思的再一示例實(shí)施例的形成 半導(dǎo)體器件的方法。圖IOA至圖IOF是示出沿圖3的線1-1’和11-11’截取的形成根據(jù)本 發(fā)明構(gòu)思的再一示例實(shí)施例的半導(dǎo)體器件的方法。參照圖10A，與如圖7A所示的一樣，可通過將半導(dǎo)體基底100圖案化來形成溝槽 103可利用熱氧化或氣相沉積法在溝槽103的內(nèi)壁上形成氧化物層110氧化物層110可被 形成為大約ioA至iooA的厚度，并且氧化物層no可被形成在半導(dǎo)體基底loo的整個(gè)表面上。在形成氧化物層110之后，可在溝槽103的側(cè)壁上局部地形成阻擋圖案12 和 124b。更具體地說，在沿氧化物層110的表面共形地形成阻擋層之后，可對(duì)阻擋層進(jìn)行回蝕。因此，可去除在溝槽103的底部上以及有源區(qū)102和104上的阻擋層，從而在溝槽103 的側(cè)壁上局部地形成阻擋圖案12 和124b。此外，在對(duì)阻擋層進(jìn)行回蝕的過程中，由于對(duì) 阻擋層的過度蝕刻，所以阻擋圖案12 和124b可覆蓋溝槽103的側(cè)壁的一部分。參照圖10B，可在其側(cè)壁上形成有阻擋圖案12 和124b的溝槽103上形成氮化物 層130。氮化物層130可沿獲得的結(jié)構(gòu)的表面共形地形成。然后，與參照圖9C和圖9D所 示的一樣，可將填充溝槽103的介電層沉積得厚并使其平坦化以在溝槽中形成填充介電層 142。參照圖10C，可通過使氮化物層130平坦化來形成氮化物圖案134?？赏ㄟ^使用 H3P04溶液和HF溶液的濕蝕刻來執(zhí)行所述平坦化。在通過濕蝕刻工藝的方式使氮化物層 130平坦化的情況下，可去除溝槽中的氮化物層130的一部分。因此，可在阻擋圖案IMa、 124b和填充介電層142的側(cè)壁之間形成氮化物圖案134，并且氮化物圖案134可在上部具 有凹進(jìn)的結(jié)構(gòu)。換言之，阻擋圖案IMa、124b和填充介電層142的側(cè)壁的一部分可在溝槽 103的上部暴露。參照圖10D，可使通過氮化物圖案134的平坦化工藝被暴露的阻擋圖案12 和 124b的上表面凹進(jìn)?？赏ㄟ^濕蝕刻工藝或干蝕刻工藝使阻擋圖案12 和124b凹進(jìn)。凹進(jìn) 的阻擋圖案12 和124b的上表面可與氮化物圖案134的上表面形成為基本相同的高度。由于氮化物圖案134與阻擋圖案12 和124b是凹進(jìn)的，所以可暴露氧化物圖案 112和填充介電層142的側(cè)壁的在溝槽103的上部的部分。參照圖10E，可形成填充溝槽103的使阻擋圖案12 和124b的側(cè)壁以及氮化物圖 案134的側(cè)壁被暴露的部分的緩沖介電層156?？赏ㄟ^利用諸如CVD或ALD的沉積方法沉 積氧化物圖案112來形成緩沖介電層156。可選地，可通過在后續(xù)工藝中形成的天然氧化物 來形成緩沖介電層156。在沉積緩沖介電層156的過程中，緩沖介電層156可不僅沉積在溝 槽103內(nèi)部，也沉積在有源區(qū)102和104處的氧化物圖案112上。在這種情況下，還可執(zhí)行 對(duì)緩沖介電層156的平坦化工藝。在形成緩沖介電層156之后，可按區(qū)域執(zhí)行離子注入工藝來形成晶體管的溝道。 更具體地說，可將P型雜質(zhì)注入到將形成NMOS的第一區(qū)10的有源區(qū)102中，并且可將η型 雜質(zhì)注入到將要形成PMOS的第二區(qū)20的有源區(qū)104中由于在溝道離子注入工藝過程中沒 有暴露有源區(qū)102和104與填充介電層142之間的阻擋圖案12 和124b的表面，所以阻 擋圖案12 和124b可保持為未摻雜多晶硅。參照圖10F，與參照圖7G所示的一樣，柵極線160可被形成為與有源區(qū)102和104 相交。柵極線160可形成在柵極介電層161上以及圍繞有源區(qū)102和104的填充介電層142 和氮化物圖案132上。即使在阻擋圖案12 和124b由導(dǎo)電材料形成的情況下，由于阻擋 圖案12 和124b的上表面比半導(dǎo)體基底100的上表面低，所以阻擋圖案12 和124b也 可不與柵極導(dǎo)電圖案162接觸。然后，參照圖6，可形成接觸塞182以與雜質(zhì)摻雜區(qū)172接觸。形成接觸塞182的 工藝可包括形成覆蓋柵極線160的層間介電層(未示出)；通過各向異性地蝕刻層間介電 層來形成暴露雜質(zhì)摻雜區(qū)172的接觸孔；利用導(dǎo)電材料填充接觸孔并使其平坦化。在形成 接觸孔時(shí)，可將柵極介電層161的在雜質(zhì)摻雜區(qū)172上的部分蝕刻，以形成柵極介電圖案 163。
阻擋圖案lMa、124b的上表面和氮化物圖案134的上表面與半導(dǎo)體基底100的上 表面之間的距離可大于柵極介電層161的厚度。因此，在形成接觸孔時(shí)，即使圍繞有源區(qū) 102和104的氮化物圖案134被蝕刻，也可防止阻擋圖案12 和124b被暴露。根據(jù)本發(fā)明構(gòu)思的一個(gè)示例實(shí)施例的半導(dǎo)體器件，阻擋圖案可防止由被捕獲到氮 化物圖案的熱電子在有源區(qū)中誘導(dǎo)空穴。換言之，在操作PMOS晶體管的過程中，不會(huì)由于 被捕獲到氮化物圖案的熱電子而在溝道區(qū)和器件隔離層之間的界面處誘導(dǎo)空穴，因此，可 減少PMOS晶體管的泄漏電流。因此，可防止晶體管的特性的劣化。雖然已經(jīng)參照附圖示出了本發(fā)明構(gòu)思的一些實(shí)施例，但是本領(lǐng)域技術(shù)人員應(yīng)該理 解，在不修改本發(fā)明構(gòu)思的技術(shù)構(gòu)思或必要特征的情況下，本發(fā)明構(gòu)思可具有各種不同的 組合和/或修改。因此，前述公開是說明性的，而不意圖以任何方式限制本發(fā)明的構(gòu)思。
權(quán)利要求
1.一種具有器件隔離結(jié)構(gòu)的半導(dǎo)體器件，所述半導(dǎo)體器件包括 溝槽，形成在半導(dǎo)體基底中，以限定有源區(qū)；填充介電層，設(shè)置在溝槽中； 氧化物層，設(shè)置在填充介電層和溝槽之間； 氮化物層，設(shè)置在氧化物層和填充介電層之間； 阻擋層，設(shè)置在氧化物層和氮化物層之間。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中，阻擋層包括未摻雜多晶硅、摻雜多晶硅和金 屬中的一種。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其中，阻擋層的厚度小于氮化物層的厚度。
4.如權(quán)利要求1所述的半導(dǎo)體器件，其中，阻擋層共形地設(shè)置在溝槽的側(cè)壁部分和底 部上。
5.如權(quán)利要求1所述的半導(dǎo)體器件，其中，阻擋層設(shè)置在溝槽的側(cè)壁部分上，氮化物層 與氧化物層在溝槽的底部直接接觸。
6.如權(quán)利要求1所述的半導(dǎo)體器件，其中，氮化物層和氧化物層在溝槽的上部接觸
7.如權(quán)利要求1所述的半導(dǎo)體器件，所述半導(dǎo)體器件還包括 緩沖介電層，在溝槽的上部覆蓋阻擋層的上表面。
8.如權(quán)利要求7所述的半導(dǎo)體器件，其中，緩沖介電層設(shè)置在氧化物層和氮化物層之間
9.如權(quán)利要求7所述的半導(dǎo)體器件，其中，緩沖介電層設(shè)置在氧化物層和填充絕緣層 之間。
10.如權(quán)利要求1所述的半導(dǎo)體器件，其中，阻擋層的最上面的表面和半導(dǎo)體基底的上 表面之間的距離大于氧化物層的厚度。
全文摘要
本發(fā)明公開了一種具有器件隔離結(jié)構(gòu)的半導(dǎo)體器件。示例半導(dǎo)體器件包括溝槽，形成在半導(dǎo)體基底中，以限定有源區(qū)；填充介電層，設(shè)置在溝槽中；氧化物層，設(shè)置在填充介電層和溝槽之間；氮化物層，設(shè)置在氧化物層和填充介電層之間；阻擋層，設(shè)置在氧化物層和氮化物層之間。
文檔編號(hào)H01L21/762GK102074573SQ20101054131
公開日2011年5月25日 申請日期2010年11月12日 優(yōu)先權(quán)日2009年11月12日
發(fā)明者山田悟, 崔榮振, 韓昇煜 申請人:三星電子株式會(huì)社