專(zhuān)利名稱(chēng)：場(chǎng)效應(yīng)晶體管與半導(dǎo)體元件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路的制造，特別涉及具有應(yīng)變結(jié)構(gòu)的場(chǎng)效應(yīng)晶體管。
背景技術(shù)：
隨著半導(dǎo)體工業(yè)發(fā)展至納米工藝技術(shù)世代，追求更高的元件密度、更高的效能以及更低的成本，對(duì)于制造與設(shè)計(jì)問(wèn)題上的挑戰(zhàn)更發(fā)展出三維的設(shè)計(jì)，例如鰭式場(chǎng)效應(yīng)晶體管(fin field effect transistor FinFET)。典型的鰭式場(chǎng)效應(yīng)晶體管具有由基底延伸的薄且垂直鰭片(fin)(或鰭片結(jié)構(gòu))，例如通過(guò)蝕刻至基底的硅層內(nèi)，鰭式場(chǎng)效應(yīng)晶體管的溝道可在此垂直鰭片中形成。在鰭片之上提供柵極，其例如為圍繞著鰭片，溝道的兩側(cè)具有柵極可讓柵極從溝道的兩側(cè)控制溝道。另外，鰭式場(chǎng)效應(yīng)晶體管的優(yōu)點(diǎn)還包括降低短溝道效應(yīng)，以及達(dá)到較高的電流。圖IA顯示傳統(tǒng)的鰭式場(chǎng)效應(yīng)晶體管100的立體圖，圖IB顯示沿著圖IA的線(xiàn)a_a 的鰭式場(chǎng)效應(yīng)晶體管100的剖面圖。鰭片104/108包括在半導(dǎo)體基底102上方的凸起的有源區(qū)104，鰭片104/108被淺溝槽隔絕區(qū)(shallow trench isolation ；STI)結(jié)構(gòu)106圍繞。 柵極結(jié)構(gòu)110包括柵極介電層112、柵極電極114以及選擇性的硬掩模層116，形成于鰭片 104/108之上。側(cè)壁間隙壁118形成在柵極結(jié)構(gòu)110的兩側(cè)，更進(jìn)一步地，鰭片104/108的一部分包含在鰭式場(chǎng)效應(yīng)晶體管100的源極與漏極凹陷空穴中的應(yīng)變結(jié)構(gòu)108，應(yīng)變結(jié)構(gòu) 108在鰭片凹陷工藝與外延生長(zhǎng)步驟之后形成，應(yīng)變結(jié)構(gòu)108使用外延的硅鍺(SiGe)，可用于提升載子移動(dòng)率。然而，要在互補(bǔ)式金屬氧化物半導(dǎo)體(CM0Q的制造中實(shí)施這樣的特征與工藝有其挑戰(zhàn)，當(dāng)柵極長(zhǎng)度以及元件之間的間隙減少時(shí)，這些問(wèn)題更加惡化，例如，由于鰭片 104/108的部分104與應(yīng)變結(jié)構(gòu)108之間的晶格不匹配，無(wú)法產(chǎn)生有序的原子排列，因此，應(yīng)變誘發(fā)的結(jié)晶缺陷108a會(huì)被埋置在應(yīng)變結(jié)構(gòu)108內(nèi)，結(jié)晶缺陷108a會(huì)在元件操作期間提供載子傳輸路徑，因此會(huì)增加元件不穩(wěn)定性以及/或元件失效的可能性。因此，業(yè)界亟需一種方法，以制造缺陷降低的應(yīng)變結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服現(xiàn)有技術(shù)中的缺陷。依據(jù)本發(fā)明的一實(shí)施例，場(chǎng)效應(yīng)晶體管包括基底，具有上表面，柵極堆疊設(shè)置于基底之上，隔絕結(jié)構(gòu)設(shè)置于基底內(nèi)，以及源極/漏極凹陷空穴設(shè)置于基底的上表面之下，介于柵極堆疊與隔絕結(jié)構(gòu)之間，其中凹陷空穴包括較低部分，較低部分還包括第一應(yīng)變層與第一介電膜，其中第一應(yīng)變層設(shè)置在隔絕結(jié)構(gòu)與第一介電膜之間；以及較高部分，其包括第二應(yīng)變層設(shè)置在第一應(yīng)變層與第一介電膜之上。依據(jù)本發(fā)明的一實(shí)施例，半導(dǎo)體元件的制造方法包括提供基底，形成凹陷空穴在基底內(nèi)，其包括較高部分與較低部分，其中凹陷空穴的一個(gè)側(cè)壁為介電質(zhì)，且凹陷空穴的其他側(cè)壁為基底所形成，在基底形成的側(cè)壁部分上與凹陷空穴的底部部分上形成介電膜，移除在凹陷空穴的底部部分上的介電膜，在凹陷空穴的較低部分內(nèi)外延生長(zhǎng)第一應(yīng)變層，鄰 接一部分的介電膜，移除不鄰接第一應(yīng)變層的介電膜，以及在凹陷空穴的較高部分內(nèi)外延
生長(zhǎng)第二應(yīng)變層。本發(fā)明可形成降低缺陷的應(yīng)變結(jié)構(gòu)，以提升載子的移動(dòng)率，并且提高元件效能。為了讓本發(fā)明的上述目的、特征、及優(yōu)點(diǎn)能更明顯易懂，以下配合附圖，作詳細(xì)說(shuō) 明如下。


圖IA顯示傳統(tǒng)的鰭式場(chǎng)效應(yīng)晶體管的立體圖。圖IB顯示沿著圖IA的線(xiàn)a-a的鰭式場(chǎng)效應(yīng)晶體管的剖面示意圖。圖2顯示依據(jù)掲示的各種概念，應(yīng)變結(jié)構(gòu)的制造方法的流程圖。圖3A-圖3F顯示依據(jù)掲示的各種概念，在制造的各階段中，包括應(yīng)變結(jié)構(gòu)的鰭式 場(chǎng)效應(yīng)晶體管的各剖面示意圖。圖4A-圖4E顯示依據(jù)掲示的各種概念，在制造的各階段中，包括應(yīng)變結(jié)構(gòu)的鰭式 場(chǎng)效應(yīng)晶體管的各剖面示意圖。其中，附圖標(biāo)記說(shuō)明如下100 傳統(tǒng)的鰭式場(chǎng)效應(yīng)晶體管；102 基底；104、108 鰭片結(jié)構(gòu)；106 隔絕結(jié)構(gòu)；106a 隔絕結(jié)構(gòu)的上表面；108a 結(jié)晶缺陷；110 柵極結(jié)構(gòu)；112 柵極介電層；114 柵極電極層；116 硬掩模層； 118 間隙壁；200 方法；202、204、206、208、210、212、214 步驟；300、400 半導(dǎo)體元件；130 凹陷空穴；130u 凹陷空穴的較高部分；1301 凹陷空穴的較低部分；130i 凹陷空穴的介電質(zhì)側(cè)壁；130f 凹陷空穴的基底側(cè)壁；132、142 介電膜；132w 介電膜的側(cè)壁部分；132b、142b 介電膜的底部部分；142w 介電膜的第一側(cè)壁；142s 介電膜的第二側(cè)壁；132a、14 介電膜剩余的側(cè)壁部分的上表面；136、146 第一應(yīng)變層；136a、146a 缺陷；136b、146b 第一應(yīng)變層的上表面；138、148 第二應(yīng)變層；308、408 應(yīng)變結(jié)構(gòu)。
具體實(shí)施例方式以下掲示提供許多不同的實(shí)施例或例子，以實(shí)施掲示的不同特征。以下所描述的 元件與排列的特定例子用以簡(jiǎn)化說(shuō)明，其僅用于做為實(shí)施例，并非限定此掲示。例如，在描 述中所提及的形成第一特征在第二特征之上可包含各種實(shí)施例，其中第一與第二特征可以 是直接接觸，并且也可包含形成額外的特征于第一與第二特征之間的實(shí)施例，使得第一與 第二特征不直接接觸。此外，在此掲示的各種實(shí)施例中使用重復(fù)的參考標(biāo)號(hào)以及/或文字，這些重復(fù)的標(biāo)示用于簡(jiǎn)化說(shuō)明以及使說(shuō)明清楚，并不代表各種實(shí)施例以及/或各狀態(tài)之間的關(guān)系。參閱圖2，其顯示依據(jù)揭示的各種概念，半導(dǎo)體元件的制造方法200的流程圖。方法200由區(qū)塊202開(kāi)始，其提供基底，方法200接著進(jìn)行區(qū)塊204，其在基底內(nèi)形成凹陷空穴，包括較高部分與較低部分，其中凹陷空穴的一個(gè)側(cè)壁為介電質(zhì)，且凹陷空穴的其他側(cè)壁為基底所形成。方法200接著進(jìn)行區(qū)塊206，其在基底側(cè)壁部分上以及凹陷空穴的底部部分上形成介電膜。方法200接著進(jìn)行區(qū)塊208，其移除介電膜，包含移除在凹陷空穴的底部部分上的介電膜。方法200接著進(jìn)行區(qū)塊210，其中外延生長(zhǎng)的第一應(yīng)變層可在凹陷空穴的較低部分內(nèi)外延長(zhǎng)成，鄰接一部分的介電膜。方法200接著進(jìn)行區(qū)塊212，其中不鄰接第一應(yīng)變層的一部分介電膜可被移除。方法200接著進(jìn)行區(qū)塊214，其中第二應(yīng)變層可在凹陷空穴的較高部分內(nèi)外延生長(zhǎng)。以下說(shuō)明依據(jù)圖2的方法200，可制造的各種實(shí)施例的半導(dǎo)體元件。參閱圖3A-圖3F與圖4A-圖4E，其顯示依據(jù)揭示的各種概念，在制造的各階段中， 半導(dǎo)體元件300、400的應(yīng)變結(jié)構(gòu)308、408(在圖3F與圖4E中)的剖面示意圖。在此揭示中所使用的名詞半導(dǎo)體元件300、400為鰭式場(chǎng)效應(yīng)晶體管(FinFET)，鰭式場(chǎng)效應(yīng)晶體管為任何具有鰭片結(jié)構(gòu)、多柵極的晶體管。半導(dǎo)體元件300、400可包含微處理器、記憶胞以及/ 或其他集成電路。圖2的方法并非用于產(chǎn)生完整的半導(dǎo)體元件300、400，完整的半導(dǎo)體元件 300、400可使用互補(bǔ)式金屬氧化物半導(dǎo)體(CM0Q的工藝技術(shù)制造，因此，在圖2的方法200 之前、期間以及之后，可提供額外的工藝，并且一些其他的工藝在此只簡(jiǎn)單地描述。圖2至圖4E簡(jiǎn)化成使得此揭示較容易了解，例如，雖然圖式中描繪出半導(dǎo)體元件300、400，可以理解的是，集成電路還可包括一些其他的元件，包括電阻器、電容器、電感器、熔線(xiàn)等。參閱圖3A，提供基底102，其具有鰭片結(jié)構(gòu)(fin structure) 104。在一實(shí)施例中， 基底102包括結(jié)晶的硅基底，例如晶片?；?02還可包括各種摻雜區(qū)，由設(shè)計(jì)需求而定， 例如P型基底或η型基底。在一些實(shí)施例中，摻雜區(qū)可摻雜ρ型或η型摻雜物，例如，摻雜區(qū)可摻雜P型摻雜物，如硼或BF3 ；η型摻雜物，如磷或砷；以及/或前述的組合。摻雜區(qū)可配置成η型鰭式場(chǎng)效應(yīng)晶體管(η-type FinFET)，或者配置成ρ型鰭式場(chǎng)效應(yīng)晶體管(p-type FinFET)?；?02可由一些其他合適的元素半導(dǎo)體制成，例如鉆石或鍺；由合適的化合物半導(dǎo)體制成，例如砷化鎵(gallium arsenide)、碳化硅(silicon carbide)、砷化銦(indium arsenide)或磷化銦(indium phosphide)；或由合適的合金半導(dǎo)體制成，例如硅鍺碳化物 (silicon germanium carbide)、嫁石申 粦化物(gallium arsenic phosphide)或嫁 因 粦化物 (gallium indium phosphide) 0此外，基底102還可包含外延層，其可以應(yīng)變而提升效能， 以及/或可包含絕緣層上的硅(silicon-on-insulator ;S0I)結(jié)構(gòu)。鰭片結(jié)構(gòu)104形成在基底102之上，包括一個(gè)或多個(gè)鰭片，在此實(shí)施例中，為了簡(jiǎn)化圖式，鰭片結(jié)構(gòu)104包括單一鰭片。鰭片包括任何合適的材料，例如鰭片結(jié)構(gòu)104包括硅。 鰭片結(jié)構(gòu)104可更包括覆蓋層設(shè)置在鰭片上，其可以是硅覆蓋層。鰭片結(jié)構(gòu)104可使用任何合適的工藝形成，包括各種沉積、光刻以及/或蝕刻工藝。示范性的光刻工藝可包含形成光致抗蝕劑層在基底102之上，如在硅層上，將光致抗蝕劑曝光而圖案化，進(jìn)行曝后烤工藝，以及將光致抗蝕劑顯影，形成包含光致抗蝕劑的遮蔽元件。然后，可使用此遮蔽元件在硅層內(nèi)蝕刻出鰭片結(jié)構(gòu)104，可使用反應(yīng)性離子蝕刻 (reactive ion etching ；RIE)工藝以及/或其他合適的工藝蝕刻出鰭片結(jié)構(gòu)104。在一例中，通過(guò)將硅基底102的一部分圖案化以及蝕刻而形成硅鰭片104。在另一例中，鰭片結(jié)構(gòu) 104的硅鰭片可通過(guò)將沉積在絕緣層上的硅層圖案化以及蝕刻而形成，例如在絕緣層上的硅(SOI)基底的硅-絕緣層-硅堆疊的最上層的硅層進(jìn)行。 隔絕結(jié)構(gòu)106可在基底102上形成，隔絕各種摻雜區(qū)，隔絕結(jié)構(gòu)106可使用隔絕技術(shù)，例如局部的硅氧化(local oxidation of silicon ；LOCOS)或淺溝槽隔絕(STI)，定義并電性隔絕各種摻雜區(qū)。在此實(shí)施例中，隔絕結(jié)構(gòu)106包含淺溝槽隔絕(STI)。隔絕結(jié)構(gòu) 106可包括氧化硅、氮化硅、氮氧化硅、摻雜氟的硅玻璃(fluoride-doped silicate glass FSG)、低介電常數(shù)介電材料，以及/或前述的組合。隔絕結(jié)構(gòu)106以及在此實(shí)施例中的淺溝槽隔絕(STI)可由任何合適的工藝形成，在一例中，淺溝槽隔絕(STI)的形成可包含通過(guò)傳統(tǒng)的光刻工藝將半導(dǎo)體基底102圖案化，在基底102內(nèi)蝕刻出溝槽，例如使用干蝕刻、濕蝕刻以及/或等離子體蝕刻工藝，以及用介電材料填充溝槽，例如使用化學(xué)氣相沉積工藝。在一些實(shí)施例中，已填充的溝槽可具有多層結(jié)構(gòu)，例如以氮化硅或氧化硅填充熱氧化襯層。
再參閱圖3A，柵極堆疊110形成在基底102之上，并且在一部分的鰭片結(jié)構(gòu)104之上。柵極堆疊110通常包括柵極介電層112與柵極電極層114，可使用任何合適的工藝形成柵極堆疊110，包含在此所述的工藝。在一例子中，柵極介電層112與柵極電極層114相繼地沉積在基底102上，并且在一部分的鰭片結(jié)構(gòu)104之上。在一些實(shí)施例中，柵極介電層112可包含氧化硅、氮化硅、 氮氧化硅或高介電常數(shù)介電質(zhì)。高介電常數(shù)介電質(zhì)包括金屬氧化物，用于高介電常數(shù)介電質(zhì)的金屬氧化物的例子包含 Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、 Gd、Tb、Dy、Ho、Er、Tm、Yb, Lu的氧化物，以及前述的混合物。在此實(shí)施例中，柵極介電層 112為高介電常數(shù)介電層，其厚度范圍約在10人至30人之間。柵極介電層112可使用合適的工藝形成，例如原子層沉積(atomic layer d印osition ;ALD)、化學(xué)氣相沉積(chemical vapor d印osition ;CVD)、物理氣相沉積(physical vapor d印osition ;PVD)、熱氧化法、紫外光-臭氧氧化法(UV-ozone oxidation)或前述的組合。柵極介電層112可進(jìn)一步包括界面層(interfacial layer)(未繪出)，降低在柵極介電層112與鰭片結(jié)構(gòu)104之間的損害，界面層可包括氧化硅。在一些實(shí)施例中，柵極電極層114可包括單層或多層結(jié)構(gòu)。在此實(shí)施例中，柵極電極層114可包括多晶硅。另外，柵極電極層114可以是摻雜的多晶硅，具有均勻或不均勻的摻雜。此外，柵極電極層114可包含金屬，例如Al、Cu、W、Ti、Ta、TiN, TiAl、TiAlN, TaN, NiSi, CoSi，功函數(shù)與基底材料相容的其他導(dǎo)電材料，或前述的組合。在此實(shí)施例中，柵極電極層114的厚度范圍包括約30nm至約60nm之間。柵極電極層114可使用合適的工藝形成，例如ALD、CVD、PVD、電鍍或前述的組合。然后，通過(guò)合適的工藝，例如旋轉(zhuǎn)涂布法在柵極堆疊110之上形成一層光致抗蝕劑，并通過(guò)適當(dāng)?shù)墓饪虉D案化方法將光致抗蝕劑圖案化，形成圖案化的光致抗蝕劑特征。在一實(shí)施例中，圖案化的光致抗蝕劑特征的寬度范圍約在15nm至45nm之間。然后，可使用干蝕刻工藝將圖案化的光致抗蝕劑特征轉(zhuǎn)移至其底下的層，例如柵極電極層114與柵極介電層112，形成柵極堆疊110。之后，可以將光致抗蝕劑層剝離。
在另一例子中，于柵極堆疊110之上形成硬掩模層116，于硬掩模層116上形成圖案化的光致抗蝕劑層，將光致抗蝕劑層的圖案轉(zhuǎn)移至硬掩模層116，然后再轉(zhuǎn)移至柵極電極層114與柵極介電層112，形成柵極堆疊110。硬掩模層116包括氧化硅。另外，硬掩模層 116可選擇性地包括氮化硅、氮氧化硅，以及/或其他合適的介電材料，并且可使用例如CVD 或PVD的方式形成。硬掩模層116的厚度范圍約在100人至800人。再參閱圖3A，半導(dǎo)體元件300更包括介電層118，形成于基底102與柵極堆疊110 之上，介電層118可包含氧化硅、氮化硅、氮氧化硅或其他合適的材料。介電層118可包括單層或多層結(jié)構(gòu)，介電層118可通過(guò)CVD、PVD、ALD或其他合適的技術(shù)形成，介電層118的厚度范圍約在5nm至15nm之間。然后，在介電層118上進(jìn)行各向異性的蝕刻，形成一對(duì)間隙壁118在柵極堆疊110的兩側(cè)上。再參閱圖3A，使鰭片結(jié)構(gòu)104的其他部分(亦即沒(méi)有柵極堆疊110與間隙壁118形成于其上的其他部分)凹陷，在基底102的上表面下方形成源極/漏極(source and drain ； S/D)凹陷空穴(recess cavities) 130，介于柵極堆疊110與隔絕結(jié)構(gòu)106之間。在一實(shí)施例中，使用這對(duì)間隙壁118作為硬掩模，進(jìn)行偏向蝕刻(biased etching)工藝，使未受保護(hù)或暴露出來(lái)的鰭片結(jié)構(gòu)104的上表面凹陷，形成源極與漏極凹陷空穴130。在一實(shí)施例中， 蝕刻工藝可在壓力約為ImTorr至IOOOmTorr,功率約為50W至1000W，偏壓電壓約為20V至 500V，溫度約為40°C至60°C的條件下，使用HBr以及/或Cl2作為蝕刻氣體進(jìn)行。再者，在此實(shí)施例中，可調(diào)整蝕刻工藝的偏壓電壓，產(chǎn)生優(yōu)選的蝕刻方向控制，達(dá)到希望的源極/漏極凹陷空穴130輪廓。凹陷空穴130可包括較高部分130u以及較低部分1301，在圖3A中通過(guò)虛線(xiàn)分開(kāi)。凹陷空穴130的一個(gè)側(cè)壁130i由介電質(zhì)構(gòu)成，并且凹陷空穴130的其他側(cè)壁130f由基底102構(gòu)成。在一實(shí)施例中，較高部分130u的高度與較低部分1301的高度的比值可從0. 8至1. 2。在一些實(shí)施例中，介于基底102的上表面與源極/漏極凹陷空穴130 的底部之間的高度130a的范圍約在300nm至2000nm之間。參閱圖3B，于形成凹陷空穴130之后，可沿著凹陷空穴13的基底表面形成介電膜132。介電膜132包括側(cè)壁部分132w以及底部部分132b，介電膜132可由氧化硅或氮氧化硅制成，使用熱氧化工藝形成。例如，介電膜132可通過(guò)快速熱氧化(rapid thermal oxidation ；RP0)工藝或者在包含氧氣或NO2的傳統(tǒng)退火工藝中形成，介電膜132的厚度、 范圍可約在20人至100人之間。參閱圖3C，形成介電膜132之后，接著進(jìn)行干蝕刻工藝，移除介電膜132的底部部分132b，而介電膜132的側(cè)壁部分132w則沒(méi)有被移除。例如，干蝕刻工藝可以是等離子體蝕刻工藝，其在來(lái)源功率(source power)約為120W至160W，以及壓力約為450mTorr至 550mTorr的條件下，使用BF3、H2以及Ar作為蝕刻氣體進(jìn)行。參閱圖3D，介電膜132的底部部分132b移除之后，在凹陷空穴130的較低部分 1301內(nèi)外延生長(zhǎng)第一應(yīng)變層136，鄰接一部分的介電膜132。在一實(shí)施例中，第一應(yīng)變層136 包括通過(guò)低壓化學(xué)氣相沉積(low-pressure chemical vapor deposition ；LPCVD)工藝外延生長(zhǎng)的硅鍺(SiGe)。第一應(yīng)變層136可作為松弛層(relaxation layer)并且捕捉缺陷 136a，以消除在η型鰭式場(chǎng)效應(yīng)晶體管(η-type FinFET)的源極/漏極區(qū)內(nèi)的第二應(yīng)變層 138(如圖3F所示)中的結(jié)晶缺陷。低壓化學(xué)氣相沉積工藝可在溫度約為400至800°C以及壓力約在ITorr至200Torr的條件下，使用SiH4與GeH4做為反應(yīng)氣體進(jìn)行。在另一實(shí)施例中，第一應(yīng)變層136包括通過(guò)低壓化學(xué)氣相沉積(LPCVD)工藝外延生長(zhǎng)的碳化硅(SiC)。 第一應(yīng)變層136可作為松弛層(relaxation layer)并且捕捉缺陷136a，以消除在ρ型鰭式場(chǎng)效應(yīng)晶體管(p-type FinFET)的源極/漏極區(qū)內(nèi)的第二應(yīng)變層138 (如圖3F所示)中的結(jié)晶缺陷。低壓化學(xué)氣相沉積工藝可在溫度約為400至800°C，以及壓力約在ITorr至 200Torr的條件下，使用SiH4與CH4做為反應(yīng)氣體進(jìn)行。第一應(yīng)變層136的厚度t2范圍可約在15nm至45nm之間，介電膜132的厚度、小于第一應(yīng)變層136的厚度t2。參閱圖3E，于第一應(yīng)變層136形成之后，使用濕蝕刻工藝，例如將基底102浸泡在氫氟酸(HF)中，移除沒(méi)有鄰接第一應(yīng)變層136的介電膜132的側(cè)壁部分132w的頂部部分， 暴露出介電膜132剩余的側(cè)壁部分132w的上表面13加。相較于硅、SiGe及SiC，濕蝕刻工藝對(duì)于氧化物具有較高的蝕刻選擇率，因此蝕刻工藝移除介電膜132較鰭片結(jié)構(gòu)104及第一應(yīng)變層136快。在此實(shí)施例中，第一應(yīng)變層136設(shè)置在隔絕結(jié)構(gòu)106與介電膜132剩余的側(cè)壁部分132w之間。在一實(shí)施例中，第一應(yīng)變層136的上表面136b與介電膜132剩余的側(cè)壁部分132w的上表面13 大抵上是對(duì)齊的。在另一實(shí)施例中，第一應(yīng)變層136的上表面136b 以及介電膜132剩余的側(cè)壁部分132w的上表面13 低于隔絕結(jié)構(gòu)106的上表面106a。參閱圖3F，移除介電膜132的側(cè)壁部分132w的頂部部分之后，在鰭片結(jié)構(gòu)104的凹陷空穴130的較高部分130u內(nèi)外延生長(zhǎng)第二應(yīng)變層138，覆蓋在第一應(yīng)變層136與介電膜132剩余的側(cè)壁部分132w上。第一應(yīng)變層136、介電膜132剩余的側(cè)壁部分132w以及第二應(yīng)變層138之后共同稱(chēng)為應(yīng)變結(jié)構(gòu)308。第一應(yīng)變層136作為松弛層，并且可捕捉缺陷 136a，消除在第二應(yīng)變層138中的結(jié)晶缺陷。第二應(yīng)變層138中的結(jié)晶缺陷于元件操作期間可提供載子傳輸路徑，因此會(huì)增加元件不穩(wěn)定以及/或元件失效的可能性。因此，上述半導(dǎo)體元件300的制造方法可形成降低缺陷的應(yīng)變結(jié)構(gòu)308，提升載子的移動(dòng)率，并且提高元件效能。在一實(shí)施例中，第二應(yīng)變層138例如為通過(guò)低壓化學(xué)氣相沉積工藝外延生長(zhǎng)的碳化硅(SiC)，其形成η型鰭式場(chǎng)效應(yīng)晶體管(η-type FinFET)的源極/漏極區(qū)。生長(zhǎng)SiC的低壓化學(xué)氣相沉積工藝的一例子在溫度約為400至800°C，以及壓力約在ITorr至200Torr 的條件下，使用SiH4與CH4做為反應(yīng)氣體進(jìn)行。在另一實(shí)施例中，第二應(yīng)變層138例如為通過(guò)低壓化學(xué)氣相沉積工藝外延生長(zhǎng)的硅鍺(SiGe)，其形成ρ型鰭式場(chǎng)效應(yīng)晶體管(p-type FinFET)的源極/漏極區(qū)，此低壓化學(xué)氣相沉積工藝在溫度約為400至800°C，以及壓力約在ITorr至200Torr的條件下，使用SiH4與Ge^4做為反應(yīng)氣體進(jìn)行。在又另一實(shí)施例中， 第二應(yīng)變層138例如為通過(guò)低壓化學(xué)氣相沉積工藝外延生長(zhǎng)的硅(Si)，其形成ρ型鰭式場(chǎng)效應(yīng)晶體管(p-type FinFET)與η型鰭式場(chǎng)效應(yīng)晶體管(n-type FinFET)兩者的源極/漏極區(qū)，此低壓化學(xué)氣相沉積工藝在溫度約為400至800°C，以及壓力約在ITorr至200Torr 的條件下，使用SiH4做為反應(yīng)氣體進(jìn)行。另外，圖4A顯示在圖3A的基底102上通過(guò)CVD工藝沉積介電膜之后的結(jié)構(gòu)，通過(guò) CVD工藝形成的介電膜142沉積在所有暴露出來(lái)的表面之上，其可形成在隔絕結(jié)構(gòu)106、硬掩模層116、間隙壁118以及凹陷空穴130上。介電膜142可包括第一側(cè)壁部分142w、第二側(cè)壁部分14 以及底部部分142b。介電膜142可由氧化硅或氮氧化硅制成，使用CVD工藝沉積而成。例如，介電膜142可在壓力小于IOmTorr,以及溫度約為350至500°C的條件下，使用SiH4與N2O做為反應(yīng)氣體沉積而成，介電膜142的厚度t3范圍可約在20人至100人之間。參閱圖4B，形成介電膜142之后，接著進(jìn)行干蝕刻工藝，移除介電膜142的底部部分142b，而介電膜142的第一側(cè)壁部分142w及第二側(cè)壁部分14 則不會(huì)被移除。例如， 干蝕刻工藝可在來(lái)源功率(source power)約為120W至160W，以及壓力約為450mTorr至 550mTorr的條件下，使用BF3、H2以及Ar作為蝕刻氣體進(jìn)行。參閱圖4C，移除介電膜142的底部部分142b之后，在凹陷空穴130的較低部分 1301內(nèi)外延生長(zhǎng)第一應(yīng)變層146，鄰接一部分的介電膜142。在一實(shí)施例中，第一應(yīng)變層146 包括通過(guò)低壓化學(xué)氣相沉積(LPCVD)工藝外延生長(zhǎng)的硅鍺(SiGe)。第一應(yīng)變層146可作為松弛層并且捕捉缺陷146a，消除在η型鰭式場(chǎng)效應(yīng)晶體管(η-type FinFET)的源極/漏極區(qū)內(nèi)的第二應(yīng)變層148(如圖4E所示)中的結(jié)晶缺陷。低壓化學(xué)氣相沉積工藝可在溫度約為400至800°C以及壓力約在IiTorr至200Torr的條件下，使用SiH4與GeH4做為反應(yīng)氣體進(jìn)行。在另一實(shí)施例中，第一應(yīng)變層146包括通過(guò)低壓化學(xué)氣相沉積(LPCVD)工藝外延生長(zhǎng)的碳化硅(SiC)。第一應(yīng)變層146可作為松弛層(relaxation layer)并且捕捉缺陷146a， 消除在P型鰭式場(chǎng)效應(yīng)晶體管(p-type FinFET)的源極/漏極區(qū)內(nèi)的第二應(yīng)變層148 (如圖4E所示)中的結(jié)晶缺陷。在一實(shí)施例中，沉積碳化硅(SiC)的低壓化學(xué)氣相沉積工藝可在溫度約為400至800°C以及壓力約在ITorr至200Torr的條件下，使用SiH4與CH4做為反應(yīng)氣體進(jìn)行。第一應(yīng)變層146的厚度t4范圍可約在12nm至40nm之間，介電膜142的厚度t3小于第一應(yīng)變層146的厚度t4。參閱圖4D，于第一應(yīng)變層146形成之后，使用濕蝕刻工藝，例如將基底102浸泡在氫氟酸(HF)中，移除沒(méi)有鄰接第一應(yīng)變層146的介電膜142的第一與第二側(cè)壁部分142w 與14 的頂部部分，暴露出介電膜142剩余的第一與第二側(cè)壁部分142w與14 的上表面 142a與142b。因?yàn)闈裎g刻工藝對(duì)于氧化物的蝕刻較硅、SiGe及SiC快，蝕刻工藝移除介電膜142較鰭片結(jié)構(gòu)104及第一應(yīng)變層146快。在此實(shí)施例中，第一應(yīng)變層146設(shè)置在隔絕結(jié)構(gòu)106與介電膜142剩余的第一側(cè)壁部分142w之間。此外，介電膜142剩余的第二側(cè)壁部分14 介于第一應(yīng)變層146與隔絕結(jié)構(gòu)106之間。在一實(shí)施例中，第一應(yīng)變層146的上表面146b與介電膜142剩余的第一與第二側(cè)壁部分142w與14 的上表面14 與142b大抵上是對(duì)齊的。在另一實(shí)施例中， 第一應(yīng)變層146的上表面146b以及介電膜142剩余的第一與第二側(cè)壁部分142w、142s的上表面142a、14 低于隔絕結(jié)構(gòu)106的上表面106a。參閱圖4E，移除介電膜142的第一與第二側(cè)壁部分142w與14 的頂部部分之后， 在凹陷空穴130的較高部分130u內(nèi)外延生長(zhǎng)第二應(yīng)變層148，覆蓋在第一應(yīng)變層146與介電膜142剩余的第一與第二側(cè)壁部分142w與14 上。另外，第一應(yīng)變層146、介電膜142 剩余的第一側(cè)壁部分142w與第二側(cè)壁部分14 以及第二應(yīng)變層148之后共同稱(chēng)為應(yīng)變結(jié)構(gòu)408。第一應(yīng)變層146作為松弛層，并且可捕捉缺陷146a，消除在第二應(yīng)變層148中的結(jié)晶缺陷。第二應(yīng)變層148中的結(jié)晶缺陷于元件操作期間可提供載子傳輸路徑，因此會(huì)增加元件不穩(wěn)定以及/或元件失效的可能性。因此，上述半導(dǎo)體元件400的制造方法可形成降低缺陷的應(yīng)變結(jié)構(gòu)408，以提升載子的移動(dòng)率，并且提高元件效能。在一實(shí)施例中，第二應(yīng)變層148包括由低壓化學(xué)氣相沉積工藝外延生長(zhǎng)的碳化硅(SiC)，其形成η型鰭式場(chǎng)效應(yīng)晶體管(η-type FinFET)的源極/漏極區(qū)。此低壓化學(xué)氣相沉積工藝在溫度約為400至800°C，以及壓力約在ITorr至200Torr的條件下，使用SiH4與 CH4做為反應(yīng)氣體進(jìn)行。在另一實(shí)施例中，第二應(yīng)變層148包括由低壓化學(xué)氣相沉積工藝外延生長(zhǎng)的硅鍺(SiGe)，其形成ρ型鰭式場(chǎng)效應(yīng)晶體管(p-type FinFET)的源極/漏極區(qū)， 此低壓化學(xué)氣相沉積工藝在溫度約為400至800°C，以及壓力約在ITorr至200Torr的條件下，使用SiH4與GeH4做為反應(yīng)氣體進(jìn)行。在又另一實(shí)施例中，第二應(yīng)變層148包括由低壓化學(xué)氣相沉積工藝外延生長(zhǎng)的硅(Si)，其形成ρ型鰭式場(chǎng)效應(yīng)晶體管(p-type FinFET) 與η型鰭式場(chǎng)效應(yīng)晶體管(η-type FinFET)兩者的源極/漏極區(qū)，此低壓化學(xué)氣相沉積工藝在溫度約為400至800°C，以及壓力約在ITorr至200Torr的條件下，使用SiH4做為反應(yīng)氣體進(jìn)行。在圖2、圖3及圖4所示的步驟進(jìn)行之后，通常會(huì)進(jìn)行后續(xù)工藝，包括硅化 (silicidation)以及內(nèi)連線(xiàn)工藝，完成半導(dǎo)體元件300與400的制造。雖然本發(fā)明已公開(kāi)優(yōu)選實(shí)施例如上，然其并非用以限定本發(fā)明，在此技術(shù)領(lǐng)域中的普通技術(shù)人員當(dāng)可了解，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許更動(dòng)與潤(rùn)飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種場(chǎng)效應(yīng)晶體管，包括 一基底，包括一上表面；一柵極堆疊，設(shè)置于該基底之上； 一隔絕結(jié)構(gòu)，設(shè)置于該基底內(nèi)；以及一源極/漏極凹陷空穴，設(shè)置于該基底的該上表面之下，介于該柵極堆疊與該隔絕結(jié)構(gòu)之間，該凹陷空穴包括一較低部分，該較低部分還包括一第一應(yīng)變層與一第一介電膜，其中該第一應(yīng)變層設(shè)置在該隔絕結(jié)構(gòu)與該第一介電膜之間；以及一較高部分，包括一第二應(yīng)變層，設(shè)置在該第一應(yīng)變層與該第一介電膜之上。
2.如權(quán)利要求1所述的場(chǎng)效應(yīng)晶體管，其中在該基底的該上表面與該源極/漏極凹陷空穴的底部之間的高度范圍介于300nm至2000nm之間。
3.如權(quán)利要求1所述的場(chǎng)效應(yīng)晶體管，其中該第一介電膜的最大厚度范圍介于20人至 100Λ之間，且該第一介電膜的厚度小于該第一應(yīng)變層的厚度。
4.如權(quán)利要求1所述的場(chǎng)效應(yīng)晶體管，其中該第一應(yīng)變層的上表面與該第一介電膜的上表面低于該隔絕結(jié)構(gòu)的上表面。
5.如權(quán)利要求1所述的場(chǎng)效應(yīng)晶體管，其中該較低部分還包括一第二介電膜，其中該第二介電膜設(shè)置在該第一應(yīng)變層與該隔絕結(jié)構(gòu)之間。
6.如權(quán)利要求1所述的場(chǎng)效應(yīng)晶體管，其中該第一應(yīng)變層包括Sife，且該第二應(yīng)變層包括Si或SiC的其中至少一種。
7.如權(quán)利要求1所述的場(chǎng)效應(yīng)晶體管，其中該第一應(yīng)變層包括SiC，且該第二應(yīng)變層包括Si或SiGe的其中至少一種。
8.一種半導(dǎo)體元件的制造方法，包括 提供一基底；形成一凹陷空穴在該基底內(nèi)，包括一較高部分與一較低部分，其中該凹陷空穴的一個(gè)側(cè)壁為介電質(zhì)，且該凹陷空穴的其他側(cè)壁為該基底；形成一介電膜在該基底做成的側(cè)壁部分上與該凹陷空穴的底部部分上； 移除在該凹陷空穴的該底部部分上的該介電膜；外延生長(zhǎng)一第一應(yīng)變層在該凹陷空穴的該較低部分內(nèi)，鄰接一部分的該介電膜； 移除不鄰接該第一應(yīng)變層的一部分該介電膜；以及外延生長(zhǎng)一第二應(yīng)變層在該凹陷空穴的該較高部分內(nèi)。
9.如權(quán)利要求8所述的半導(dǎo)體元件的制造方法，其中形成一介電膜在該基底做成的側(cè)壁部分上與該凹陷空穴的底部部分上的該步驟使用熱氧化工藝或化學(xué)氣相沉積工藝進(jìn)行。
10.如權(quán)利要求8所述的半導(dǎo)體元件的制造方法，其中移除在該凹陷空穴的該底部部分上的該介電膜的該步驟使用干蝕刻工藝進(jìn)行，且移除不鄰接該第一應(yīng)變層的一部分該介電膜的該步驟使用濕蝕刻工藝進(jìn)行。
全文摘要
本發(fā)明提供在基底上的場(chǎng)效應(yīng)晶體管與半導(dǎo)體元件的制造方法，場(chǎng)效應(yīng)晶體管其結(jié)構(gòu)包含柵極堆疊、隔絕結(jié)構(gòu)以及在基底的上表面下方的源極/漏極凹陷空穴，凹陷空穴介于柵極堆疊與隔絕結(jié)構(gòu)之間。凹陷空穴具有較低部分與較高部分，較低部分具有第一應(yīng)變層與第一介電膜，第一應(yīng)變層介于隔絕結(jié)構(gòu)與第一介電膜之間，第一介電膜的厚度小于第一應(yīng)變層的厚度，較高部分具有第二應(yīng)變層，位于第一應(yīng)變層與第一介電膜之上。本發(fā)明可形成降低缺陷的應(yīng)變結(jié)構(gòu)，以提升載子的移動(dòng)率，并且提高元件效能。
文檔編號(hào)H01L29/06GK102237408SQ20101053417
公開(kāi)日2011年11月9日 申請(qǐng)日期2010年11月2日 優(yōu)先權(quán)日2010年5月6日
發(fā)明者張志豪, 李宗霖, 柯志欣, 袁鋒, 許俊豪 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司