專利名稱：一種集成電路及制造一集成電路的方法
技術(shù)領(lǐng)域：
本發(fā)明大致是與半導(dǎo)體組件領(lǐng)域相關(guān)，且特別是有關(guān)于含有環(huán)繞內(nèi)連結(jié)構(gòu)的空氣隙(air gaps around interconnect structure)的集成電路，以及制造此集成電路的方法。
背景技術(shù)：
半導(dǎo)體集成電路(IC)產(chǎn)業(yè)一直享有快速成長。隨著在IC材料和設(shè)計上相關(guān)技術(shù)的推進，也產(chǎn)生了多個世代的ICs，其中每一世代的IC都較前一世代IC更小、更復(fù)雜。但是， 這些技術(shù)上的演進也使IC處理和制造變得更加復(fù)雜，為了實現(xiàn)這些技術(shù)上的創(chuàng)新，也需要不斷地創(chuàng)新IC的處理和制造。在IC演進的歷史上，功能性密度(亦即，每一芯片面積上內(nèi)連組件的數(shù)目)隨著幾何尺寸(亦即，使用一制程所能創(chuàng)造出來的最小組件(或線))的縮減而增加。此縮減處理一般可透過提高制造效率和降低相關(guān)費用來增加其利益。這類縮減也會產(chǎn)生相對高電力消散值，此可透過使用低電力消散組件(例如，互補式金屬氧化物半導(dǎo)體組件)來解決。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種集成電路以及制造此集成電路的方法。本發(fā)明第一實施例提供一種集成電路。此集成電路包含一內(nèi)連結(jié)構(gòu)，至少部分位于一基板上的一介電層的至少一開口中；至少一空氣隙，位于該介電層與該內(nèi)連結(jié)構(gòu)間； 至少一第一襯墊材料，位于該至少一空氣隙下方；和至少一第二襯墊材料，環(huán)繞該內(nèi)連結(jié)構(gòu)，其中該至少一第一襯墊材料位于該介電層與該至少一第二襯墊材料之間。在一實例中，該內(nèi)連結(jié)構(gòu)包含一金屬線和一通孔區(qū)域，且該至少一第一襯墊材料是實質(zhì)環(huán)繞該通孔區(qū)域。依據(jù)一實施方式，此集成電路還包含一受損層，位于該介電層與該至少一第一襯墊材料之間，且該受損層是通過氧氣灰化該介電層側(cè)壁而形成的。依據(jù)一實例，該至少一第一襯墊材料相對于該至少一第二襯墊材料的一第一蝕刻選擇性約為10 1或更高，且該至少一第一襯墊材料相對于該介電層的一第二蝕刻選擇性約為10 1或更高。每一該至少一第一和第二襯墊材料是由至少一種選自下列的材料所形成氧化硅、氮化硅、氧氮化硅 (SiON)、氧碳化硅(SiOC)、氮化硅碳(SiCN)、氧氮硅碳(SiCON)和碳化硅(SiC)；且該至少一第一襯墊材料和該至少一第二襯墊材料并不相同。依據(jù)另一實施方式，此集成電路還包含至少一第三襯墊材料，其中該至少一空氣隙是位于該至少一第三襯墊材料與該至少一第二襯墊材料之間。依據(jù)一實例，該至少一空氣隙的寬度約為該內(nèi)連結(jié)構(gòu)的階寬度(Pitch width)的1/15至1/4之間。本發(fā)明第二實施例是提供一種集成電路。此集成電路包含一含碳低k介電層，位于一基板上且該含碳低k介電層包含至少一開口 ；一鑲嵌結(jié)構(gòu)，至少部分位于該至少一開口內(nèi)，其中該鑲嵌結(jié)構(gòu)包含一金屬線和一通孔區(qū)域；至少一空氣隙，位于該含碳低k介電層與該鑲嵌結(jié)構(gòu)之間；至少一第一襯墊材料，位于該至少一空氣隙下方；和至少一第二襯墊材料，環(huán)繞該鑲嵌結(jié)構(gòu)，其中該至少一第一襯墊材料位于該含碳低k介電層與該至少一第二襯墊材料之間。依據(jù)一實施方式，此集成電路還包含至少一受損層，位于該含碳低k介電層與該至少一第一襯墊材料之間，其中該至少一受損層是通過氧氣灰化該含碳低k介電層側(cè)壁而形成的。在一實例中，該至少一第一襯墊材料相對于該至少一第二襯墊材料的一第一蝕刻選擇性約為10 1或更高，且該至少一第一襯墊材料相對于該含碳低k介電層的一第二蝕刻選擇性約為10 1或更高。在另一實例中，該至少一第二襯墊材料是由至少一種選自下列的材料所形成氮化硅、氧氮化硅(SiON)、氧碳化硅(SiOC)和碳化硅(SiC)；且該至少一第一襯墊材料是由至少一種選自下列的材料所形成氧化硅和實質(zhì)無碳的氮化硅。依據(jù)另一實施方式，此集成電路更包含至少一第三襯墊材料，其中該至少一空氣隙是位于該至少一第三襯墊材料與該至少一第二襯墊材料之間。本發(fā)明第三實施例是提供一種制造一集成電路的方法。此方法包含在一基板上的一介電層的至少一開口中形成一內(nèi)連結(jié)構(gòu)；和在該介電層與該內(nèi)連結(jié)構(gòu)間形成至少一空氣隙，其中該至少一空氣隙是形成在至少一第一襯墊材料上方，且至少一第二襯墊材料是環(huán)繞該內(nèi)連結(jié)構(gòu)而形成，且該至少一第一襯墊材料是形成在該介電層與該至少一第二襯墊材料之間。上述形成至少一空氣隙的步驟包含環(huán)繞該內(nèi)連結(jié)構(gòu)而形成該至少一第二襯墊材料；形成至少一襯墊層在該介電層與該至少一第二襯墊材料之間；和移除一部分的該至少一襯墊層，以形成該至少一空氣隙在該至少一第一襯墊材料上方。在一實例中，該至少一襯墊層相對于該至少一第二襯墊材料的一第一蝕刻選擇性約為10 1或更高，且該至少一襯墊層相對于該介電層的一第二蝕刻選擇性約為10 1或更高。上述形成至少一空氣隙的步驟包含環(huán)繞該內(nèi)連結(jié)構(gòu)而形成該至少一第二襯墊材料；形成至少一襯墊層在該介電層與該至少一第二襯墊材料之間；和移除一部分的該至少一襯墊層，以形成該至少一空氣隙在該至少一第一襯墊材料上方。依據(jù)一實施方式，所述方法還包含形成一受損層在該介電層與第二襯墊材料之間，其中該受損層是通過氧氣灰化該介電層側(cè)壁而形成的。依據(jù)另一實施方式，所述方法還包含形成一第三襯墊材料，其中該至少一空氣隙是位于該第三襯墊材料與該第一襯墊材料之間。在一實例中，該至少一空氣隙的寬度約為該內(nèi)連結(jié)構(gòu)的階寬度(pitch width)的1/15至1/4之間。本發(fā)明透過形成該氣隙以環(huán)繞該內(nèi)連結(jié)構(gòu)，可降低內(nèi)連結(jié)構(gòu)與一周圍內(nèi)連結(jié)構(gòu)間的寄生電容。也可改善該RC時間延遲。


可透過下附詳細(xì)說明與附圖而更加了解所揭示內(nèi)容。依據(jù)一般產(chǎn)業(yè)的標(biāo)準(zhǔn)操作， 各種特征并未成比例地繪示。事實上，為了方便討論，各種特征尺寸可任意地增加或縮減。圖1是包括有至少一可環(huán)繞積體結(jié)構(gòu)的空氣隙的第一例示的集成電路截面示意圖2是包括有至少一可環(huán)繞積體結(jié)構(gòu)的空氣隙的第二例示的集成電路截面示意圖；圖3是包括有至少一可環(huán)繞積體結(jié)構(gòu)的空氣隙的第三例示的集成電路截面示意圖；圖4A-4E是用來形成例示集成電路的方法的分解示意圖；圖5是包括有一位于基板上的例示的集成電路的系統(tǒng)的示意圖。在不同的特征中所對應(yīng)的數(shù)字和符號，除非另有注記，一般而言視為對應(yīng)部份。所繪示的特征清楚地標(biāo)明了具體實施方式
的相關(guān)實施例，且其并不一定依比例繪制。主要組件符號說明
100 集成電路101基板
105 蝕刻中止層110介電質(zhì)
120,121內(nèi)連結(jié)構(gòu)
130a、130b、150a襯墊材料
140a、140b空氣隙
200 集成電路201基板
205 蝕刻中止層210介電質(zhì)
220,221內(nèi)連結(jié)構(gòu)
230a>230b>250a襯墊材料
240a,240b空氣隙
260 受損層
300 集成電路301基板
305 蝕刻中止層310介電質(zhì)
320,321內(nèi)連結(jié)構(gòu)
330a、330b、;350a、370a、370b襯墊材料
340a、340b空氣隙
400 集成電路401基板
405 蝕刻中止層410介電層
410a 頂表面
415a,415b開口
420,421內(nèi)連結(jié)構(gòu)
425,435移除處理
430,450襯墊層
430a,430b,450a,450b襯墊層材料
440a,440b空氣隙
451,452襯墊層材料
500 系統(tǒng)501基板
502 集成電路505凸塊
具體實施例方式
6
如上述，為了提供較小型的IC和改善效能(如，增加速度和降低耗電量)， 半導(dǎo)體產(chǎn)業(yè)的趨勢是朝向微型化或縮減集成電路尺寸的方向發(fā)展。已有人建議利用低k介電質(zhì)來降低金屬線間和/或金屬層間的寄生電容。寄生電容會延遲電阻-電容 (resistance-capacitance, RC)時間，因此，減緩集成電路的操作速度。下述揭示內(nèi)容提供多種不同實施方式或?qū)嵤├楹喕沂緝?nèi)容，以下僅提供特定組件與配置方式的實例，當(dāng)然，本發(fā)明并不僅限于這些實例。此外，在各實例中也可能重復(fù)使用相同的組件符號和/或字母。這些重復(fù)的目的僅在便于以簡潔、清晰的方式表達所討論各實施方式或組態(tài)，并不必然代表其間存在有相關(guān)關(guān)系。此外，當(dāng)說明中指出第一特征系形成在第二特征的上方時，代表此第一、第二特征間彼此直接接觸，也涵蓋有其它特征形成在此第一、第二特征之間，使得此第一、第二特征間彼此并不直接接觸。此外，用來表達空間相對關(guān)系的名詞，例如，“較低的(lower)”、“較高的(upper)”、“水平的 (horizontal)”、“垂直的(vertical) ”、“以上(above)”、“以下(below)”、“上(up)”、“下 (down) ”、“頂(top) ”、“底(bottom) ” 等及其衍生名詞，(例如，“水平地(horizontally) ”、 “往下地(downwardly) ”、“往上地(upwardly) ”等)，均可用來表示本發(fā)明中一特征與另一特征間的相對關(guān)系。這些用來表達空間相對關(guān)系的名詞目地是要用來涵蓋包含有這些特征的組件的不同方位。本發(fā)明實施方式的一提供一種集成電路，包含有至少一氣隙環(huán)繞一內(nèi)連結(jié)購。此集成電路包括一介電層，位于一基板上方。此介電層包括至少一開口。一內(nèi)連結(jié)構(gòu)至少部分設(shè)在該至少一開口中。至少一第一襯墊材料環(huán)繞著該內(nèi)連結(jié)構(gòu)。至少一氣隙位于該介電層與該至少一第一襯墊材料間。至少一第二襯墊材料位于該至少一氣隙下方和在該介電層與該至少一第一襯墊材料間。透過形成該氣隙以環(huán)繞該內(nèi)連結(jié)構(gòu)，可降低內(nèi)連結(jié)構(gòu)與一周圍內(nèi)連結(jié)構(gòu)間的寄生電容。也可改善該RC時間延遲。圖1是包括有至少一可環(huán)繞積體結(jié)構(gòu)的空氣隙的第一例示的集成電路截面示意圖。在圖1中，集成電路100包括有至少一介電層(例如，介電層110)位于基板101上方。 在某些實施方式中，基板101包括主動區(qū)、晶體管的源極/漏極區(qū)、內(nèi)連結(jié)構(gòu)(如，接點、通孔和金屬線)、組件、電路、其它半導(dǎo)體結(jié)構(gòu)或其的組合。在某些實施方式中，基板101包括元素型半導(dǎo)體(其包含晶型、多晶型或非晶型結(jié)構(gòu)的硅或鍺)；復(fù)合半導(dǎo)體(其包括有碳化硅、紳化鎵、膦化鎵、膦化銦、紳化銦、銻化銦)； 合金半導(dǎo)體(包括有 SiGe、GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 和 GaInAsP)；和其它適當(dāng)?shù)牟牧?；或上述的組合。在一實施方式中，此合金半導(dǎo)體基板可具有一梯度SiGe特征，其中Si和Ge的組成分從一位置上的一比例逐漸變成該梯度SiGe特征中另一位置上的另一比例。在其它實施方式中，此梯度SiGe特征是形成在硅基板上方。在另一實施方式中，此梯度SiGe特具有拉伸應(yīng)力。此外，該半導(dǎo)體基板可以是一種絕緣體上覆半導(dǎo)體，如SOI或薄膜晶體管(TFT)。在某些實例中，此半導(dǎo)體基板可包括有一摻雜的磊晶層或一埋入層。在其它實例中，此復(fù)合半導(dǎo)體基板可具有多層結(jié)構(gòu)，或是此基板可包括一多層復(fù)合半導(dǎo)體結(jié)構(gòu)。再次參照圖1，介電層110可包括有至少一種以下的材料，例如含碳的氧化硅、含碳的氮化硅、含碳的氧氮化硅、含碳的低k介電材料、超低k介電材料或其的組合。在某些實施方式中，介電層110是由介電常數(shù)小于或等于3的低k介電材料(如，美商應(yīng)用材料所販賣的Black Diamond )所形成。在其它實施方式中，介電層110可由氟化的硅酸鹽玻璃(FSG)或是未摻雜的硅酸鹽玻璃(USG)所制成。在其它實施方式中，所選擇的介電層110 材料是可耐非等向性干式等離子氣體蝕刻化學(xué)品的材料。在某些實例中，可在介電層110與基板101間形成額外的介電層。舉例來說，可在基板101上方形成一蝕刻中止層(ESL) 105。此ESL 105的材料可包括氮化硅、氧氮化硅、硅碳系材料(如，碳化硅)、摻雜碳的氧化硅或其的組合。再次參照圖1，集成電路100可包括至少一內(nèi)連結(jié)構(gòu)，例如內(nèi)連結(jié)構(gòu)120和121。每一內(nèi)連結(jié)構(gòu)120和121可設(shè)在介電層110的開口上(未標(biāo)示出)。內(nèi)連結(jié)構(gòu)120和121可包括至少一種以下材料銅、鎢、鋁、Al/Cu、其它導(dǎo)電材料或其的組合。在某些實施方式中，可在與內(nèi)連結(jié)構(gòu)120和121的側(cè)壁和/或底部相鄰處設(shè)置至少一阻障層(未示出)。此阻障層包括至少一種以下材料鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、 氮化鈦(TiN)、氮化鉭硅(TaSiN)、鎢(W)、氮化鎢(WN)或其它阻障層材料或其的組合。可利用CVD、PVD、等離子增強的CVD、原子層沉積處理或上述組合等制程來形成此阻障層?；氐綀D1，環(huán)繞著內(nèi)連結(jié)構(gòu)120和121分別設(shè)置有襯墊材料130a、130b。在某些實施方式中，襯墊材料130a、130b包括至少一種以下材料氮化硅、氧氮化硅(SiON)、氧碳化硅(SiOC)、氮化硅碳(SiCN)、氧氮硅碳(SiCON)、碳化硅(SiC)、其它材料或上述的組合。再次參照圖1，分別在介電層110與內(nèi)連結(jié)構(gòu)120和121之間設(shè)置空氣隙140a、 140b。由圖1的截面圖可看出兩個空氣隙140a，每一空氣隙140a是設(shè)在鄰近介電層110相對側(cè)壁處，但本發(fā)明范圍并不僅限于此。在某些實施方式中，由集成電路100的上視圖可看出，空氣隙140a是環(huán)繞著內(nèi)連結(jié)構(gòu)120的圖樣設(shè)置。在集成電路100的上視圖中，一個單一空氣隙140a是環(huán)繞著內(nèi)連結(jié)構(gòu)120設(shè)置。因為空氣隙140a、140b，可減少內(nèi)連結(jié)構(gòu)120和121之間的等效介電常數(shù)，同時也會減少內(nèi)連結(jié)構(gòu)120和121之間的寄生電容。因此可改善因寄生電容所致之RC時間延遲。 在某些實施方式中，每一空氣隙140a、140b具有一寬度“W”且內(nèi)連結(jié)構(gòu)120和121可具有一階寬度(pitch width) “p”，且寬度“W”與階寬度“P”的比值在約1/15至約1/4之間。再次參照圖1，可在空氣隙140a下方和介電層110與襯墊材料130a之間設(shè)置至少一襯墊材料，例如襯墊材料150a。在某些實施方式中，內(nèi)連結(jié)構(gòu)120是一種鑲嵌結(jié)構(gòu)，例如， 單一鑲嵌結(jié)構(gòu)或是雙鑲嵌結(jié)構(gòu)。內(nèi)連結(jié)構(gòu)120可包括有一金屬線120a和一通孔區(qū)域120b。 環(huán)繞通孔區(qū)域120b處設(shè)有襯墊材料150a。在某些實施方式中，每一襯墊材料130a、150a可由至少一種以下材料制成氧化硅、氮化硅、氧氮化硅(SiON)、氧碳化硅(SiOC)、氮化硅碳(SiCN)、氧氮硅碳(SiCON)、碳化硅(SiC)、其它襯墊材料或上述的組合。襯墊材料130a與襯墊材料150a不同。在其它實施方式中，襯墊材料130a可由至少一種以下材料制成氮化硅、氧氮化硅(SiON)、氧碳化硅 (SiOC)、氮化硅碳(SiCN)、氧氮硅碳(SiCON)、碳化硅(SiC)、其它襯墊材料或上述的組合。 襯墊材料150a可由至少一種以下材料制成氧化硅、實質(zhì)無碳的氧化硅、其它對襯墊材料 130a的蝕刻選擇性為約10 1或更高的材料或上述的組合。在其它實施方式中，襯墊材料 150a對介電層110的蝕刻選擇性為約10 1或更高。需知包括上述圖1所描述的空氣隙140a、140b的集成電路110僅為例示。在某些實施方式中，可在圖1結(jié)構(gòu)上方形成至少一種以下結(jié)構(gòu)ESL、介電層、通孔栓塞、金屬區(qū)域、 金屬線、被動層、其它半導(dǎo)體結(jié)構(gòu)(未示出)或上述的組合。
ESL可包括至少一種材料，如氧化硅、氮化硅、氧氮化硅(SiON)、碳化硅、氧碳化硅 (SiOC)、其它介電材料或上述的組合。介電層可包括以下材料如，氧化硅、氮化硅、氧氮化硅(SiON)、低k介電材料、超低k介電材料、或上述的組合。通孔栓塞、金屬區(qū)域和/或金屬線可包括以下材料鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、硅化鎳、硅化鈷、其它適當(dāng)?shù)膶?dǎo)電材料或其的組合。圖2是包括有至少一可環(huán)繞集成結(jié)構(gòu)的空氣隙的第二例示的集成電路截面示意圖。圖2中的組件基本上和圖1相同，只是組件符號以200開始，比圖1中相同組件的號碼多了 100。在圖2中，在襯墊材料250與介電層210間設(shè)有至少一受損層，例如受損層沈0。 在某些實施方式中，此受損層260可包括至少一種以下材料氧化硅、實質(zhì)無碳的氧化硅、 其它含有SiOH的介電材料或其的組合。在其它實施方式中，可透過將介電層210的側(cè)壁以灰化氣體(如，氧灰化氣體)處理來形成此受損層沈0。由于灰化處理，可形成該介電層210 的暫時、可犧牲的氧化側(cè)壁部分。圖3是包括有至少一可環(huán)繞集成結(jié)構(gòu)的空氣隙的第三例示的集成電路截面示意圖。圖3中的組件基本上和圖1相同，只是組件符號以300開始，比圖1中相同組件的號碼多了 200。在圖3中，集成電路300包括至少一襯墊材料，例如襯墊材料370a和370b?？稍谝r墊材料330a與370a之間形成一空氣隙340a，和在襯墊材料330b與370b之間形成一空氣隙340b。在某些實施方式中，襯墊材料370a和370b可包括至少一種選自下列的材料 氮化硅、氧氮化硅(SiON)、氧碳化硅(SiOC)、碳氮化硅(SiCN)、氧氮化硅碳(SiCON)、碳化硅 (SiC)或?qū)σr墊材料350a的蝕刻選擇性約為10 1或更高的其它襯墊材料。圖4A-4E為用以制造上述圖1的集成電路100的例示方法的分解示意圖。圖4A-4E 中的組件基本上和圖1相同，只是組件符號以400開始，比圖1中相同組件的號碼多了 300。 在圖4A中，在基板401上形成一蝕刻中止層(ESL)405?？衫玫入x子強化的化學(xué)氣相沉積制程(PECVD)、CVD (如，高密度等離子CVD (HDPCVD))、原子層CVD (ALCVD)等技術(shù)來形成此 ESL 405。參照圖4A，在ESL 405上形成一介電層410?？衫肅VD、PECVD、HDPCVD、HARP、旋涂、其它沉積技術(shù)或上述的組合等技術(shù)來形成此介電層410。可透過界定該介電材料(其是沉積來形成該介電層410)上方的一光阻圖樣來形成至少一開口，例如開口 415a、4Mb。在一干蝕刻制程中使用該光阻圖樣做為屏蔽來移除多個部分的介電材料以定義出開口 415a、 415b。ESL 405能保護基板401不受干蝕刻處理的傷害。待形成開口 415a、415b之后，即可移除該光阻圖樣。參照圖4B，可依序在介電層410上形成襯墊層450和430。在某些實施方式中，襯墊層450和430可實質(zhì)同形沉積在介電層410上?？衫迷訉?ALD)、CVD、PVD、遠程等離子CVD(RPCVD)、PECVD、其它適當(dāng)?shù)某练e處理或上述的組合型成每一襯墊層450和430。參照圖4C，利用一移除處理425來移除多個部分的襯墊層450和430(如圖4B所示)，以界定與介電層410相鄰的該襯墊材料430a-430b和襯墊層451-452。在某些實施方式中，此移除處理425可移除襯墊層450和430的多個頂部分(其是位于介電層410頂表面410a上方)和襯墊層450和430的多個底部分。在某些實施方式中，此移除處理425也可移除ESL 405以暴露出一部份的基板401表面。此移除處理425可包括干蝕刻處理、干等離子蝕刻處理、灰化等離子處理、濕蝕刻處理或以上任一組合。
參照圖4D，可分別在開口 41 和41 處形成內(nèi)連結(jié)構(gòu)420、421。在某些實施方式中，可在開口 41 和41 以及介電層410上方處，分別沉積出一用來形成該內(nèi)連結(jié)構(gòu) 420,421的金屬層。此金屬層可包括至少一種選自下列的金屬銅、鎢、鋁、Al/Cu、其它導(dǎo)電材料或其的組合，且可使用CVD、PVD、ALD、電鍍和/或其它制程來形成。可以化學(xué)機械研磨 (CMP)處理來移除沉積在介電層410上方的金屬層以界定出該內(nèi)連結(jié)構(gòu)420、421。在圖4D 中露出了襯墊層材料430a-430b和襯墊層451-452的頂表面。參照圖4E，使用一移除處理435來實質(zhì)移除全部的襯墊層452并移除部分的襯墊層451(如圖4D所示)，以分別界定出空氣隙440b和440a。襯墊層451的其它部分(亦即，襯墊材料450a)可界定在空氣隙440a下方。在某些實施方式中，可使用液態(tài)或氣態(tài)下的化學(xué)物和/或組合物，經(jīng)由襯墊層452和多個部份的襯墊層451的外露的頂表面而將其溶解并移除。所選擇的化學(xué)物和/或組合物并不會實質(zhì)蝕刻或傷害介電材料410和襯墊材料430a、430b至其可能會不利地影響集成電路400的可信賴度的地步。在其它實施方式中， 此移除處理435對襯墊層451-452與介電材料間的蝕刻選擇性約為10 1或更高。在更進一步的實施方式中，此移除處理435對襯墊層451-452與襯墊材料430a_430b間的蝕刻選擇性約為10 1或更高。在某些實施方式中，可使用濕蝕刻來形成空氣隙440a、440b，其是將集成電路400 浸泡在稀釋的氫氟酸系溶液中以與襯墊層452和部分的襯墊層451反應(yīng)并將之溶解。此HF 系溶液可相當(dāng)稀釋，在某些實施方式中，僅包含約5%或以下的HF。在其它實施方式中，此 HF系溶液包括約1 %的HF。此種濃度的HF溶液不會對介電材料410和襯墊材料430a_430b 造成嚴(yán)重不利的影響。浸泡時間約在數(shù)秒至60分鐘，端視所用HF溶液的濃度而定，其會影響溶液蝕刻材料的速率。在某些實施方式中，所挑選的化學(xué)物和/或組合物并不會實質(zhì)傷害內(nèi)連結(jié)構(gòu)420和421。也可使用其它的化學(xué)物和/或組合物來溶解并移除襯墊層452和襯墊層451的多個部分，以分別形成空氣隙430a和430b。如所述，襯墊層450的厚度可與介電層410實質(zhì)同形。由于空氣隙430a和430b 是利用移除襯墊層452以及都各部份的襯墊層451而形成，因此可實質(zhì)控制空氣隙430a和 430b的寬度?？諝庀?30a和430b的寬度可彼此實質(zhì)相等。利用形成具有實質(zhì)相同寬度的空氣隙430a和430b，可實質(zhì)控制內(nèi)連結(jié)構(gòu)間的寄生電容。也可使集成電路400達成欲求、 均一的電效能。上述參照圖4A-4E所描述的方法僅為例示。在某些實施方式中，可在圖1結(jié)構(gòu)上方形成至少一層選自以下的層ESL、介電材料、通孔栓塞、金屬區(qū)域和/或金屬線?？衫?PECVD、CVD處理(如，HDPCVD)、原子層CVD (ALD)等類似方式來形成ESL。至于通孔栓塞、金屬區(qū)域和/或金屬線則可利用至少一種沉積制程來形成，包括光微影蝕刻、蝕刻、CMP處理、 清潔處理或以上任一組合來形成。在某些實施方式中，可將以上參照圖4A-4E所描述的方法加以改良，來形成圖2所述的集成電路200。在此實施方式中，使介電層410(如圖4A所示)側(cè)壁受到干灰化處理 (未示出)?？捎诮殡妼?10外露的側(cè)壁上形成預(yù)定用來形成受損層(如圖2所述)的部分?？梢曰一瘹怏w處理介電層410，并利用讓介電材料410與氧氣灰化氣體等離子反應(yīng)而受損或氧化，進而在介電層410側(cè)壁上產(chǎn)生一暫時性、可拋棄的受損層。接著，依序在受損層上形成襯墊層450和430 (如圖4B所示)。每一受損層都是形成在介電層410與襯墊層450之間。在某些實施方式中，受損層包含SiOH，其是來自介電層410與氧氣等離子灰化氣體間的化學(xué)反應(yīng)?？衫檬菇殡妼?10側(cè)壁暴露在氧氣等離子灰化氣體下(用以使氧氣等離子灰化氣體可擴散進入介電層410中)的時間來控制受損層的深度。在移除襯墊層452及襯墊層451的多個部分的同時，移除處理435也可移除該受損層的多個部分以界定出如圖2所示的受損層沈0。如所述，可在襯墊材料450a與介電層 410間形成受損層。在其它實施方式中，將以上參照圖4A-4E所描述的方法加以改良，來形成圖3所述的集成電路300。在此實施方式中，在此實施方式中，可于襯墊層430上同形形成另一襯墊層(其是沉積用來形成圖3的襯墊材料370a和370b)(如圖4B所示)。如所述，襯墊材料 450a、450b與襯墊層間的蝕刻選擇性為10 1或更高。此移除處理435可移除襯墊材料 450a和450b的多個部分，以在此兩襯墊材料間形成空氣隙。所形成的空氣隙具有實質(zhì)相同的寬度。圖5繪示出包括有一例示集成電路(位于一基板上)的系統(tǒng)的示意圖。在圖5中， 系統(tǒng)500包括一集成電路502，位于基板501上。此基板501包括一印刷電路板(PCB)、印刷線路板和/或其它載體(適于攜帶一集成電路)。此集成電路502與上述圖1-3所述的集成電路100、200或300類似。此集成電路502可與基板501耦接。在所述實施方式中， 此集成電路502經(jīng)由凸塊而與基板501電性耦接。系統(tǒng)500可為諸如計算機、無線通訊裝置、計算機相關(guān)外圍、娛樂系統(tǒng)等類似的電子系統(tǒng)的一部分。在所述實施方式中，包括有集成電路502的系統(tǒng)500可在一 IC上提供一完整系統(tǒng)，又稱為芯片上的系統(tǒng)(a system on a chip, SOC)或是集成電路上的系統(tǒng)(SOIC)組件。這些SOC組件可提供，例如，用來實現(xiàn)一單一系統(tǒng)內(nèi)，如手機、個人數(shù)據(jù)助理(PDA)、數(shù)字 VCR、數(shù)字錄像機、數(shù)字相機、MP3播放器等，所需的全部電路。以上已詳述數(shù)種實施方式的特征，但是所揭示的結(jié)構(gòu)與方法尚有多種實施方式、 修正或變化。本技藝中具有通常知識之人可了解，能以本發(fā)明作為基礎(chǔ)來設(shè)計或改善其它方法和結(jié)構(gòu)以實現(xiàn)與所述實施方式相同的目地和/或達成相同的優(yōu)點，且本技藝中具有通常知識之人可了解，在不偏離如所附權(quán)利要求書中定義的本發(fā)明精神和范圍的情況下，可進行各種改變、替換和更動。
權(quán)利要求
1.一種集成電路，其特征在于，包含一內(nèi)連結(jié)構(gòu)，至少部分位于一基板上的一介電層的至少一開口中；至少一空氣隙，位于該介電層與該內(nèi)連結(jié)構(gòu)間；至少一第一襯墊材料，位于該至少一空氣隙下方；和至少一第二襯墊材料，環(huán)繞該內(nèi)連結(jié)構(gòu)，其中該至少一第一襯墊材料位于該介電層與該至少一第二襯墊材料之間。
2.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該內(nèi)連結(jié)構(gòu)包含一金屬線和一通孔區(qū)域，且該至少一第一襯墊材料是環(huán)繞該通孔區(qū)域。
3.根據(jù)權(quán)利要求2所述的集成電路，其特征在于，還包含一受損層，位于該介電層與該至少一第一襯墊材料之間，其中該受損層是通過氧氣灰化該介電層側(cè)壁而形成的。
4.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該至少一第一襯墊材料相對于該至少一第二襯墊材料的一第一蝕刻選擇性為10 1或更高，且該至少一第一襯墊材料相對于該介電層的一第二蝕刻選擇性為10 1或更高。
5.根據(jù)權(quán)利要求4所述的集成電路，其特征在于，每一該至少一第一和第二襯墊材料是由至少一種選自下列的材料所形成氧化硅、氮化硅、氧氮化硅、氧碳化硅、氮化硅碳、氧氮硅碳和碳化硅；且該至少一第一襯墊材料和該至少一第二襯墊材料并不相同。
6.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，還包含至少一第三襯墊材料，其中該至少一空氣隙是位于該至少一第三襯墊材料與該至少一第二襯墊材料之間。
7.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該至少一空氣隙的寬度約為該內(nèi)連結(jié)構(gòu)的階寬度的1/15至1/4之間。
8.—種制造一集成電路的方法，其特征在于，包含在一基板上的一介電層的至少一開口中形成一內(nèi)連結(jié)構(gòu)；和在該介電層與該內(nèi)連結(jié)構(gòu)間形成至少一空氣隙，其中該至少一空氣隙是形成在至少一第一襯墊材料上方，且至少一第二襯墊材料是環(huán)繞該內(nèi)連結(jié)構(gòu)而形成，且該至少一第一襯墊材料是形成在該介電層與該至少一第二襯墊材料之間。
9.根據(jù)權(quán)利要求8所述的制造一集成電路的方法，其特征在于，該形成至少一空氣隙的步驟包含環(huán)繞該內(nèi)連結(jié)構(gòu)而形成該至少一第二襯墊材料；形成至少一襯墊層在該介電層與該至少一第二襯墊材料之間；和移除一部分的該至少一襯墊層，以形成該至少一空氣隙在該至少一第一襯墊材料上方。
10.根據(jù)權(quán)利要求8所述的制造一集成電路的方法，其特征在于，該形成內(nèi)連結(jié)構(gòu)的步驟包含形成一金屬線和一通孔區(qū)域在至少一開口中，其中該第二襯墊材料是實質(zhì)環(huán)繞該通孔區(qū)域。
11.根據(jù)權(quán)利要求8所述的制造一集成電路的方法，其特征在于，還包含形成一受損層在該介電層與第二襯墊材料之間，其中該受損層是通過氧氣灰化該介電層側(cè)壁而形成的。
12.根據(jù)權(quán)利要求8所述的制造一集成電路的方法，其特征在于，還包含 形成一第三襯墊材料，其中該至少一空氣隙是位于該第三襯墊材料與該第一襯墊材料之間。
全文摘要
本發(fā)明在此提供一種集成電路及制造一集成電路的方法。此集成電路包含一內(nèi)連結(jié)構(gòu)，至少部分位于一基板上的一介電層的至少一開口中。至少一空氣隙位于該介電層與該內(nèi)連結(jié)構(gòu)間。至少一第一襯墊材料位于該至少一空氣隙下方。至少一第二襯墊材料環(huán)繞該內(nèi)連結(jié)構(gòu)而設(shè)。該至少一第一襯墊材料位于該介電層與該至少一第二襯墊材料之間。
文檔編號H01L23/522GK102194792SQ20101029426
公開日2011年9月21日 申請日期2010年9月25日 優(yōu)先權(quán)日2010年3月5日
發(fā)明者陳啟平, 陳志壕 申請人:臺灣積體電路制造股份有限公司