專利名稱：快閃存儲器的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種快閃存儲器的制造方法。
背景技術(shù)：
在目前的半導(dǎo)體產(chǎn)業(yè)中，集成電路主要可分為三大類型模擬集成電路、數(shù)字集成電路和數(shù)/模混合集成電路。作為數(shù)字集成電路的一個重要類型，存儲器件，尤其是快閃存儲器(flash memory，簡稱閃存)的發(fā)展尤為迅速，主要因為閃存具有在不加電的情況下能長期保存信息、且具有集成度高、存取速度快、易于擦除和重寫等優(yōu)點。專利號為ZL99106789. 4的中國專利，即公開了一種快閃存儲器及其制造方法。如圖1所示，現(xiàn)有的快閃存儲器根據(jù)器件區(qū)域劃分，通常包括存儲器單元陣列區(qū)I以及外圍電路區(qū)II兩部分，為了提高芯片的集成度并便于布線，存儲器單元陣列區(qū)I中存儲單元呈陣列排布，其器件間距通常小于外圍電路區(qū)II。例如，圖1中各存儲單元柵極結(jié)構(gòu)1之間的間距d小于外圍電路CMOS器件柵極2之間的間距D。在現(xiàn)有的快閃存儲器制造工藝中，上述存儲單元的柵極側(cè)壁與CMOS器件的柵極側(cè)壁是同時形成的，然后分別在存儲器單元陣列區(qū)I以及外圍電路區(qū)II中進行有源區(qū)的制作，因此無論是存儲器單元陣列區(qū)I還是外圍電路區(qū)II均具有一致的側(cè)壁厚度。現(xiàn)有的快閃存儲器制造工藝具有如下缺點外圍電路區(qū)II在形成柵極2的側(cè)壁后，需要采用離子摻雜工藝進行源/漏極等有源區(qū)的制作，上述離子摻雜工藝需要采用較高的操作電壓，為了提高器件的耐壓性，所述柵極2的側(cè)壁的厚度要求也較大。而在存儲器單元陣列區(qū)I中，由于器件密集度更高，控制柵結(jié)構(gòu)1的間距較小，如果形成過厚的側(cè)壁將導(dǎo)致相鄰的柵極結(jié)構(gòu)1之間的側(cè)壁連接，甚至形成空洞，對后續(xù)工藝造成不良的影響，因此所述控制柵結(jié)構(gòu)1的側(cè)壁厚度要求較薄。以上對側(cè)壁厚度的不同需求，導(dǎo)致現(xiàn)有快閃存儲器制造方法中，側(cè)壁形成工藝的工藝窗口較小，進而影響了產(chǎn)品的良率。

發(fā)明內(nèi)容
本發(fā)明解決的問題是現(xiàn)有的快閃存儲器制造方法，側(cè)壁形成工藝窗口過小，難以同時滿足存儲器陣列區(qū)與外圍電路區(qū)對側(cè)壁的不同厚度需求，而影響產(chǎn)品良率的問題。本發(fā)明提供的一種快閃存儲器的制造方法，包括提供半導(dǎo)體結(jié)構(gòu)，所述半導(dǎo)體結(jié)構(gòu)包括存儲單元陣列區(qū)以及外圍電路區(qū)，所述存儲單元陣列區(qū)以及外圍電路區(qū)分別具有柵極結(jié)構(gòu)；在存儲單元陣列區(qū)以及外圍電路區(qū)的柵極結(jié)構(gòu)表面形成絕緣側(cè)壁；僅在所述外圍電路區(qū)的絕緣側(cè)壁表面形成犧牲側(cè)壁，然后進行離子摻雜工藝，以形成外圍電路區(qū)的有源區(qū)?？蛇x的，所述外圍電路區(qū)包括第一器件區(qū)以及第二器件區(qū)，在外圍電路區(qū)的絕緣側(cè)壁表面先形成犧牲側(cè)壁然后制作有源區(qū)的步驟包括在已形成絕緣側(cè)壁的存儲單元陣列區(qū)以及外圍電路區(qū)表面形成第一犧牲介質(zhì)層；刻蝕位于第一器件區(qū)的第一犧牲介質(zhì)層，在第一器件區(qū)的絕緣側(cè)壁表面形成第一犧牲側(cè)壁，并利用圖形化的光刻膠在第一器件區(qū)內(nèi)進行第一離子摻雜工藝；去除所述光刻膠、第一犧牲介質(zhì)層以及第一犧牲側(cè)壁；在所述存儲單元陣列區(qū)以及外圍電路區(qū)表面形成第二犧牲介質(zhì)層；刻蝕位于第二器件區(qū)的第二犧牲介質(zhì)層，在第二器件區(qū)的絕緣側(cè)壁表面形成第二犧牲側(cè)壁，并利用圖形化的光刻膠在第二器件區(qū)內(nèi)進行第二離子摻雜工藝，所述第二離子摻雜工藝與第一離子摻雜工藝的摻雜類型相反；去除所述光刻膠、第二犧牲介質(zhì)層以及第二犧牲側(cè)壁?？蛇x的，所述絕緣側(cè)壁的材質(zhì)為氮化硅、氧化硅或其組合。具體的，所述絕緣側(cè)壁為氧化硅-氮化硅-氧化硅復(fù)合結(jié)構(gòu)?？蛇x的，所述第一器件區(qū)為NMOS晶體管區(qū)，所述第二器件區(qū)為PMOS晶體管區(qū)。形成外圍電路區(qū)的有源區(qū)包括分別在NMOS晶體管區(qū)以及PMOS晶體管區(qū)內(nèi)進行N型離子摻雜以及P型離子摻雜?？蛇x的，所述第一犧牲介質(zhì)層以及第二犧牲介質(zhì)層的材質(zhì)均為無定形碳。所述去除光刻掩模、第一犧牲介質(zhì)層、第二犧牲介質(zhì)層以及第一犧牲側(cè)壁、第二犧牲側(cè)壁包括在氧氣等離子體環(huán)境下，進行灰化工藝。所述灰化工藝的溫度范圍為100°C 350°C?？蛇x的，還包括在存儲單元陣列區(qū)進行離子摻雜形成有源區(qū)的步驟。本發(fā)明通過在外圍電路區(qū)的絕緣側(cè)壁表面形成犧牲側(cè)壁，以解決外圍電路區(qū)進行離子摻雜工藝時對器件耐壓性的需求，從而擴大了形成絕緣側(cè)壁的工藝窗口，提高產(chǎn)品的良率。


通過附圖中所示的本發(fā)明的優(yōu)選實施例的更具體說明，本發(fā)明的上述及其他目的、特征和優(yōu)勢將更加清晰。附圖中與現(xiàn)有技術(shù)相同的部件使用了相同的附圖標記。附圖并未按比例繪制，重點在于示出本發(fā)明的主旨。在附圖中為清楚起見，放大了層和區(qū)域的尺寸。圖1是現(xiàn)有的快閃存儲器剖面結(jié)構(gòu)示意圖；圖2是本發(fā)明快閃存儲器制造方法的流程示意圖；圖3是圖2中步驟S3的流程示意圖；圖4至圖16是本發(fā)明實施例快閃存儲器制造方法的剖面示意圖。
具體實施例方式現(xiàn)有的快閃存儲器制造方法中，由于存儲單元陣列區(qū)與外圍電路區(qū)的側(cè)壁是同時形成的，因而難以滿足上述區(qū)域?qū)?cè)壁厚度的不同需求，導(dǎo)致了側(cè)壁形成工藝窗口過小。本發(fā)明通過在外圍電路區(qū)的絕緣側(cè)壁表面形成犧牲側(cè)壁，再進行外圍電路區(qū)的離子摻雜工藝，從而提高外圍電路區(qū)中器件耐壓性，降低了對絕緣側(cè)壁的厚度要求，擴大了絕緣側(cè)壁的形成工藝窗口。圖2是本發(fā)明所述快閃存儲器制造方法的流程示意圖，基本步驟包括Si、提供半導(dǎo)體結(jié)構(gòu)，所述半導(dǎo)體結(jié)構(gòu)包括存儲單元陣列區(qū)以及外圍電路區(qū)；其中，所述存儲單元陣列區(qū)以及外圍電路區(qū)形成有集成度不同的半導(dǎo)體器件。通常，存儲單元陣列區(qū)的柵極間距要小于外圍電路區(qū)中的柵極間距。S2、在存儲單元陣列區(qū)以及外圍電路區(qū)的柵極結(jié)構(gòu)上形成絕緣側(cè)壁；
其中，存儲單元陣列區(qū)以及外圍電路區(qū)的絕緣側(cè)壁是同時形成的，包擴在上述半導(dǎo)體結(jié)構(gòu)表面沉積一層絕緣介質(zhì)層，然后刻蝕所述絕緣介質(zhì)層，在柵極結(jié)構(gòu)的側(cè)面形成絕緣側(cè)壁，所述存儲單元陣列區(qū)以及外圍電路區(qū)的絕緣側(cè)壁厚度一致。S3、在所述外圍電路區(qū)的絕緣側(cè)壁表面形成犧牲側(cè)壁，然后進行離子摻雜工藝，以形成外圍電路區(qū)的有源區(qū)，然后去除所述犧牲側(cè)壁。其中，為了在外圍電路區(qū)中不同器件區(qū)域內(nèi)形成相應(yīng)摻雜類型的有源區(qū)，所述離子摻雜工藝至少需要進行兩次，假設(shè)外圍電路區(qū)包括第一器件區(qū)以及第二器件區(qū)。在進行完外圍電路區(qū)的有源區(qū)制作后，犧牲側(cè)壁將被去除。如圖3所示，具體步驟包括S301、在已形成絕緣側(cè)壁的存儲單元陣列區(qū)以及外圍電路區(qū)表面形成第一犧牲介質(zhì)層；上述犧牲介質(zhì)層覆于存儲單元陣列區(qū)以及外圍電路區(qū)的絕緣側(cè)壁以及其他部分表S302、刻蝕位于第一器件區(qū)的第一犧牲介質(zhì)層，在第一器件區(qū)的絕緣側(cè)壁表面形成第一犧牲側(cè)壁，并使用光刻掩模在第一器件區(qū)內(nèi)進行第一離子摻雜工藝；然后去除所述光刻掩模、第一犧牲介質(zhì)層以及第一犧牲側(cè)壁。S303、在所述存儲單元陣列區(qū)以及外圍電路區(qū)表面形成第二犧牲介質(zhì)層；為簡化工藝，所述第二犧牲介質(zhì)層與第一犧牲介質(zhì)層材質(zhì)、厚度、形成工藝可以相同。S304、刻蝕位于第二器件區(qū)的第二犧牲介質(zhì)層，在第二器件區(qū)內(nèi)的絕緣側(cè)壁表面形成第二犧牲側(cè)壁，并使用光刻掩模在第二器件區(qū)內(nèi)進行第二離子摻雜工藝，所述第二離子摻雜工藝與第一離子摻雜工藝的摻雜類型相反；去除所述光刻掩模、第二犧牲介質(zhì)層以及第二犧牲側(cè)壁。下面結(jié)合具體的實施例，對本發(fā)明做進一步介紹。圖4至圖16是本發(fā)明實施例快閃存儲器制造方法的剖面示意圖。如圖4所示，提供半導(dǎo)體結(jié)構(gòu)，所述半導(dǎo)體結(jié)構(gòu)分為存儲單元陣列區(qū)I以及外圍電路區(qū)II，各區(qū)均包括半導(dǎo)體襯底100以及形成于半導(dǎo)體襯底100上的半導(dǎo)體器件(例如晶體管、存儲單元等)。其中，存儲單元陣列區(qū)I的半導(dǎo)體器件集成度大于外圍電路區(qū)II，具體的，所述存儲單元陣列區(qū)I中柵極201的間距大于外圍電路區(qū)II中柵極202的間距。本實施例以常規(guī)的CMOS器件為例，所述外圍電路區(qū)II包括NMOS晶體管區(qū)域II-I以及PMOS 晶體管區(qū)域11-2。需要另行指出的是，本實施例以柵極間距的大小以示意器件的集成度，并不代表所述半導(dǎo)體器件僅包括柵極。此外，在存儲單元陣列區(qū)I中，通常柵極201還包括控制柵、 浮柵以及擦除柵等結(jié)構(gòu)，與外圍電路區(qū)II中的柵極202的結(jié)構(gòu)、尺寸等并不相同。但在圖4 中為簡化模型，僅簡單示意存儲單元陣列區(qū)I以及外圍電路區(qū)II的柵極，特此說明。后續(xù)所述各區(qū)域的絕緣側(cè)壁形成于上述柵極的垂直側(cè)表面。如圖5所示，在圖4所示的半導(dǎo)體結(jié)構(gòu)表面(即半導(dǎo)體襯底100與柵極201、柵極 202的表面)形成絕緣介質(zhì)層300。所述絕緣介質(zhì)層300用于刻蝕形成絕緣側(cè)壁，其材質(zhì)可以為氧化硅、氮化硅或其組合。本實施例中，所述絕緣介質(zhì)層為氧化硅-氮化硅-氧化硅(0-N-0)復(fù)合層。具體的形成工藝包括在上述半導(dǎo)體結(jié)構(gòu)表面，首先采用化學氣相沉積工藝或高溫熱氧化法(HTO) 形成第一氧化硅薄膜301 ；然后采用化學氣相沉積工藝在第一氧化硅薄膜301的表面形成氮化硅薄膜302 ；最后在所述氮化硅薄膜302的表面采用化學氣相沉積工藝形成正硅酸乙酯(TE0Q層，對所述TEOS層進行加熱處理，使其分解形成第二氧化硅薄膜303。需要指出的是，上述絕緣介質(zhì)層300 (氧化硅-氮化硅-氧化硅復(fù)合層)用于刻蝕形成絕緣側(cè)壁，且所述絕緣側(cè)壁的厚度與絕緣介質(zhì)層300的厚度基本相同。因此所述絕緣介質(zhì)層300的厚度應(yīng)當保證形成的絕緣側(cè)壁滿足存儲單元陣列區(qū)I的需求，以避免在存儲單元陣列區(qū)I中相鄰柵極之間形成缺陷。如圖6所示，采用等離子刻蝕工藝，刻蝕所述絕緣介質(zhì)層300，在存儲單元陣列區(qū)I 的柵極201以及外圍電路區(qū)II的柵極202的垂直側(cè)表面處形成絕緣側(cè)壁400。作為可選的方案，上述氧化硅-氮化硅-氧化硅復(fù)合層中，第一氧化硅薄膜301可以作為刻蝕阻擋層，同時保護底部的半導(dǎo)體器件。進一步的進行分步的等離子刻蝕，首先刻蝕第二氧化硅薄膜303，直至露出氮化硅薄膜302 ；然后刻蝕氮化硅薄膜302，直至露出第一氧化硅薄膜301。經(jīng)過上述分步刻蝕后，在柵極201以及柵極202的垂直側(cè)表面形成氧化硅-氮化硅-氧化硅復(fù)合結(jié)構(gòu)的絕緣側(cè)壁400，而柵極頂部、半導(dǎo)體襯底100表面均保留有第一氧化硅薄膜301，所述第一氧化硅薄膜301可以在后續(xù)的刻蝕工藝中保護柵極。通常在完成絕緣側(cè)壁400的制作后，便可以進行存儲單元陣列區(qū)I中有源區(qū)的制作。相對于外圍電路區(qū)II，存儲單元陣列區(qū)I的半導(dǎo)體器件更密集，而有源區(qū)深度較淺，在離子摻雜時對半導(dǎo)體器件的耐壓性要求也較低，所述絕緣側(cè)壁400已能夠滿足存儲單元陣列區(qū)I進行有源區(qū)形成工藝的需求。此外，所述存儲單元陣列區(qū)I的有源區(qū)形成工藝，還可以在完成外圍電路區(qū)II的有源區(qū)形成工藝后進行。如圖7所示，在圖6所述步驟形成的半導(dǎo)體結(jié)構(gòu)表面形成第一犧牲介質(zhì)層501，使得所述第一犧牲介質(zhì)層501覆蓋于絕緣側(cè)壁400表面。所述第一犧牲介質(zhì)層用于在外圍電路區(qū)II的絕緣側(cè)壁400表面形成犧牲側(cè)壁，具有絕緣性質(zhì)，同時應(yīng)當與絕緣側(cè)壁400有區(qū)別以便后續(xù)工藝選擇性去除。本實施例中，所述第一犧牲介質(zhì)層501的材質(zhì)為無定形碳。如圖8所示，在存儲單元陣列區(qū)I、外圍電路區(qū)II的表面旋涂光刻膠，并進行圖案化，暴露出外圍電路區(qū)II中的NMOS晶體管區(qū)域11-1。圖中所述光刻膠僅以遮擋相關(guān)區(qū)域以不意。如圖9所示，在所述NMOS晶體管區(qū)域11_1內(nèi)，以第一氧化硅薄膜301作為刻蝕阻擋層，對第一犧牲介質(zhì)層501進行刻蝕，在該區(qū)域的絕緣側(cè)壁400表面形成第一犧牲側(cè)壁 502。如圖10所示，在所述NMOS晶體管區(qū)域11_1，柵極202兩側(cè)的半導(dǎo)體襯底100內(nèi)進行N型離子摻雜，形成有源區(qū)(NM0S晶體管的源/漏極)。如圖11所示，去除存儲單元陣列區(qū)I、外圍電路區(qū)II上的光刻膠、第一犧牲層501 以及第一犧牲側(cè)壁502。本實施例中，所述第一犧牲層501/第一犧牲側(cè)壁502的材質(zhì)為無定形碳，因此可以在氧氣等離子體環(huán)境下，采用灰化工藝將上述光刻膠、第一犧牲層501以及第一犧牲側(cè)壁502 —并去除，溫度范圍為100°C 350°C。由于無定形碳在灰化后形成一氧化碳或二氧化碳氣體，因此能夠充分的去除而不會殘留。如圖12所示，在存儲單元陣列區(qū)I、外圍電路區(qū)II的表面形成第二犧牲介質(zhì)層 601，使得所述第二犧牲介質(zhì)層601覆蓋于絕緣側(cè)壁400表面。為簡化工藝，所述第二犧牲介質(zhì)層601的材質(zhì)與第一犧牲介質(zhì)層501相同。
如圖13所示，在存儲單元陣列區(qū)I、外圍電路區(qū)II的表面旋涂光刻膠，并進行圖案化，暴露出外圍電路區(qū)II中的PMOS晶體管區(qū)域11-2。如圖14所示，在所述PMOS晶體管區(qū)域11_2內(nèi)，以第一氧化硅薄膜301作為刻蝕阻擋層，對第二犧牲介質(zhì)層601進行刻蝕，在該區(qū)域的絕緣側(cè)壁400表面形成第二犧牲側(cè)壁 602。需要指出的是，所述第二犧牲側(cè)壁602的厚度與第一犧牲側(cè)壁601可以不相同，以滿足進行不同類型離子摻雜時對器件耐壓性的要求。如圖15所示，在所述PMOS晶體管區(qū)域11_2，柵極202兩側(cè)的半導(dǎo)體襯底100內(nèi)進行P型離子摻雜，形成有源區(qū)(PM0S晶體管的源/漏極)。如圖16所示，去除存儲單元陣列區(qū)I、外圍電路區(qū)II上的光刻膠、第二犧牲層601 以及第二犧牲側(cè)壁602。此步驟與圖11所述步驟相同，可以采用灰化工藝。此外，對外圍電路區(qū)II中NMOS晶體管區(qū)域II-I以及PMOS晶體管區(qū)域11_2進行相應(yīng)類型的離子摻雜，并不局限于上述實施例的順序，還可以先進行PMOS晶體管區(qū)域II-2 的離子摻雜，再進行MOS晶體管區(qū)域II-I的離子摻雜，僅需要變更工藝流程的先后順序，此處不再贅述。經(jīng)過上述工藝后，形成快閃存儲器的有源區(qū)。本發(fā)明為滿足外圍電路區(qū)II對器件耐壓性的要求，僅在外圍電路區(qū)II的絕緣側(cè)壁外形成犧牲側(cè)壁，使得外圍電路區(qū)II進行離子摻雜時，柵極202的實際側(cè)壁厚度為絕緣側(cè)壁與犧牲側(cè)壁的厚度之和。并在完成離子摻雜后，去除所述犧牲側(cè)壁。在不影響器件結(jié)構(gòu)的同時，擴大了絕緣側(cè)壁的形成工藝窗口，提高了產(chǎn)品的良率。雖然本發(fā)明已以較佳實施例披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應(yīng)當以權(quán)利要求所限定的范圍為準。
權(quán)利要求
1.一種快閃存儲器的制造方法，其特征在于，包括提供半導(dǎo)體結(jié)構(gòu)，所述半導(dǎo)體結(jié)構(gòu)包括存儲單元陣列區(qū)以及外圍電路區(qū)， 所述存儲單元陣列區(qū)以及外圍電路區(qū)分別具有柵極結(jié)構(gòu)； 在存儲單元陣列區(qū)以及外圍電路區(qū)的柵極結(jié)構(gòu)表面形成絕緣側(cè)壁； 僅在所述外圍電路區(qū)的絕緣側(cè)壁表面形成犧牲側(cè)壁，然后進行離子摻雜工藝，以形成外圍電路區(qū)的有源區(qū)。
2.如權(quán)利要求1所述的側(cè)壁形成方法，其特征在于，所述外圍電路區(qū)包括第一器件區(qū)以及第二器件區(qū)，在外圍電路區(qū)的絕緣側(cè)壁表面先形成犧牲側(cè)壁然后制作有源區(qū)的步驟包括在已形成絕緣側(cè)壁的存儲單元陣列區(qū)以及外圍電路區(qū)表面形成第一犧牲介質(zhì)層； 刻蝕位于第一器件區(qū)的第一犧牲介質(zhì)層，在第一器件區(qū)的絕緣側(cè)壁表面形成第一犧牲側(cè)壁，并利用圖形化的光刻膠在第一器件區(qū)內(nèi)進行第一離子摻雜工藝； 去除所述光刻膠、第一犧牲介質(zhì)層以及第一犧牲側(cè)壁； 在所述存儲單元陣列區(qū)以及外圍電路區(qū)表面形成第二犧牲介質(zhì)層； 刻蝕位于第二器件區(qū)的第二犧牲介質(zhì)層，在第二器件區(qū)的絕緣側(cè)壁表面形成第二犧牲側(cè)壁，并利用圖形化的光刻膠在第二器件區(qū)內(nèi)進行第二離子摻雜工藝，所述第二離子摻雜工藝與第一離子摻雜工藝的摻雜類型相反；去除所述光刻膠、第二犧牲介質(zhì)層以及第二犧牲側(cè)壁。
3.如權(quán)利要求1所述的制造方法，其特征在于，所述絕緣側(cè)壁的材質(zhì)為氮化硅、氧化硅或其組合。
4.如權(quán)利要求3所述的制造方法，其特征在于，所述絕緣側(cè)壁為氧化硅-氮化硅-氧化硅復(fù)合結(jié)構(gòu)。
5.如權(quán)利要求2所述的制造方法，其特征在于，所述第一器件區(qū)為NMOS晶體管區(qū)，所述第二器件區(qū)為PMOS晶體管區(qū)。
6.如權(quán)利要求5所述的制造方法，其特征在于，形成外圍電路區(qū)的有源區(qū)包括分別在 NMOS晶體管區(qū)以及PMOS晶體管區(qū)內(nèi)進行N型離子摻雜以及P型離子摻雜。
7.如權(quán)利要求2所述的制造方法，其特征在于，所述第一犧牲介質(zhì)層以及第二犧牲介質(zhì)層的材質(zhì)均為無定形碳。
8.如權(quán)利要求7所述的制造方法，其特征在于，所述去除光刻掩模、第一犧牲介質(zhì)層、 第二犧牲介質(zhì)層以及第一犧牲側(cè)壁、第二犧牲側(cè)壁包括在氧氣等離子體環(huán)境下，進行灰化工藝。
9.如權(quán)利要求8所述的制造方法，其特征在于，所述灰化工藝的溫度范圍為100°C ;350°C。
10.如權(quán)利要求1所述的制造方法，其特征在于，還包括在存儲單元陣列區(qū)進行離子摻雜形成有源區(qū)的步驟。
全文摘要
本發(fā)明提供了一種快閃存儲器的制造方法，包括提供半導(dǎo)體結(jié)構(gòu)，所述半導(dǎo)體結(jié)構(gòu)包括存儲單元陣列區(qū)以及外圍電路區(qū)，所述存儲單元陣列區(qū)以及外圍電路區(qū)分別具有柵極結(jié)構(gòu)；在存儲單元陣列區(qū)以及外圍電路區(qū)的柵極結(jié)構(gòu)表面形成絕緣側(cè)壁；僅在所述外圍電路區(qū)的絕緣側(cè)壁表面形成犧牲側(cè)壁，然后進行離子摻雜工藝，以形成外圍電路區(qū)的有源區(qū)。本發(fā)明通過在外圍電路區(qū)的絕緣側(cè)壁表面形成犧牲側(cè)壁，以解決外圍電路區(qū)進行離子摻雜工藝時對器件耐壓性的需求，從而擴大了形成絕緣側(cè)壁的工藝窗口，提高產(chǎn)品良率。
文檔編號H01L21/8247GK102412206SQ20101029246
公開日2012年4月11日 申請日期2010年9月19日 優(yōu)先權(quán)日2010年9月19日
發(fā)明者楊蕓 申請人:中芯國際集成電路制造(上海)有限公司