專利名稱：形成具有金屬柵極的半導(dǎo)體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造工藝，特別涉及形成具有金屬柵極的半導(dǎo)體器件的方法。
背景技術(shù)：
隨著微電子技術(shù)的迅速發(fā)展，微電子技術(shù)的核心——CMOS技術(shù)已經(jīng)成為現(xiàn)代電子產(chǎn)品中的支撐技術(shù)。幾十年來，芯片制造商一致采用二氧化硅(SiO2)作為柵介質(zhì)層并采用摻雜的多晶硅作為柵電極材料。這種組合一直持續(xù)到90納米節(jié)點(diǎn)時(shí)代。隨著關(guān)鍵尺寸(CD) 的不斷縮小，CMOS晶體管中的SiO2柵介質(zhì)層的尺寸已經(jīng)臨近極限。例如，在采用65納米節(jié)點(diǎn)工藝時(shí)，SiO2柵介質(zhì)層的高度已經(jīng)降至1.2納米，約為5個(gè)硅原子層的高度，如果再進(jìn)一步縮小，則漏電流和功耗將急劇增加。同時(shí)，由多晶硅柵極引起的摻雜硼原子擴(kuò)散、多晶硅耗盡效應(yīng)(poly-d印letion)以及過高的柵電阻等問題也變得越來越嚴(yán)重。對(duì)于32納米及其以下節(jié)點(diǎn)工藝，急劇增加的漏電流和功耗問題急需通過新材料、新工藝及新器件結(jié)構(gòu)的開發(fā)來解決。目前國際范圍內(nèi)的各主要半導(dǎo)體公司都已經(jīng)開始著手面向32納米及其以下技術(shù)節(jié)點(diǎn)的“高介電常數(shù)(k)/金屬柵極”技術(shù)的開發(fā)。據(jù)英特爾公司報(bào)道，采用高k柵介電材料后，其漏電流可降為原來的十分之一。如圖IA至圖ID所示，為傳統(tǒng)的形成具有金屬柵極的半導(dǎo)體器件的剖面結(jié)構(gòu)示意圖。為簡化起見，僅示出PMOS器件部分。如圖IA所示，采用本領(lǐng)域技術(shù)人員公知的方法，在半導(dǎo)體襯底101上形成柵介質(zhì)層102和位于柵介質(zhì)層之上的多晶硅柵極103，在多晶硅柵極103的兩側(cè)形成側(cè)墻104A、 104B后，進(jìn)行離子注入工藝，在半導(dǎo)體襯底101中形成源/漏極105A、105B。接著采用自對(duì)準(zhǔn)技術(shù)，在側(cè)墻104A、104B兩側(cè)的源/漏極105A、105B的上表面和多晶硅柵極103頂部分別形成硅化物層106A、106B和106C。如圖IB所示，在如圖IA的結(jié)構(gòu)上形成高于硅化物層106C的層間介質(zhì)層 (ILD) 107，接著采用CMP(化學(xué)機(jī)械拋光)方法去除高于硅化物層106C的層間介質(zhì)層107 以露出硅化物層106C。如圖IC所示，去除硅化物層106C、多晶硅柵極103和柵介質(zhì)層102后，對(duì)露出的半導(dǎo)體襯底101部分進(jìn)行離子注入工藝，形成均勻摻雜的溝道區(qū)108。如圖ID所示，在如圖IC所示的結(jié)構(gòu)上形成高k材料層，然后在高k材料層上形成金屬層，并進(jìn)行CMP工藝，使高k材料層、金屬層的頂部與層間介質(zhì)層107的頂部齊平，形成高k層109和金屬電極110。但是，這種傳統(tǒng)方法形成的具有金屬柵極的半導(dǎo)體器件具有較高的柵致漏電流 (GIDL)，這會(huì)影響半導(dǎo)體器件的可靠性，降低其整體性能。傳統(tǒng)的解決GIDL過高的問題是降低溝道摻雜的濃度，但這樣做又會(huì)加重短溝道效應(yīng)的問題。因此，需要一種方法，既能夠有效降低GIDL，又能夠改善短溝道效應(yīng)，以保證半導(dǎo)體器件的可靠性，提高其良品率
發(fā)明內(nèi)容
在發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實(shí)施方式
部分中進(jìn)一步詳細(xì)說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。為了有效降低GIDL和改善短溝道效應(yīng)，本發(fā)明提供了一種形成具有金屬柵極的半導(dǎo)體器件的方法，包括提供前端器件結(jié)構(gòu)，所述前端器件結(jié)構(gòu)具有半導(dǎo)體襯底和所述半導(dǎo)體襯底上的層間介質(zhì)層，所述層間介質(zhì)層中具有開口以露出部分所述半導(dǎo)體襯底，在所述開口兩側(cè)且被所述層間介質(zhì)層覆蓋的所述半導(dǎo)體襯底中形成有源/漏極；在所述前端器件結(jié)構(gòu)上形成阻擋層；刻蝕所述阻擋層，以在所述開口的側(cè)壁上形成阻擋間隙壁層；以所述阻擋間隙壁層和所述層間介質(zhì)層為掩膜，對(duì)所述半導(dǎo)體襯底進(jìn)行離子注入工藝，以形成非均勻摻雜的溝道；去除所述阻擋間隙壁層；在所述開口中形成高k材料層后填充金屬，以形成所述具有金屬柵極的半導(dǎo)體器件。優(yōu)選地，所述層間介質(zhì)層中具有分別位于所述開口兩側(cè)的側(cè)墻。優(yōu)選地，所述阻擋層為單層膜層且與所述側(cè)墻的材料不同。優(yōu)選地，所述側(cè)墻為SiN層且所述阻擋層為SiO2層。優(yōu)選地，所述阻擋層為復(fù)合膜層且緊挨所述側(cè)墻的膜層與所述側(cè)墻的材料不同。優(yōu)選地，所述側(cè)墻為SiN層且所述阻擋層為SiO2層以及在所述SW2層上形成的
SiN 層。優(yōu)選地，所述阻擋間隙壁層覆蓋所述半導(dǎo)體襯底的寬度小于所述開口的寬度的 1/3。優(yōu)選地，所述具有金屬柵極的半導(dǎo)體器件為增強(qiáng)型。優(yōu)選地，所述阻擋間隙壁層垂直于所述襯底方向上的高度為200 2000埃。根據(jù)本發(fā)明的方法形成的具有金屬柵極的半導(dǎo)體器件，既能夠有效降低GIDL，又能夠改善短溝道效應(yīng)，保證了半導(dǎo)體器件的可靠性，提高其良品率。


本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的原理。在附圖中，圖IA至圖ID是傳統(tǒng)的形成具有金屬柵極的半導(dǎo)體器件的剖面結(jié)構(gòu)示意圖；圖2A至2G是根據(jù)本發(fā)明一個(gè)實(shí)施例的形成具有金屬柵極的半導(dǎo)體器件的剖面示意圖；圖3是根據(jù)本發(fā)明一個(gè)實(shí)施例形成具有金屬柵極的半導(dǎo)體器件的工藝流程圖。
具體實(shí)施例方式在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然而，對(duì)于本領(lǐng)域技術(shù)人員來說顯而易見的是，本發(fā)明可以無需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。為了徹底了解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟，以便說明本發(fā)明是如何來形成具有金屬柵極的半導(dǎo)體器件的。顯然，本發(fā)明的施行并不限定于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外， 本發(fā)明還可以具有其他實(shí)施方式。在下列段落中參照附圖2A至2G以舉例方式更具體地描述本發(fā)明。根據(jù)下列說明， 本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需要說明的是，附圖均采用非常簡化的形式且均使用非精準(zhǔn)的比率，僅用以方便、清晰地輔助說明本發(fā)明實(shí)施例的目的。應(yīng)當(dāng)了解，當(dāng)提到一層在另一層“上”時(shí)，該層可以直接覆蓋在“另一層”上面，或者可以形成在覆蓋于“另一層”的一個(gè)或多個(gè)中間層之上。另外，還應(yīng)該理解，提到一層在兩個(gè)層“之間”時(shí)，它可以是在兩個(gè)層之間的唯一的層，也可以在這兩層之間設(shè)置一個(gè)或多個(gè)其他中間層。首先，如圖2A至2C所示，為描述前端器件結(jié)構(gòu)220的形成過程。如圖2A所示， 提供半導(dǎo)體襯底201，半導(dǎo)體襯底201可包括任何半導(dǎo)體材料，此半導(dǎo)體材料可包括但不限于Si、SiC、SiGe, SiGeC, Ge 合金、GeAs, InAs, InP，以及其它 III-V 或 II-VI 族化合物半導(dǎo)體。半導(dǎo)體襯底201還可以包括有機(jī)半導(dǎo)體或者如Si/SiGe、絕緣體上硅(SOI)、或者絕緣體上SiGe (SGOI)的分層半導(dǎo)體。半導(dǎo)體襯底201上具有柵介質(zhì)層202和形成于柵介質(zhì)層202之上的多晶硅柵極203。柵介質(zhì)層202的材料一般選用二氧化硅，形成方式可以是 CVD(化學(xué)氣相沉積)法。多晶硅柵極203和柵介質(zhì)層202的兩側(cè)形成有側(cè)墻204A、204B， 材料可以選擇為SiN，形成方式可以是CVD法。多晶硅柵極203的兩側(cè)的半導(dǎo)體襯底201中形成有源/漏極205A和205B。如圖2B所示，采用自對(duì)準(zhǔn)工藝，在側(cè)墻204A、204B兩側(cè)的源/漏極205A、205B的上表面和多晶硅柵極203的上表面分別形成硅化物層206A、206B和206C，硅化物層的材料一般為NiSi。然后在整個(gè)結(jié)構(gòu)表面，即在硅化物層206A、206B、206C以及側(cè)墻204A、204B的表面均形成高度高于硅化物層206C的層間介質(zhì)層207，層間介質(zhì)層207的材料一般選用低 k材料，例如是摻氟二氧化硅等，形成方式可以是CVD法，厚度一般大約為500埃以上。上述結(jié)構(gòu)的形成方法均為本領(lǐng)域技術(shù)人員公知的常規(guī)工藝，在此不再贅述。如圖2C所示，采用CMP方法去除高于硅化物層206C的層間介質(zhì)層207以露出硅化物層206C的表面，然后去除多晶硅柵極203表面的硅化物層206C、多晶硅柵極203和柵介質(zhì)層202，例如采用干法刻蝕進(jìn)行去除，以露出部分半導(dǎo)體襯底201的表面，形成開口 231。 側(cè)墻204A、204B位于層間介質(zhì)層207中且分別位于開口 231的兩側(cè)，源/漏極205A、205B 位于開口 231的兩側(cè)且被層間介質(zhì)層207覆蓋的半導(dǎo)體襯底201中。定義半導(dǎo)體襯底201 表面露出的區(qū)域所具有的寬度為第一寬度a，亦為開口 231的寬度，同時(shí)也是源/漏極205A 和205B之間的寬度，即將來所要形成的非均勻摻雜溝道的寬度。至此，前端器件結(jié)構(gòu)220 形成完成?？蛇x地，前端器件結(jié)構(gòu)200中也可以不存在側(cè)墻204A、204B，即在完成源/漏極 205A、205B的形成后將其去掉，因?yàn)閭?cè)墻的存在就是在形成源漏極時(shí)充當(dāng)掩膜，因此將其去掉亦不會(huì)影響將要形成的整個(gè)具有金屬柵極的半導(dǎo)體器件的性能。如圖2D所示，前端器件結(jié)構(gòu)220上形成阻擋層208，阻擋層208可以是單獨(dú)的膜層也可以是復(fù)合膜層。優(yōu)選地是，如果阻擋層208為單獨(dú)的膜層時(shí)，其材料選擇為與側(cè)墻204A 和204B的不同材料，以避免在后續(xù)的去除阻擋層208的工藝中對(duì)側(cè)墻204A和204B造成傷害，降低半導(dǎo)體器件的良品率。例如當(dāng)側(cè)墻204A和204B的材料為SiN時(shí)，阻擋層208的材料選擇為Si02。如果當(dāng)阻擋層208為復(fù)合膜層時(shí)，其緊挨著側(cè)墻204A和204B的材料需與側(cè)墻204A和204B不一致，以避免后續(xù)工藝中去除阻擋層208時(shí)對(duì)側(cè)墻204A和204B造成傷害，降低半導(dǎo)體器件的良品率。例如當(dāng)側(cè)墻204A和204B的材料為SiN時(shí)，阻擋層208的材料可以是SW2以及形成于SW2之上的SiN。以此類推，阻擋層208還可以是三層、四層甚至更多層的膜層組成的復(fù)合膜層，在此不一一贅述。如圖2E所示，對(duì)阻擋層208進(jìn)行刻蝕，以形成位于開口 231側(cè)壁上的阻擋間隙壁層209。定義此時(shí)半導(dǎo)體襯底201露出的部分為第一區(qū)域232。阻擋間隙壁層209的底部， 即其與半導(dǎo)體襯底201相交界面處的部分所具有的寬度定義為第二寬度，第二寬度小于第一寬度的1/3，也就是說第一區(qū)域232的寬度不小于第一寬度的1/3。采用刻蝕方法最終所形成的阻擋間隙壁層209的其它部分的寬度均不大于第二寬度。定義被阻擋間隙壁層209 覆蓋的半導(dǎo)體襯底201所對(duì)應(yīng)的部分為第二區(qū)域233，第二區(qū)域233的寬度為第二寬度。阻擋間隙壁層209垂直于襯底201方向上的高度均為200 2000埃。如圖2F所示，以阻擋間隙壁層209和層間介質(zhì)層207為掩膜，對(duì)露出的半導(dǎo)體襯底201部分，即第一區(qū)域232進(jìn)行離子注入工藝，以形成摻雜濃度不均勻的溝道221，即靠近源/漏極205A、205B的被阻擋間隙壁層209覆蓋的半導(dǎo)體襯底201部分的摻雜濃度較低，即第二區(qū)域233的摻雜濃度較低；未被阻擋間隙壁層209覆蓋的露出表面的半導(dǎo)體襯底201 部分摻雜濃度較高，即第一區(qū)域232的摻雜濃度較高。優(yōu)選地，對(duì)第一區(qū)域232所摻雜的離子與源/漏極205A、205B的離子類型不同，即最終所形成的具有金屬柵極的半導(dǎo)體器件為增強(qiáng)型半導(dǎo)體器件。例如，源/漏極205A、205B所摻雜的離子為ρ型離子時(shí)，第一區(qū)域232 所摻雜的離子為η型離子。需要指出的是，如果阻擋間隙壁層209的高度較低，例如在200 500埃左右時(shí)， 部分離子是可以通過阻擋間隙壁層209進(jìn)入到半導(dǎo)體襯底201中的，但是量比較少，所以第二區(qū)域233的摻雜濃度還是少于第一區(qū)域232的摻雜濃度。如果阻擋間隙壁層209高度較高，例如大于1000埃，則被阻擋間隙壁層209覆蓋的半導(dǎo)體襯底201部分不會(huì)有離子進(jìn)入， 但是由于離子擴(kuò)散效應(yīng)，第一區(qū)域232的離子會(huì)向第二區(qū)域233擴(kuò)散，并在后續(xù)的例如退火等高溫工藝中進(jìn)一步地加劇這種擴(kuò)散，以形成完整的溝道221。這樣，就得到了由摻雜濃度較低的第二區(qū)域233和摻雜濃度較高的第一區(qū)域232共同構(gòu)成的非均勻摻雜溝道221。摻雜濃度較低的第二區(qū)域233可以降低DIBL電流，摻雜濃度較高的第一區(qū)域232又有利于改善短溝道效應(yīng)。接著，采用干法刻蝕或濕法刻蝕去除阻擋間隙壁層209。例如，當(dāng)阻擋間隙壁層209為SW2時(shí)，采用HF酸來去除。接著，進(jìn)行后續(xù)的半導(dǎo)體工藝的形成，以完成整個(gè)具有金屬柵極的半導(dǎo)體器件。如圖2G所示，可選地，在如圖2F所述的結(jié)構(gòu)上，即在開口 231中以及層間介質(zhì)層 207上形成高k材料層210，材料可以選擇為但不限于Hf0x、HfSi0x、HfSiN0x、Hf7r0x，高度大約為5 25埃。在開口 231中填充金屬層211作為金屬電極，金屬層的材料可以是銅、鋁、 TiN或TaN等，形成方法可以是CVD法或PVD法。最后用CMP方法使高k材料層210、金屬層211以及層間介質(zhì)層207的頂部齊平。至此，完成整個(gè)具有金屬柵極的半導(dǎo)體器件的形成。根據(jù)上述實(shí)施例形成的具有金屬柵極的半導(dǎo)體器件，既能夠有效降低GIDL，又能夠改善短溝道效應(yīng)，保證了半導(dǎo)體器件的可靠性，提高其良品率。圖3示出了根據(jù)本發(fā)明實(shí)施例形成具有金屬柵極的半導(dǎo)體器件的流程圖。在步驟 301中，提供前端器件結(jié)構(gòu)，前端器件結(jié)構(gòu)具有半導(dǎo)體襯底和半導(dǎo)體襯底上的層間介質(zhì)層，層間介質(zhì)層中具有開口以露出部分半導(dǎo)體襯底，在開口兩側(cè)且被層間介質(zhì)層覆蓋的半導(dǎo)體襯底中形成有源/漏極。在步驟302中，在前端器件結(jié)構(gòu)上形成阻擋層。在步驟303中，刻蝕阻擋層，以在開口的側(cè)壁上形成阻擋間隙壁層。在步驟304中，以阻擋間隙壁層和層間介質(zhì)層為掩膜，對(duì)半導(dǎo)體襯底進(jìn)行離子注入工藝，以形成非均勻摻雜的溝道。在步驟305中， 去除阻擋間隙壁層。在步驟306中，在開口中形成高k材料層后填充金屬，以形成具有金屬柵極的半導(dǎo)體器件。根據(jù)如上所述的實(shí)施例制造的具有金屬柵極的半導(dǎo)體器件可應(yīng)用于多種集成電路(IC)中。根據(jù)本發(fā)明的IC例如是存儲(chǔ)器電路，如隨機(jī)存取存儲(chǔ)器(RAM)、動(dòng)態(tài) RAM (DRAM)、同步DRAM (SDRAM)、靜態(tài)RAM (SRAM)、或只讀存儲(chǔ)器(ROM)等等。根據(jù)本發(fā)明的 IC還可以是邏輯器件，如可編程邏輯陣列(PLA)、專用集成電路(ASIC)、合并式DRAM邏輯集成電路(掩埋式動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)、射頻器件或任意其他電路器件。根據(jù)本發(fā)明的IC 芯片可用于例如用戶電子產(chǎn)品，如個(gè)人計(jì)算機(jī)、便攜式計(jì)算機(jī)、游戲機(jī)、蜂窩式電話、個(gè)人數(shù)字助理、攝像機(jī)、數(shù)碼相機(jī)、手機(jī)等各種電子產(chǎn)品中，尤其是射頻產(chǎn)品中。本發(fā)明已經(jīng)通過上述實(shí)施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
權(quán)利要求
1.一種形成具有金屬柵極的半導(dǎo)體器件的方法，包括提供前端器件結(jié)構(gòu)，所述前端器件結(jié)構(gòu)具有半導(dǎo)體襯底和所述半導(dǎo)體襯底上的層間介質(zhì)層，所述層間介質(zhì)層中具有開口以露出部分所述半導(dǎo)體襯底，在所述開口兩側(cè)且被所述層間介質(zhì)層覆蓋的所述半導(dǎo)體襯底中形成有源/漏極；在所述前端器件結(jié)構(gòu)上形成阻擋層；刻蝕所述阻擋層，以在所述開口的側(cè)壁上形成阻擋間隙壁層；以所述阻擋間隙壁層和所述層間介質(zhì)層為掩膜，對(duì)所述半導(dǎo)體襯底進(jìn)行離子注入工藝，以形成非均勻摻雜的溝道；去除所述阻擋間隙壁層；在所述開口中形成高k材料層后填充金屬，以形成所述具有金屬柵極的半導(dǎo)體器件。
2.如權(quán)利要求1所述的方法，其特征在于，所述層間介質(zhì)層中具有分別位于所述開口兩側(cè)的側(cè)墻。
3.如權(quán)利要求2所述的方法，其特征在于，所述阻擋層為單層膜層且與所述側(cè)墻的材料不同。
4.如權(quán)利要求3所述的方法，其特征在于，所述側(cè)墻為SiN層且所述阻擋層為SW2層。
5.如權(quán)利要求2所述的方法，其特征在于，所述阻擋層為復(fù)合膜層且緊挨所述側(cè)墻的膜層與所述側(cè)墻的材料不同。
6.如權(quán)利要求5所述的方法，其特征在于，所述側(cè)墻為SiN層且所述阻擋層為SiO2層以及在所述SiA層上形成的SiN層。
7.如權(quán)利要求1-6中任一項(xiàng)所述的方法，其特征在于，所述阻擋間隙壁層覆蓋所述半導(dǎo)體襯底的寬度小于所述開口的寬度的1/3。
8.如權(quán)利要求1-6中任一項(xiàng)所述的方法，其特征在于，所述具有金屬柵極的半導(dǎo)體器件為增強(qiáng)型。
9.如權(quán)利要求1-6中任一項(xiàng)所述的方法，其特征在于，所述阻擋間隙壁層垂直于所述襯底方向上的高度為200 2000埃。
10.一種包含由權(quán)利要求1 9中任一項(xiàng)所述的方法形成的具有金屬柵極的半導(dǎo)體器件的集成電路，其中所述集成電路選自隨機(jī)存取存儲(chǔ)器、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器、同步隨機(jī)存取存儲(chǔ)器、靜態(tài)隨機(jī)存取存儲(chǔ)器、只讀存儲(chǔ)器、可編程邏輯陣列、專用集成電路、掩埋式動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和射頻器件。
11.一種包含由權(quán)利要求1 9中任一項(xiàng)所述的方法形成的具有金屬柵極的半導(dǎo)體器件的電子設(shè)備，其中所述電子設(shè)備選自個(gè)人計(jì)算機(jī)、便攜式計(jì)算機(jī)、游戲機(jī)、蜂窩式電話、個(gè)人數(shù)字助理、攝像機(jī)和數(shù)碼相機(jī)。
全文摘要
本發(fā)明提出了一種形成具有金屬柵極的半導(dǎo)體器件的方法，包括提供前端器件結(jié)構(gòu)，前端器件結(jié)構(gòu)具有半導(dǎo)體襯底和半導(dǎo)體襯底上的層間介質(zhì)層，層間介質(zhì)層中具有開口以露出部分半導(dǎo)體襯底，在開口兩側(cè)且被層間介質(zhì)層覆蓋的半導(dǎo)體襯底中形成有源/漏極；在前端器件結(jié)構(gòu)上形成阻擋層；刻蝕阻擋層，以在開口的側(cè)壁上形成阻擋間隙壁層；以阻擋間隙壁層和層間介質(zhì)層為掩膜，對(duì)半導(dǎo)體襯底進(jìn)行離子注入工藝，以形成非均勻摻雜的溝道；去除阻擋間隙壁層；在開口中形成高k材料層后填充金屬，以形成具有金屬柵極的半導(dǎo)體器件。根據(jù)本發(fā)明的方法形成的具有金屬柵極的半導(dǎo)體器件，既能夠有效降低GIDL，又能夠改善短溝道效應(yīng)。
文檔編號(hào)H01L21/28GK102386135SQ201010275119
公開日2012年3月21日 申請日期2010年9月3日 優(yōu)先權(quán)日2010年9月3日
發(fā)明者劉金華 申請人:中芯國際集成電路制造(上海)有限公司