專利名稱：多重臨界電壓裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路裝置及其制造方法，尤其涉及多重臨界電壓集成電路裝置及其制造方法。
背景技術(shù)：
多重臨界電壓集成電路裝置通常用于半導(dǎo)體集成電路(IC)工業(yè)，使延遲與電源達(dá)到最佳化。多重臨界電壓IC裝置可包括數(shù)個不同的裝置，各自具有不同的臨界電壓(也即操作電壓)。例如，此多重臨界電壓IC裝置可包括一低臨界電壓裝置和一高臨界電壓裝置。達(dá)成所述不同臨界電壓裝置的一種方法包括溝道與月暈注入的最佳化。此方法的實施是采用重離子注入工藝，以達(dá)成所述高臨界電壓裝置，并對個別所欲的臨界電壓分別使用個別的掩模。已觀察到的是，較重的離子注入可導(dǎo)致移動率衰減和結(jié)漏電流，并且對個別所欲的臨界電壓分別使用個別的掩模會招致不必要的成本增加。已經(jīng)用在使溝道/月暈注入最佳化的另一方法包括將較高臨界電壓裝置的溝道長度擴大。然而，隨著技術(shù)節(jié)點持續(xù)地縮減，功能密度(也即每芯片面積的集成元件數(shù)目)已逐漸地增加，而幾何尺寸(也即使用制造步驟所能產(chǎn)生的最小元件(或線))已降低。將溝道長度擴大以容納較高的臨界電壓裝置會占據(jù)珍貴的IC裝置空間，限制于單一芯片中所能制造的元件總數(shù)。有鑒于此，雖然制造多重臨界電壓裝置的既存方法已經(jīng)逐漸地符合其所欲達(dá)成的目的，然而仍無法完全地滿足所有的面向。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)的問題，本揭示提供許多不同的實施例，其一實施例的較廣形式涉及一多重臨界電壓裝置的制造方法，包括提供一基板；于該基板上形成用于第一元件的一第一柵極，其具有一第一臨界電壓特性，該第一柵極包括具有一第一型功函數(shù)的第一材料；于該基板上形成用于第二元件的一第二柵極，其具有大于該第一臨界電壓特性的一第二臨界電壓特性，該第二柵極包括與第一型功函數(shù)相反的第二型功函數(shù)的第二材料； 以及將該第一元件與該第二元件配置成為一相同溝道形式的裝置。本發(fā)明另一實施例的較廣形式涉及一多重臨界電壓裝置的制造方法，包括提供一基板；于該基板中形成一第一晶體管具有一 η型溝道和含η型功函數(shù)材料的一第一柵極， 該第一晶體管于第一電壓下是可操作的；于該基板中形成一第二晶體管具有一 η型溝道和含P型功函數(shù)材料的一第二柵極，該第二晶體管于第二電壓下是可操作的，該第二電壓高于該第一電壓；形成一第三晶體管具有一P型溝道和含P型功函數(shù)材料的一第三柵極，該第三晶體管于第三電壓下是可操作的；形成一第四晶體管具有一 P型溝道和含η型功函數(shù)材料的一第四柵極，該第四晶體管于第四電壓下是可操作的，該第四電壓高于該第三電壓；實施一第一注入工藝以形成該第一和第二晶體管的多個源極/漏極區(qū)域；以及實施一第二注入工藝以形成該第三和第四晶體管的多個源極/漏極區(qū)域。本發(fā)明又一實施例的較廣形式涉及一多重臨界電壓裝置，包括一基板具有一第
4一區(qū)域和一第二區(qū)域；一第一場效應(yīng)晶體管設(shè)置于該基板的第一區(qū)域中，該第一場效應(yīng)晶體管于第一電壓下為可操作的，以及該第一場效應(yīng)晶體管包括具一第一型功函數(shù)材料的第一電極；一第二場效應(yīng)晶體管設(shè)置于該基板的第二區(qū)域中，該第二場效應(yīng)晶體管于第二電壓下為可操作的，以及該第二場效應(yīng)晶體管包括與該第一型功函數(shù)材料相反的一第二型功函數(shù)材料的第二電極；其中該第一場效應(yīng)晶體管和該第二場效應(yīng)晶體管為相同的溝道形態(tài)。本發(fā)明提供改善的元件可靠度和效能。為使本發(fā)明能更明顯易懂，下文特舉實施例，并配合所附附圖，作詳細(xì)說明如下


圖1顯示根據(jù)本揭示各種方式的集成電路裝置制造方法的流程圖。圖2-圖4顯示根據(jù)圖1的方法于制造集成電路裝置的各階段的剖面示意圖。圖5顯示根據(jù)本揭示各種方式的集成電路裝置具有不同溝道形態(tài)的裝置的剖面示意圖。其中，附圖標(biāo)記說明如下100 集成電路裝置的制造方法；
102--108 工藝步驟；
200 集成電路裝置；
210 基板；
210 隔離構(gòu)造；
214 第一區(qū)域；
215 第二區(qū)域；
220 柵極堆疊；
222 柵極堆疊；
224 輕摻雜源極/漏極區(qū)域；
226 柵極間隙子；
228 HDD區(qū)域；
240 標(biāo)準(zhǔn)臨界電壓裝置；
250 高臨界電壓裝置；
300 集成電路裝置；
310 標(biāo)準(zhǔn)臨界電壓(SVT)裝置；
312 柵極堆疊；
314 源極/漏極區(qū)域；
320 超高臨界電壓(uHVT)裝置
322 柵極堆疊；
324 源極/漏極區(qū)域；
330 標(biāo)準(zhǔn)臨界電壓(SVT)裝置；
332 柵極堆疊；
334 源極/漏極區(qū)域；
340 -、超高臨界電壓(uHVT)裝置
342 -、柵極堆疊；
344 -、源極/漏極區(qū)域；
360 -Hf模；
370 -、離子注入工藝；
380 -Hf模；
390 -、離子注入工藝。
具體實施例方式以下以各實施例詳細(xì)說明并伴隨著

的范例，作為本發(fā)明的參考依據(jù)。在附圖或說明書描述中，相似或相同的部分均使用相同的標(biāo)記。且在附圖中，實施例的形狀或是厚度可擴大，并以簡化或是方便標(biāo)示。另外，附圖中各元件的部分將以分別描述說明，值得注意的是，圖中未示出或描述的元件，為本領(lǐng)域普通技術(shù)人員所知的形式，另外，特定的實施例僅為揭示本發(fā)明使用的特定方式，其并非用以限定本發(fā)明。圖1顯示一集成電路裝置的制造方法100的流程圖。方法100是以步驟102為起始，其中提供一基板。于步驟104和106中，形成一第一元件的第一柵極和一第二元件的第二柵極于基板上。此第一柵極包括具有第一型功函數(shù)的第一材料，以及第二柵極包括具有第二型功函數(shù)的第二材料。接著，繼續(xù)進(jìn)行方法100的步驟108，至此已完成制造所述集成電路裝置。此步驟包括將第一元件與第二元件配置成為一相同溝道形式的裝置?？商峁╊~外的步驟于方法100之前、當(dāng)中、或之后，且所述的一些步驟可被方法100額外的實施例所取代或省略刪除。另外，上述集成電路裝置的制造方法100可包括一 CMOS制造流程，且因此，一些工藝在此僅簡略地描述。接下來以

根據(jù)圖1的方法100所制造的集成電路裝置的各實施例。圖2-圖4顯示根據(jù)圖1的方法于制造集成電路裝置200的各階段的剖面示意圖。 為了能清楚表達(dá)使更加地了解本揭示的發(fā)明構(gòu)想的緣故，圖2-圖4已經(jīng)被簡化。上述集成電路裝置200為一多重臨界電壓裝置。例如，在下文中將以詳細(xì)的內(nèi)容描述，因此于本實施例中集成電路裝置200包括一標(biāo)準(zhǔn)臨界電壓裝置(圖4的裝置M0)及一高臨界電壓裝置 (圖4的裝置250)。所述標(biāo)準(zhǔn)臨界電壓裝置為多個場效應(yīng)晶體管(FET)。于本實施例中， 所述多個場效應(yīng)晶體管配置成為一 η型溝道場效應(yīng)晶體管(NFET)，且因此，在此參照集成電路裝置200所描述的金屬形式及/或摻雜組態(tài)是為了達(dá)成η型溝道場效應(yīng)晶體管。另可替換地，所述多個場效應(yīng)晶體管配置成為一 P型溝道場效應(yīng)晶體管(PFET)，且因此，在此參照集成電路裝置200所描述的金屬形式及/或摻雜組態(tài)可調(diào)整以達(dá)成ρ型溝道場效應(yīng)晶體管。于另一實施例中，所述集成電路裝置200可包括η型溝道場效應(yīng)晶體管和ρ型溝道場效應(yīng)晶體管。所述集成電路裝置200可還包括存儲單元及/或邏輯電路、無源元件例如電阻、 電容、電感、及/或熔絲；及有源元件，例如金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管(MOSFET)、 互補式金屬-氧化物-半導(dǎo)體晶體管(CM0Q、高壓晶體管、及/或高頻晶體管；其他適合的元件；及/或上述元件的任意組合?？稍黾悠渌麡?gòu)造于集成電路裝置200中，且以下所描述的一些構(gòu)造可被集成電路裝置200的額外實施例所取代或省略刪除。于圖2中，提供一基板210。于本實施例中，此基板210為一 ρ型半導(dǎo)體基板(P基板)包括硅。另可替換地，此基板210包括其他元素半導(dǎo)體，例如鍺；一化合物半導(dǎo)體包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；一合金半導(dǎo)體包括SiGe、GaAsP、 AlInAs、AlGaAs、feJnP、及/或feilnAsP ；或上述半導(dǎo)體材料的任意組合。于另一實施例中， 所述基板210為絕緣層上覆硅(SOI)基板。于其他可替換的實施例中，所述半導(dǎo)體基板210 可包括一摻雜的外延層、一漸進(jìn)半導(dǎo)體層、及/或一半導(dǎo)體層設(shè)置于另一不同形態(tài)的半導(dǎo)體層上，例如一硅層位于一硅鍺層上。所述基板210可包括多個摻雜的區(qū)域，例如ρ型阱區(qū)、 η型阱區(qū)、或上述的任意組合。將隔離構(gòu)造212形成于基板210中，以隔離各種區(qū)域，例如基板210的第一區(qū)域 214和第二區(qū)域215。所述隔離構(gòu)造212也將第一和第二區(qū)域214和215與其他裝置隔離 (未圖示)。所述隔離構(gòu)造212是采用隔離技術(shù)，例如硅局部氧化(LOCOS)及/或淺溝槽隔離(STI)技術(shù)，以定義出并電性隔離各區(qū)域。此隔離構(gòu)造212包括氧化硅、氮化硅、氮氧化硅、其他適合的材料、或上述材料的任意組合。此隔離構(gòu)造212可借由任何適合的工藝形成。于一范施中，形成淺溝槽隔離物的方法包括一光刻工藝，于基板中蝕刻出一溝槽(例如借由干蝕刻及/或濕蝕刻)，以一或多介電材料填入此溝槽中(例如借由化學(xué)氣相沉積工藝)。例如，此填入的溝槽可具有多層結(jié)構(gòu)例如一熱氧化襯墊層，再以氧化硅或氮化硅填入。 于另一范例中，此淺溝槽隔離可借由以下工藝順序形成，例如成長一墊氧化層，形成一低壓化學(xué)氣相沉積(LPCVD)氮化層，使用光致抗蝕劑及光掩模圖案化一 STI開口，于基板中蝕刻出一溝槽，選擇性地成長一熱氧化溝槽襯墊以改善溝槽的介面，將氧化物填入此溝槽中， 使用化學(xué)機械研磨(CMP)工藝以回蝕刻并平坦化，及使用氮化物波除工藝以移除所述氮化娃。如同以上所描述，此集成電路裝置200為一多重臨界電壓裝置。因此，所述第一區(qū)域214和第二區(qū)域215包括具有不同臨界電壓的裝置。例如，第一區(qū)域214包括一裝置，其臨界電壓特性低于(或高于)第二區(qū)域215所包括裝置的臨界電壓特性。因此，于第一和第二區(qū)域214和215中的裝置可于不同的電壓下操作。于本實施例中，第一區(qū)域為標(biāo)準(zhǔn)臨界電壓裝置區(qū)域，一標(biāo)準(zhǔn)臨界電壓裝置(圖4中的裝置Μ0)將形成于此，以及第二區(qū)域為高臨界電壓裝置區(qū)域，一高臨界電壓裝置(圖4中的裝置250)將形成于此。第一區(qū)域214 中的裝置會以一低于第二區(qū)域的裝置的電壓操作。其他的臨界電壓裝置是在預(yù)期中的，并且所述集成電路裝置200并不限定于本實施例所圖示及描述的標(biāo)準(zhǔn)和高臨界電壓裝置。于本實施例的進(jìn)一步延伸，所述標(biāo)準(zhǔn)和高臨界電壓裝置可配置成為具有一相同溝道形式的裝置。例如，于第一和第二區(qū)域214和215中的標(biāo)準(zhǔn)和高臨界電壓裝置為以上描述的N型場效應(yīng)晶體管(NFET)。因此，于第一和第二區(qū)域214和215中的標(biāo)準(zhǔn)和高臨界電壓裝置(如圖4中的裝置240和250)的構(gòu)造將配置以形成NFET裝置。另可替換地，于第一和第二區(qū)域214和215中的裝置為P型場效應(yīng)晶體管(PFET)，且因此，以下所敘述的構(gòu)造將配置以構(gòu)成PFET裝置。目前制造具有不同臨界電壓特性裝置的方法是單獨使用最佳化的溝道和月暈離子注入，或其與擴大所述裝置的溝道(或柵極)長度的結(jié)合。例如，一高臨界電壓裝置可借由重離子注入于此裝置的溝道/月暈口袋區(qū)并擴大其柵極長度，因而擴大溝道長度而達(dá)成。所述重離子注入工藝可導(dǎo)致結(jié)漏電流及/或移動率衰減。隨著技術(shù)節(jié)點持續(xù)地縮減， 擴大此裝置的柵極/溝道會占據(jù)珍貴的裝置空間。另外，目前的方法是昂貴的，因其分別使用用于溝道和月暈離子注入的掩模，以形成各具有不同臨界電壓特性的裝置。請參閱圖3，于本實施例中，所述方法100使用不同功函數(shù)形態(tài)的柵極材料以達(dá)成于區(qū)域214和215中各裝置具有不同的臨界電壓特性。所述集成電路裝置200包括一柵極結(jié)構(gòu)形成于基板210的第一和第二裝置區(qū)域214和215上。于本實施例中，此柵極結(jié)構(gòu)包括于標(biāo)準(zhǔn)臨界電壓裝置區(qū)域214的一柵極堆疊220，及柵極結(jié)構(gòu)包括于高臨界電壓裝置區(qū)域215的一柵極堆疊222。所述柵極堆疊220和222包括一功函數(shù)層。應(yīng)注意的是，于本實施例中，所述柵極堆疊220和222包括具有不同功函數(shù)特性的多個功函數(shù)層。所述功函數(shù)層包括一 η型功函數(shù)材料或一 ρ型功函數(shù)材料。此η型功函數(shù)材料包括Ti、Ag、Al、TiAlN、 TaC, TaCN, TaSiN, Mn、^ 、其他適合的η型功函數(shù)材料，或上述材料的任意組合。此ρ型功函數(shù)材料包括TiN、TaN, Ru、Mo、Al、WN、其他適合的ρ型功函數(shù)材料，或上述材料的任意組合。功函數(shù)的數(shù)值與功函數(shù)層的材料組成有關(guān)聯(lián)，且因此，各柵極堆疊220和222的功函數(shù)層被選擇用以調(diào)變其功函數(shù)的數(shù)值，使得裝置區(qū)域214和215達(dá)到所欲的臨界電壓Vt0例如，于本實施例中，柵極堆疊220包括一 η型功函數(shù)材料(N)，其被選用以達(dá)到NFET裝置的標(biāo)準(zhǔn)臨界電壓裝置，且柵極堆疊222包括一 ρ型功函數(shù)材料(P)，其被選用以達(dá)到NFET裝置的高臨界電壓裝置。當(dāng)上述標(biāo)準(zhǔn)和高臨界電壓裝置為PFET裝置時，柵極堆疊220包括一 ρ 型功函數(shù)材料，且柵極堆疊222包括一 η型功函數(shù)材料。使用不同的ρ型功函數(shù)形態(tài)材料用以達(dá)成裝置中具不同的臨界電壓特性具有許多優(yōu)點，應(yīng)了解的是，不同的實施例提供不同的優(yōu)點，且并未需要特定優(yōu)點于任一實施例。 例如，可達(dá)成一較高的臨界電壓裝置，而無擴大此較高的臨界電壓裝置的柵極/溝道長度。 此省下元件空間，當(dāng)技術(shù)節(jié)點持續(xù)地縮減，使得更多的裝置可制作于一較小的區(qū)域中且仍可達(dá)到各種臨界電壓特性。另外，于本實施例中需要較少且較輕的離子注入工藝，相對于目前方法中需要較重的離子注入工藝以修飾臨界電壓特性。此導(dǎo)致較高的移動率和較低漏電流，進(jìn)而改善整體的元件效能。此也導(dǎo)致于集成電路裝置的制造過程中使用較少的光掩模。 因此本實施例并未招致增加額外的制造成本。所述柵極堆疊可包括其他材料層，例如界面層、柵極介電層、高介電常數(shù)柵極介電層、頂蓋層、填充導(dǎo)電層、粘結(jié)層、阻障層、潤濕層、其他適合的材料層、及/或上述材料層的任意組合。所述柵極堆疊220和222的功函數(shù)層及其他材料層是借由沉積、光刻圖案化、 及蝕刻工藝形成。所述沉積工藝包括化學(xué)氣相沉積法(CVD)、物理氣相沉積法(PVD)、原子層沉積法(ALD)、高密度等離子體化學(xué)氣相沉積法(HDPCVD)、金屬有機化學(xué)氣相沉積法 (MOCVD)、遠(yuǎn)等離子體化學(xué)氣相沉積法(RPCVD)、等離子體輔助化學(xué)氣相沉積法(PECVD)、電鍍、其他適合的方法、及/或上述方法的任意組合。所述光刻圖案化工藝包括光致抗蝕劑涂布(例如旋轉(zhuǎn)涂布)、軟烤、光掩模對準(zhǔn)、曝光、曝光后烘烤、光致抗蝕劑顯影、清洗、烘干(例如硬烤)、其他適合的工藝、及/或上述工藝的任意組合。另可替代地，所述光刻圖案化工藝可借由其他適當(dāng)?shù)姆椒▽嵤┗蛉〈?，例如無光掩模光刻工藝、電子束寫入工藝、或離子束寫入工藝。所述蝕刻工藝包括干蝕刻、濕蝕刻、及/或其他蝕刻方法。請參閱圖4，已完成所述集成電路裝置200的第一和第二區(qū)域214和215中裝置 240和250的制造方法。此包括形成輕摻雜源極/漏極(LDD)區(qū)域224。此輕摻雜源極/漏極區(qū)域2Μ可包括月暈/ 口袋離子注入。此輕摻雜源極/漏極區(qū)域2Μ是借由離子注入工藝、光刻工藝、擴散工藝、回火工藝(例如快速熱回火及/或激光回火工藝)、及/或其他適合的工藝形成于基板210中。所述離子注入工藝可包括一傾斜角度離子注入，例如高傾斜角月暈/ 口袋離子注入，其可降低短溝道效應(yīng)(例如擊穿效應(yīng)(punch-through effects))。 摻雜的物種是依據(jù)所欲制造的元件形態(tài)而決定，且包括例如是硼或BF2的ρ型摻雜物、例如是磷或砷的η型摻雜物、或上述摻雜物的任意組合。于本實施例中，所述元件區(qū)域214和 215是配置成用于NFET裝置，且因此，所述LDD區(qū)域2Μ包括η型(N)摻雜物。如以上敘述，傳統(tǒng)的工藝是使用月暈/ 口袋離子注入輕摻雜源極/漏極(LDD)區(qū)域，以調(diào)整各裝置的臨界電壓特性。因此，由于各裝置具有不同的操作電壓(臨界電壓特性)，故需要分開的離子注入工藝，且因此，需要分開的掩模用于離子注入工藝，例如，若在一個集成電路裝置中需要四種不同的臨界電壓裝置，就需要使用四個不同的掩模，實施四種分開的離子注入工藝。相反地，由于方法100是使用具有不同功函數(shù)形態(tài)的柵極材料，以達(dá)成各裝置具有不同的臨界電壓特性，因此需要較少的掩模和較少次數(shù)的離子注入工藝。 方法100可能僅需要Π-1或甚至η/2個掩模與離子注入工藝，而非需要η層掩模，以達(dá)成相同的η種不同臨界電壓的裝置。例如，于本實施例中，可使用單一的掩模以注入所述輕摻雜源極/漏極區(qū)域224?？尚纬蓶艠O間隙子2 使得所述間隙子2 位于鄰接?xùn)艠O堆疊220和222。所述柵極間隙子2 可視為所述第一和第二區(qū)域214和215的柵極結(jié)構(gòu)的一部分。所述柵極間隙子2 包括一介電材料，例如氧化硅、氮化硅、氮氧化硅、其他適合的材料、及/或上述材料的任意組合。所述柵極間隙子2 可用來使后續(xù)形成的摻雜區(qū)域例如HDD區(qū)域2 偏移。HDD區(qū)域228也可借由離子注入工藝、光刻工藝、擴散工藝、回火工藝(例如快速熱回火及/或激光回火工藝)、及/或其他適合的工藝形成于基板210中。摻雜的物種是依據(jù)所欲制造的元件形態(tài)而決定，且包括例如是硼或BF2的ρ型摻雜物、例如是磷或砷的η 型摻雜物、或上述摻雜物的任意組合。于本實施例中，所述元件區(qū)域214和215是配置成用于NFET裝置，且因此，所述HDD區(qū)域2 包括η型(N)摻雜物。另外，所述HDD區(qū)域2 包括升高的源極/漏極(S/D)區(qū)域。此升高的S/D區(qū)域可以借由外延工藝形成，例如CVD沉積技術(shù)(例如氣相外延法(VPE)及/或超高真空化學(xué)氣相沉積法(UHV-CVD))、分子束外延法、及/或其他適合的工藝。所述集成電路裝置可進(jìn)行進(jìn)一步的CMOS或MOS技術(shù)工藝以形成所屬技術(shù)領(lǐng)域中所熟知的各種構(gòu)造。例如，也可形成一或多個例如硅化物區(qū)域的接觸構(gòu)造(未示出)。所述接觸構(gòu)造可耦接至源極和漏極區(qū)域2M和228。所述接觸構(gòu)造包括硅化物材料，例如硅化鎳 (NiSi)、硅化鉬鎳(NiPtSi)、鍺硅化鉬鎳(NiPtGeSi)、鍺硅化鎳(NiGeSi)、硅化鐿(YbSi)、 硅化鉬(PtSi)、硅化銥(IrSi)、硅化鉺(ErSi)、硅化鈷(CoSi)、其他適合的導(dǎo)電材料、及/ 或上述材料的任意組合。于一范例中，所述接觸構(gòu)造可借由自對準(zhǔn)硅化(salicide)工藝形成。一層間介電(ILD)層可形成于基板上。所述層間介電層包括一介電材料，例如氧化硅、氮化硅、氮氧化硅、TEOS所形成的氧化物、磷硅酸鹽玻璃(PSG)、硼磷硅酸鹽玻璃 (BPSG)、低介電常數(shù)(low-k)材料、其他適合的介電材料、及/或上述材料的任意組合。低介電常數(shù)(low-k)材料范例為摻氟的硅玻璃(FSG)、摻雜碳的氧化硅、黑鉆石 (應(yīng)用材料、 圣塔克拉拉、美國加州)、干凝膠(Xerogel)、氣凝膠(Aerogel)、非晶系摻氟的碳、聚對二甲苯(Parylene)、苯并環(huán)丁烯(BCB)、芳香族碳?xì)浠衔?SiLK)、聚亞酰胺、其他適合的材料、及/或上述材料的任意組合。所述層間介電層可包括具有多種介電材料的多層結(jié)構(gòu)。后續(xù)的工藝可還包括在基板210上形成各種接觸/導(dǎo)電孔/線及多層內(nèi)連線構(gòu)造 (例如金屬層和層間介電層)，構(gòu)成連接所述集成電路裝置200的各種構(gòu)造和結(jié)構(gòu)。所述額外的構(gòu)造可包括連接電性內(nèi)連線至包括已形成的金屬柵極結(jié)構(gòu)的裝置。例如，一多層內(nèi)連線結(jié)構(gòu)包括垂直連接件如傳統(tǒng)的電性導(dǎo)孔或接觸，及水平連接件如金屬導(dǎo)線。所述各種內(nèi)連線結(jié)構(gòu)可采用各種導(dǎo)電材料包括銅、鎢、及/或硅化物。于一范例中，使用鑲嵌及/或雙鑲嵌工藝以形成銅相關(guān)的多層內(nèi)連線結(jié)構(gòu)。圖5顯示所述集成電路裝置300在進(jìn)行離子注入工藝以形成η溝道和ρ溝道的剖面示意圖。所述集成電路裝置300在許多方面與集成電路裝置200相似，因此集成電路裝置300的結(jié)構(gòu)在此并不再詳細(xì)描述。所述集成電路裝置300包括一標(biāo)準(zhǔn)臨界電壓(SVT)裝置310，其包括一柵極堆疊312與源極/漏極區(qū)域314; —超高臨界電壓(uHVT)裝置320， 其包括一柵極堆疊322與源極/漏極區(qū)域324 ；—標(biāo)準(zhǔn)臨界電壓(SVT)裝置330，其包括一柵極堆疊332與源極/漏極區(qū)域334 ；—超高臨界電壓(uHVT)裝置340，其包括一柵極堆疊 342與源極/漏極區(qū)域344。所述SVT裝置310和uHVT裝置320配置構(gòu)成NFET裝置，以及所述SVT裝置330 和uHVT裝置340配置構(gòu)成PFET裝置。因此，所述基板可為ρ型基板(P_sub)用于NFET裝置310和320，以及η型基板(N_sub)用于PFET裝置330和340。此可借由在基板/晶片中形成不同的摻雜區(qū)域達(dá)成，使得所述基板/晶片包括用于形成NFET裝置的ρ型摻雜區(qū)域及用于形成PFET裝置的η型摻雜區(qū)域。所述SVT NFET裝置310的柵極堆疊312包括一 η 型功函數(shù)材料，及所述uHVT NFET裝置320的柵極堆疊322包括一 ρ型功函數(shù)材料。所述 SVT PFET裝置330的柵極堆疊332包括一 ρ型功函數(shù)材料，及所述uHVT PFET裝置340的柵極堆疊342包括一 η型功函數(shù)材料。所述柵極堆疊312和342為分別地或同時地形成， 及所述柵極堆疊322和332為分別地或同時地形成。根據(jù)本揭示內(nèi)容，NFET裝置310和 320的柵極堆疊312和322的不同形態(tài)的功函數(shù)材料分別地可達(dá)到使NFET裝置310和320 具不同的臨界電壓特性。相似地，PFET裝置330和340的柵極堆疊332和342分別地可達(dá)到使PFET裝置330和340具不同的臨界電壓特性。例如，于本實施例中，所述SVT NFET裝置310相較于uHVT NFET裝置320具有較低的操作電壓，且所述SVT PFET裝置330相較于 uHVT PFET裝置340具有較低的操作電壓。另外，如圖5所示，相較于傳統(tǒng)工藝，形成裝置310、320、330、340的源極/漏極區(qū)域的離子注入工藝可使用較少的掩模。例如，一般地使用四道離子注入工藝以形成裝置 310、320、330、340的源極/漏極區(qū)域一一道離子注入工藝(及掩模)用于形成SVT NFET裝置310的源極/漏極區(qū)域，一道離子注入工藝(及掩模)用于形成uHVT NFET裝置320的源極/漏極區(qū)域，一道離子注入工藝(及掩模)用于形成SVT PFET裝置330的源極/漏極區(qū)域，及一道離子注入工藝(及掩模)用于形成uHVT PFET裝置340的源極/漏極區(qū)域。 于本實施例中，一掩模360用于實施離子注入工藝370以形成SVT NFET裝置310的源極/ 漏極區(qū)域314和uHVT NFET裝置320的源極/漏極區(qū)域324，及另一掩模380用于實施離子注入工藝390以形成SVT PFET裝置330的源極/漏極區(qū)域3；34和uHVT PFET裝置；340 的源極/漏極區(qū)域344。用于離子注入工藝370和390的摻雜物種可依所制造的裝置而決定，并且包括P型摻雜物如硼或BF2 ；η型摻雜物如磷或砷；及/或上述摻雜物的任意組合。于本實施例中，如上述，裝置310和320配置成NFET裝置，若此，則源極/漏極區(qū)域314和 3M摻雜以η型(N)摻雜物；及裝置330和340配置成PFET裝置，若此，則源極/漏極區(qū)域 334和344摻雜以ρ型(P)摻雜物。本揭示提供一多重臨界電壓裝置及其制造方法，此多重臨界電壓裝置可提供改善的元件可靠度和效能。如上述，本揭示可達(dá)成不同的優(yōu)點于各實施例中，且應(yīng)了解的是，在使所揭示的不同的實施例提供許多不同的優(yōu)點，并且并不要求所有的實施例能達(dá)到某特定的優(yōu)點。例如，本揭示的方法提供一簡單且有效降低成本的方法，在一集成電路裝置芯片上達(dá)成不同的臨界電壓裝置。所述不同的臨界電壓裝置可借由不同形態(tài)的功函數(shù)材料達(dá)成。 因此，借由使用較重的離子注入可最佳化元件溝道，并且并免元件溝道被擴大。于先進(jìn)技術(shù)節(jié)點如45nm、32mn、22nm及更先進(jìn)的技術(shù)節(jié)點中具有較小的構(gòu)造，上述結(jié)果逐漸地變得很重要。本發(fā)明雖以各種實施例揭示如上，然其并非用以限定本發(fā)明的范圍，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動與潤飾。本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種多重臨界電壓裝置的制造方法，包括 提供一基板；于該基板上形成一第一元件的一第一柵極，其具有一第一臨界電壓特性，該第一柵極包括具第一型功函數(shù)的第一材料；于該基板上形成一第二元件的一第二柵極，其具有大于該第一臨界電壓特性的一第二臨界電壓特性，該第二柵極包括與第一型功函數(shù)相反的第二型功函數(shù)的第二材料；以及將該第一元件與該第二元件配置成為一相同溝道形式的裝置。
2.如權(quán)利要求1所述的多重臨界電壓裝置的制造方法，其中將該第一元件與該第二元件配置成為一相同溝道形式的裝置的步驟包括將該第一元件與該第二元件配置成為η型溝道場效應(yīng)晶體管，其中該第一型功函數(shù)為一 η型功函數(shù)，且該第二型功函數(shù)為一 ρ型功函數(shù)。
3.如權(quán)利要求1所述的多重臨界電壓裝置的制造方法，其中將該第一元件與該第二元件配置成為一相同溝道形式的裝置的步驟包括將該第一元件與該第二元件配置成為P型溝道場效應(yīng)晶體管，其中該第一型功函數(shù)為一 P型功函數(shù)，且該第二型功函數(shù)為一 η型功函數(shù)。
4.如權(quán)利要求1所述的多重臨界電壓裝置的制造方法，其中形成用于該第一元件的該第一柵極的步驟包括選用該第一柵極的第一材料，使得該第一元件于一第一電壓下操作；以及形成用于該第二元件的該第二柵極的步驟包括選用該第二柵極的第二材料，使得該第二元件于一第二電壓下操作，該第二電壓大于第一電壓。
5.如權(quán)利要求1所述的多重臨界電壓裝置的制造方法，還包括于該基板中形成多個第一輕摻雜源極/漏極區(qū)域，使得該第一柵極設(shè)置于該第一輕摻雜源極/漏極區(qū)域之間；以及于該基板中形成多個第二輕摻雜源極/漏極區(qū)域，使得該第二柵極設(shè)置于該第二輕摻雜源極/漏極區(qū)域之間。
6.如權(quán)利要求5所述的多重臨界電壓裝置的制造方法，其中形成該第一和第二輕摻雜源極/漏極區(qū)域的步驟包括采用單一掩模實施一離子注入工藝。
7.—種多重臨界電壓裝置的制造方法，包括 提供一基板；形成一第一晶體管，其具有一 η型溝道和包含η型功函數(shù)材料的一第一柵極，該第一晶體管于第一電壓下是可操作的；形成一第二晶體管，其具有一 η型溝道和包含ρ型功函數(shù)材料的一第二柵極，該第二晶體管于第二電壓下是可操作的，該第二電壓高于該第一電壓；形成一第三晶體管，其具有一 ρ型溝道和包含ρ型功函數(shù)材料的一第三柵極，該第三晶體管于第三電壓下是可操作的；形成一第四晶體管，其具有一 P型溝道和包含η型功函數(shù)材料的一第四柵極，該第四晶體管于第四電壓下是可操作的，該第四電壓高于該第三電壓；實施一第一注入工藝，以形成該第一和第二晶體管的多個源極/漏極區(qū)域；以及實施一第二注入工藝，以形成該第三和第四晶體管的多個源極/漏極區(qū)域。
8.—種多重臨界電壓裝置，包括 一基板，具有一第一區(qū)域和一第二區(qū)域；一第一場效應(yīng)晶體管，設(shè)置于該基板的第一區(qū)域中，該第一場效應(yīng)晶體管于第一電壓下為可操作的，以及該第一場效應(yīng)晶體管包括一第一型功函數(shù)材料的第一電極；一第二場效應(yīng)晶體管，設(shè)置于該基板的第二區(qū)域中，該第二場效應(yīng)晶體管于第二電壓下為可操作的，以及該第二場效應(yīng)晶體管包括與該第一型功函數(shù)材料相反的一第二型功函數(shù)材料的第二電極；其中該第一場效應(yīng)晶體管和該第二場效應(yīng)晶體管為相同的溝道形態(tài)。
9.如權(quán)利要求8所述的多重臨界電壓裝置，其中該第一和第二場效應(yīng)晶體管為η型溝道場效應(yīng)晶體管，該第一型功函數(shù)材料為一 η型功函數(shù)材料，及該第二型功函數(shù)材料為一 ρ 型功函數(shù)材料。
10.如權(quán)利要求8所述的多重臨界電壓裝置，其中該第一和第二場效應(yīng)晶體管為ρ型溝道場效應(yīng)晶體管，該第一型功函數(shù)材料為一 P型功函數(shù)材料，及該第二型功函數(shù)材料為一 η 型功函數(shù)材料。
全文摘要
本發(fā)明揭示一種集成電路裝置及該集成電路裝置的制造方法。一范例方法包括提供一基板，于基板上形成用于第一元件的一第一柵極，其具有一第一臨界電壓特性。所述第一柵極包括具有一第一型功函數(shù)的第一材料。于該基板之上形成用于第二元件的第二柵極，其具有大于第一臨界電壓特性的第二臨界電壓特性。所述第二柵極包括第二材料，其具有與第一型功函數(shù)相反的第二型功函數(shù)，以及將該第一元件與該第二元件配置成為一相同溝道形式的裝置。本發(fā)明提供改善的元件可靠度和效能。
文檔編號H01L29/43GK102214607SQ201010260670
公開日2011年10月12日 申請日期2010年8月19日 優(yōu)先權(quán)日2010年4月9日
發(fā)明者林大文, 江忠祐, 王世維 申請人:臺灣積體電路制造股份有限公司