專利名稱：通過從mos器件的高k/金屬柵極去除界面層縮小eot的制作方法
技術領域：
總的來說，本發(fā)明涉及集成電路器件，更具體地，涉及金屬氧化物半導體器件 (MOS)的結構及其形成方法。
背景技術：
縮小(Scaling)集成電路是對集成電路制造的繼續(xù)嘗試。目前，已經(jīng)研究了可使 用15nm技術制造的小規(guī)模集成電路。對于金屬氧化物半導體(MOS)器件，縮小將產(chǎn)生高性 能的電勢。當使用15nm技術制造MOS器件時，還需要削減柵極介電層的等效氧化層厚度 (EOT)，例如，削減至約0. 5nm。然而，這存在一定的困難。為了對15nm邏輯技術達到0. 5nm EOT的目標，必需去除通常用于當前工藝水平的高K/金屬柵極(HKMG)技術的、典型為 0. 5nm至1. Onm的SiO2界面層。然而，當通常使用的基于Hf的高K介電層與下層硅溝道 直接接觸時，所得到的MOS器件的溝道區(qū)域中的載流子遷移率通常會降至約普通Si遷移率 (例如，在高電場下約為lMV/cm)的50%。圖1和圖2示出了制造傳統(tǒng)MOS器件的中間階段。參照圖1，具有約為Inm厚度的 氧化硅界面層12位于襯底10上。包含HfO2的高K介電層14采用原子層沉積(ALD)沉積 在界面層12上。接下來，在高K介電層14上形成薄Hf層16作為除氧劑，以從界面層12 中取出氧(如箭頭15所示)，從而得到圖2所示的結構。薄Hf層16被轉變?yōu)镠fO2層并成 為HfO2層14的一部分。由于從界面層12中去除了氧，所以界面層12也被轉變?yōu)楣?，這等 效于去除了氧化硅界面層12。結果，削減了所得到柵極介電層的EOT的規(guī)模，例如，削減至 0. 6nm。圖1和圖2所示處理的缺陷在于溝道區(qū)域中的載流子遷移率會降至普通Si遷移 率的約90%至約50%之間。此外，減小了所得到柵極介電層的擊穿電壓。這是因為氧化硅 界面層的去除會導致所得到MOS器件的高K介電層的遠程軟光學聲子模式(remote soft optical phonon mode)與溝道區(qū)域中的載流子之間耦合性的增加，從而導致更低的載流子 遷移率。因此，在EOT縮小與遷移率降低之間存在折中。因此，需要能夠克服上述現(xiàn)有技術的缺陷的方法和結構。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，提供了一種集成電路結構，包括半導體襯底和半導體襯 底上方的聲子屏蔽層(phonon-screening layer)。在半導體襯底與聲子屏蔽層之間基本上 不存在界面層。高K介電層位于聲子屏蔽層上方。金屬柵極層位于高K介電層上方。此外還公開了其他實施例。本發(fā)明的有益特征包括減小MOS器件的柵極介電層的有效氧化層厚度(EOT)的可 行性，而不會引起載流子遷移率的降低。


為了更加完整地了解本發(fā)明及其優(yōu)點，現(xiàn)在將參照附圖在下面進行詳細描述，其 中圖1和圖2示出了制造傳統(tǒng)MOS器件的中間階段的截面圖；圖3A以及圖4-圖7是根據(jù)實施例的制造MOS器件的中間階段的截面圖；以及圖3B示出了半導體襯底表面的Si-H端。
具體實施例方式下面將詳細討論本發(fā)明實施例的制造和使用。然而，應當理解，本實施例提供了許 多可以在廣泛的多種特定背景下實施的可應用創(chuàng)造性概念。所討論的特定實施例僅示出了 制造和使用本發(fā)明的特定方式，并不限定本發(fā)明的范圍。提出了新的金屬氧化物半導體(MOS)器件的柵極構以及其形成方法。示出了根據(jù) 本發(fā)明實施例的制造中間階段。然后討論了實施例的變化和操作。在本發(fā)明的各附圖和所 示實施例中，類似的標號用于表示類似的元件。參照圖3A，提供了襯底20，其可以由常用半導體材料(例如，硅、鍺化硅(SiGe)JI 化硅(SiC)等)形成。淺溝槽隔離(STI)區(qū)域(未示出，參照圖7中的42)可以形成在襯 底20中。在襯底20的表面上可存在本征氧化物22，其可以為二氧化硅(SiO2))。對圖3A所示結構執(zhí)行清潔處理。該清潔處理可包括兩個步驟。第一步(通常稱 為標準清潔1或SCl)包括將襯底20浸泡在NH4OH/H2O2/H2O的溶液中大約10分鐘。該步 驟的主要目的在于去除顆粒和有機污染。第二步(通常稱為標準清潔2或SC2)使用NCI/ Η202/Η20的混合物浸泡例如大約10分鐘。該步驟的目的在于去除金屬污染。接下來，例如， 可以使用稀釋的氫氟酸(DHF)去除本征氧化物22。結果，如圖3B示意性所示出的，在襯底 20的表面上形成Si-H端。參照圖4，如箭頭21所表示的，執(zhí)行原位下游等離子體處理(in-situ downstream plasma treatment)。該原位下游等離子體處理可使用含有氮和氫的氣體(例如，N2H2)執(zhí) 行?？蛇x地，還可以使用諸如NH3、NF3或其組合物的氣體。下游等離子體處理可以導致襯底 20的NH結合面的形成，使得改善了最后執(zhí)行的原子層沉積(ALD)。圖5示出了聲子屏蔽層24的原位形成，其中，在下游等離子體步驟與形成聲子屏 蔽層24的步驟之間將襯底20保持的真空環(huán)境下。在實施例中，聲子屏蔽層24具有兩個特 性。首先，其會導致上面的高K介電層26(圖5中未示出，請參照圖6)的遠程軟光學聲子模 式與溝道區(qū)域40(圖5中未示出，請參照圖7)中的載流子之間的弱耦合性。其次，其保持 溝道區(qū)域中的載流子遷移率(下文稱為第一載流子遷移率)。因此，在聲子屏蔽層24中并 不使用已知的HfO2和&02。聲子屏蔽層24的可用材料包括但不限于AlNJrSiO4和A1203。 在所得到的結構中，在襯底20與聲子屏蔽層24之間基本上不存在界面層(SiOx，其中，χ為 1至2)，這意味著界面層根本不存在或具有小于約2人的厚度。在示例性實施例中，聲子屏 蔽層24具有小于約0. 8nm，甚至小于約0. 6nm的厚度。然而，應當理解，整個說明書中限定 的尺寸僅僅是實例，在使用不同的形成技術時可以進行改變。此外，聲子屏蔽層24的k值 大于氧化硅的k值，甚至大于12。聲子屏蔽層24的高k值可以有利地使柵極介電層的EOT 減小。
圖6示出了高K介電層26的形成。在示例性實施例中，高K介電層26具有大于 聲子屏蔽層24的k值的k值。此外，高K介電層26的k值可以大于約30，或者甚至大于約 40。高K介電層的高k值使得所得MOS器件的柵極介電層的EOT減小。高K介電層26的 材料可以具有或不具有聲子屏蔽能力。圖6還示出了金屬柵極28的形成。金屬柵極28的材料取決于所得到的MOS器件 為NMOS器件還是PMOS器件。如果所得到的MOS器件為NMOS器件，則金屬柵極28可以由 具有低功函的邊帶金屬(band-edge metal)形成。相反，如果所得到的MOS器件為PMOS器 件，則金屬柵極28可以由具有高功函的邊帶金屬形成。然后，繼續(xù)進行處理以形成MOS器件，對圖6所示的堆疊層進行圖樣化以形成所 得MOS器件的柵極堆疊。圖7示出了示例性MOS器件。所得到的柵極堆疊包括聲子屏蔽層 24’、高K介電層26’和金屬柵極極層28’，它們分別是經(jīng)過圖樣化的聲子屏蔽層24、高K介 電層26、金屬柵極極層28和多晶硅的剩余部分。還形成了柵極隔離物32、輕摻雜源極/漏 極區(qū)34、深源極/漏極區(qū)36和硅化物38。這些部件的形成處理在現(xiàn)有技術中是公知的，因 此這里不再重復。本發(fā)明的實施例具有多個有利特征。通過去除氧化硅界面層，有效減小了柵極介 電層的EOT。在示例性實施例中，聲子屏蔽層24 (由&Si04形成)的厚度約為0. 8nm，且高 K介電層26 (由k值大于30的高K介電材料形成)的厚度約為1.2nm，柵極介電層的EOT 只有0.42nm，其小于15nm技術節(jié)點所期望的約0. 5nm的目標EOT。另一方面，利用聲子屏 蔽層24使MOS器件中高K介電層26的遠程軟光學聲子模式與溝道區(qū)域40 (圖7)中的載 流子之間的耦合性最小，不會犧牲溝道區(qū)域中載流子的載流子遷移率。因此，可以制造性能 提高的小規(guī)模MOS器件。盡管已經(jīng)詳細描述了本發(fā)明及其優(yōu)點，但應當理解，在不背離由所附權利要求限 定的本發(fā)明的精神和范圍的前提下，可以做出多種改變、替換和變化。另外，本應用的范圍 并不限于說明書中描述的處理、機械裝置、制造以及物質(zhì)、方式、方法和步驟的組合。根據(jù)本 發(fā)明的公開內(nèi)容，本領域普通技術人員可容易地理解，根據(jù)本發(fā)明，可以利用如這里所描述 的對應實施例執(zhí)行基本相同的功能或實現(xiàn)基本相同的結果、已經(jīng)存在或之后將要開發(fā)的處 理、機械裝置、制造以及物質(zhì)、方式、方法或步驟的組合。因此，所附權利要求意在包括這些 處理、機械裝置、制造以及物質(zhì)、方式、方法或步驟的組合的范圍內(nèi)。此外，每個權利要求都 構成單獨的實施例，并且各種權利要求和實施例的組合均在本發(fā)明的范圍內(nèi)。
權利要求
一種集成電路結構，包括半導體襯底；聲子屏蔽層，在所述半導體襯底上方，其中，在所述半導體襯底與所述聲子屏蔽層之間基本不存在界面層；高K介電層，在所述聲子屏蔽層上方；以及金屬柵極層，在所述高K介電層上方。
2.根據(jù)權利要求1所述的集成電路結構，其中，所述聲子屏蔽層與所述高K介電層物理 接觸。
3.根據(jù)權利要求1所述的集成電路結構，其中，所述高K介電層的k值大于所述聲子屏 蔽層的k值，以及所述高K介電層具有大于約30的k值。
4.根據(jù)權利要求1所述的集成電路結構，其中，所述聲子屏蔽層由從主要由A1N、 ZrSiO4和Al2O3組成的組中選擇出的材料形成，其中，所述界面層為氧化硅層。
5.根據(jù)權利要求1所述的集成電路結構，還包括位于所述金屬柵極層上方的多晶硅層。
6.根據(jù)權利要求1所述的集成電路結構，其中，所述聲子屏蔽層、所述高K介電層和所 述金屬柵極層形成柵極堆疊，以及其中，所述集成電路還包括源極/漏極區(qū)，所述源極/漏 極區(qū)具有在所述半導體襯底中并與所述柵極堆疊相鄰的部分，以及所述聲子屏蔽層和所述 高K介電層具有小于0. 5nm的組合等效氧化層厚度(EOT)。
7.一種集成電路結構，包括 硅襯底；柵極堆疊，包括聲子屏蔽層，在所述硅襯底上方并與所述硅襯底接觸；高K介電層，在所述聲子屏蔽層上方，其中，所述高K介電層的k值大于所述聲子屏蔽 層的k值；和金屬柵極層，在所述高K介電層上方；以及 源極/漏極區(qū)，與所述柵極堆疊相鄰。
8.根據(jù)權利要求7所述的集成電路結構，其中，所述高K介電層具有大于約30的k值。
9.根據(jù)權利要求7所述的集成電路結構，其中，所述聲子屏蔽層由從主要由A1N、 ZrSiO4和Al2O3組成的組中選擇出的材料形成。
10.根據(jù)權利要求7所述的集成電路結構，還包括位于所述金屬柵極層上方的多晶硅層。
11.根據(jù)權利要求7所述的集成電路結構，其中，所述聲子屏蔽層和所述高K介電層具 有小于約0. 5nm的組合等效氧化層厚度(EOT)。
12.—種集成電路結構，包括 硅襯底；以及柵極堆疊，包括聲子屏蔽層，在所述硅襯底上方并與所述硅襯底接觸，其中，所述聲子屏蔽層由從主要 由A1N、ZrSiO4和Al2O3組成的組中選擇出的材料形成；高K介電層，在所述聲子屏蔽層上方，其中，所述高K介電層的k值大于所述聲子屏蔽層的k值；和金屬柵極層，在所述高K介電層上方。
13.根據(jù)權利要求12所述的集成電路結構，還包括位于所述金屬柵極層上方的多晶硅 層以及源極/漏極區(qū)，所述源極/漏極區(qū)具有在所述半導體襯底中并與所述柵極堆疊相鄰 的部分。
14.根據(jù)權利要求12所述的集成電路結構，其中，所述聲子屏蔽層和所述高K介電層具 有小于約0. 5nm的組合等效氧化層厚度(EOT)。
15.根據(jù)權利要求12所述的集成電路結構，其中，所述聲子屏蔽層包括A1N、ZrSiO4或 Al2O30全文摘要
一種通過從MOS器件的高K/金屬柵極去除界面層縮小EOT的集成電路結構，包括半導體襯底以及半導體襯底上方的聲子屏蔽層。在半導體襯底與聲子屏蔽層之間基本不存在界面層。高K介電層位于聲子屏蔽層上方。金屬柵極層位于高K介電層上方。
文檔編號H01L29/423GK101958341SQ20101022960
公開日2011年1月26日 申請日期2010年7月13日 優(yōu)先權日2009年7月15日
發(fā)明者許俊豪 申請人:臺灣積體電路制造股份有限公司