專利名稱：一種半導體器件及其制造方法
技術領域：
本發(fā)明通常涉及一種半導體器件結構及其制造方法，具體來說，涉及一種減少柵極等效氧化層厚度的半導體器件結構及其制造方法。
背景技術：
作為微電子技術核心的CMOS技術已經(jīng)成為現(xiàn)代電子產(chǎn)品中的支撐力量。隨著 CMOS器件特征尺寸的不斷減小，作為CMOS器件柵介質(zhì)材料的SiO2的物理厚度已逐漸臨近極限。采用高k柵介質(zhì)材料和金屬柵電極材料，標志著從推出多晶硅柵MOS晶體管以來，晶體管技術的一個突破，具有里程碑作用。高k柵介質(zhì)材料的引入可以保證在同等等效氧化層厚度(EOT)的情況下，有效地增加柵介質(zhì)的物理厚度，使得隧穿電流得到有效的抑制；金屬柵電極材料的引入不僅消除了多晶硅柵電極的耗盡效應和摻雜原子擴散問題，而且還有效地降低了柵電極的電阻，并解決了高k柵介質(zhì)材料與多晶硅柵之間的不兼容問題。目前，有關高k柵介質(zhì)材料的研究已取得了一定的進展。通過界面控制和成膜工藝優(yōu)化，可以獲得超薄(EOT :0. 5nm，物理厚度2. 4nm)、低漏電流(Jg :10A/cm2)的HfO2高k 柵介質(zhì)絕緣膜。然而通過器件性能測試發(fā)現(xiàn)，隨著EOT的極度減小( 0.5nm)，平帶電壓 (Vfb)非常明顯地向硅的帶隙中間值附近偏移。這主要是由于高k柵介質(zhì)和金屬柵電極的兼容性問題和熱穩(wěn)定性問題造成的，并且會極大的增加器件的功耗。此外，Vfb的異常偏移現(xiàn)象是由于柵電極與高k柵介質(zhì)間的特殊界面特性造成的，例如，多晶硅柵與HfO2界面處 Si-Hf鍵的形成引起的費米能級釘扎效應、金屬柵與高k柵介質(zhì)界面及高k柵介質(zhì)與SiO2 界面處偶極子的形成引起的費米能級釘扎效應等。顯然，金屬柵與高k柵介質(zhì)結構CMOS器件的閾值電壓控制技術研究并不只是和金屬柵材料本身的功函數(shù)有關，而是要把金屬柵與高k柵介質(zhì)結構作為一個整體來研究。要求NMOS和PMOS器件的閾值電壓在保持絕對值大致相等的前提下，還要盡可能的降低閾值電壓的數(shù)值。利用合適的材料和結構來調(diào)節(jié)有效功函數(shù)，進而降低器件閾值電壓是目前最直接、可行和有效的方法。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種通過利用偶極子相消的方法，有效調(diào)節(jié)閾值電壓和減小等效氧化層厚度(EOT)的半導體器件結構及其制造方法。本發(fā)明的半導體器件結構包括 半導體襯底；形成于所述半導體襯底上的柵極結構，其中，所述柵極結構包括在所述半導體襯底上的界面層、在所述界面層上的第一高k柵介質(zhì)層、在所述第一高k柵介質(zhì)層上的第二高k柵介質(zhì)層、在所述第二高k柵介質(zhì)層上的第三高k柵介質(zhì)層、在所述第三高k柵介質(zhì)層上的金屬柵層，其中所述第二高k柵介質(zhì)層的介電常數(shù)高于所述第一和第三高k柵介質(zhì)層的介電常數(shù)。本發(fā)明還提供了一種半導體器件的制造方法，該方法包括提供半導體襯底；在所述半導體襯底上形成界面層；在所述界面層上形成第一高k柵介質(zhì)層；在所述第一高k 柵介質(zhì)層上形成第二高k柵介質(zhì)層；在所述第二高k柵介質(zhì)層上形成第三高k柵介質(zhì)層；在所述第三高k柵介質(zhì)層上形成金屬柵層；對所述器件進行加工，以形成柵極結構；其中，所述第二高k柵介質(zhì)層的介電常數(shù)高于所述第一和第三高k柵介質(zhì)層的介電常數(shù)。本發(fā)明還提供了另外一種半導體器件，包括具有第一區(qū)域和第二區(qū)域的半導體襯底，其中所述第一區(qū)域為NMOS器件區(qū)域，所述第二區(qū)域為PMOS器件區(qū)域；形成于所述第一區(qū)域上的第一柵極結構和形成于所述第二區(qū)域上的第二柵極結構，其中，所述第一柵極結構包括在所述半導體襯底上的界面層、在所述界面層上的第一高k柵介質(zhì)層、在所述第一高k柵介質(zhì)層上的第二高k柵介質(zhì)層、在所述第二高k柵介質(zhì)層上的第三高k柵介質(zhì)層、 在所述第三高k柵介質(zhì)層上的金屬柵層，其中所述第二高k柵介質(zhì)層的介電常數(shù)高于所述第一和第三高k柵介質(zhì)層的介電常數(shù)；所述第二柵極結構包括在所述半導體襯底上的界面層、在所述界面層上的第四高k柵介質(zhì)層、在所述第四高k柵介質(zhì)層上的第五高k柵介質(zhì)層、在所述第五高k柵介質(zhì)層上的第六高k柵介質(zhì)層、在所述第六高k柵介質(zhì)層上的金屬柵層，其中所述第五高k柵介質(zhì)層的介電常數(shù)高于第四和第六高k柵介質(zhì)層的介電常數(shù)。本發(fā)明還提供了另外一種半導體器件的制造方法，該方法包括提供具有第一區(qū)域和第二區(qū)域的半導體襯底，其中所述第一區(qū)域為NMOS器件區(qū)域，所述第二區(qū)域為PMOS器件區(qū)域；在所述半導體襯底上形成界面層；在所述界面層上先后形成第一高k柵介質(zhì)層、第二高k柵介質(zhì)層和第三高k柵介質(zhì)層，其中，所述第二高k柵介質(zhì)層的介電常數(shù)高于所述第一和第三高k柵介質(zhì)層的介電常數(shù)；分別去除所述半導體襯底第二區(qū)域上的第三高k柵介質(zhì)層、第二高k柵介質(zhì)層、第一高k柵介質(zhì)層；在所述器件上先后形成第四高k柵介質(zhì)層、第五高k柵介質(zhì)層和第六高k柵介質(zhì)層，其中，所述第五高k柵介質(zhì)層的介電常數(shù)高于所述第四和第六高k柵介質(zhì)層的介電常數(shù)；分別去除所述半導體襯底第一區(qū)域上的第六高k柵介質(zhì)層、第五高k柵介質(zhì)層、第四高k柵介質(zhì)層；在所述器件上形成金屬柵層；對所述器件進行加工，以分別形成屬于第一區(qū)域的第一柵極結構和屬于第二區(qū)域的第二柵極結構。本發(fā)明是在MOS器件的高k柵介質(zhì)層內(nèi)部插入一層更高k介質(zhì)，該更高k值電介質(zhì)作為主高k介質(zhì)，有效降低等效氧化層厚度；利用該更高k介質(zhì)與上下高k柵介質(zhì)層形成反向偶極子，相互抵消，在有效調(diào)節(jié)閾值電壓的情況下，獲得更小的等效氧化層厚度(EOT)。


圖1示出了根據(jù)本發(fā)明的第一實施例的半導體器件的制造方法的流程圖；圖2-7示出了根據(jù)本發(fā)明的第一實施例的半導體器件的各個制造階段的示意圖；圖8示出了根據(jù)本發(fā)明的第二實施例的半導體器件的制造方法的流程圖；以及圖9-19示出了根據(jù)本發(fā)明的第二實施例的半導體器件的各個制造階段的示意圖。
具體實施例方式本發(fā)明通常涉及一種半導體器件的制造方法，尤其涉及一種調(diào)節(jié)閾值電壓特性的方法。下文的公開提供了許多不同的實施例或例子用來實現(xiàn)本發(fā)明的不同結構。為了簡化本發(fā)明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復參考數(shù)字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此外，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領域普通技術人員可以意識到其他工藝的可應用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上” 的結構可以包括第一和第二特征形成為直接接觸的實施例，也可以包括另外的特征形成在第一和第二特征之間的實施例，這樣第一和第二特征可能不是直接接觸。第一實施例參考圖1，圖1示出了根據(jù)本發(fā)明實施例的半導體器件的制造方法的流程圖。該方法可能包含在集成電路的形成過程或其部分中，可能包括靜態(tài)隨機存取存儲器(SRAM)和/ 或者其它邏輯電路，無源元件例如電阻、電容器和電感，和有源元件例如P溝道場效應晶體管(PFET)，N溝道場效應晶體管(NFET)，金屬氧化物半導體場效應晶體管(MOSFET)，互補金屬氧化物半導體(CM0Q晶體管，雙極晶體管，高壓晶體管，高頻晶體管，其它記憶單元，其組合和/或者其它半導體器件。步驟301，提供半導體襯底402(例如，晶片)。參考圖2。在實施例中，襯底402包括晶體結構中的硅襯底。如本領域所知曉的，根據(jù)設計要求襯底可包括各種不同的摻雜配置(例如，P型襯底或者η型襯底)。襯底的其它例子包括其它元素半導體，例如鍺和金剛石?；蛘撸r底可包括化合物半導體，例如，碳化硅，砷化鎵，砷化銦，或者磷化銦。進一步， 為了提高性能，襯底可選擇性地包括一個外延層(印i層)，和/或者硅絕緣體(SOI)結構。 更進一步，襯底可包括形成在其上的多種特征，包括有源區(qū)域，有源區(qū)域中的源極和漏極區(qū)域，隔離區(qū)域(例如，淺溝槽隔離(STI))，和/或者本領域已知的其它特征，所述半導體襯底可以是經(jīng)過前期工藝處理而提供的，例如經(jīng)過清洗工藝，清洗藥液包括酸、HCl酸、 H202、NH40H、HF 酸等。步驟302，在半導體襯底402上形成界面層408。如圖2所示，在半導體襯底402 上生長一層絕緣界面層408。在本實施例中，絕緣界面層408為SiO2,也可以使用其他材料來形成，例如氮化硅或者氮氧化硅材料。步驟303，在界面層408上形成第一高k柵介質(zhì)層410。如圖3所示，在絕緣界面層408上沉積第一高k柵介質(zhì)層410。其中，第一高k柵介質(zhì)層410可包括高-k材料。對于NMOS器件，第一高k柵介質(zhì)層410的介電常數(shù)范圍為12-25，高_k材料的例子包括例如 HfLaOx, HfLaON, HfSiOx, HfSiON, La203、Y2O3> MgO、Dy2O3> Gd2O3 或其組合或者其它適當?shù)牟牧?；對于PMOS器件，第一高k柵介質(zhì)層410的介電常數(shù)范圍為8-25，高_k材料的例子包括例如HfA10x、HfAlON, A1203、TiO2, ZrO2或其組合或者其它適當?shù)牟牧?。第一高k柵介質(zhì)層 410可通過熱氧化、化學氣相沉積、原子層沉積(ALD)形成。這僅是示例，不局限于此。步驟304，在第一高k柵介質(zhì)層410上形成第二高k柵介質(zhì)層412。如圖4所示， 在第一高k柵介質(zhì)層410上沉積第二高k柵介質(zhì)層412。其中，第二高k柵介質(zhì)層412可包括介電常數(shù)比第一高k柵介質(zhì)層410更高的高_k材料。材料可能為Hf02、Lii203、HfTi0x、 HfLa0x、Ti02、Ta205、硅化物或其組合等。對于NMOS和PMOS器件，第二高k柵介質(zhì)層412的介電常數(shù)范圍為16-80，高于第一高k柵介質(zhì)層410的介電常數(shù)。第二高k柵介質(zhì)層412可通過熱氧化、化學氣相沉積、原子層沉積(ALD)形成。這僅是示例，不局限于此。步驟305，在第二高k柵介質(zhì)層412上形成第三高k柵介質(zhì)層414。如圖5所示， 在第二高k柵介質(zhì)層412上沉積第三高k柵介質(zhì)層414。其中，第三高k柵介質(zhì)層414可包括高_k材料，例如，和氧化硅相比具有高介電常數(shù)的材料。對于NMOS器件，第三高k柵介質(zhì)層414的介電常數(shù)范圍為12-25，高-k材料的例子包括例如HfLaOx、HfLaON, HfSiOx, HfSiONaa2O3>Y2O3>MgO,Dy2O3>Gd2O3或其組合或者其它適當?shù)牟牧希粚τ赑MOS器件，第三高 k柵介質(zhì)層414的介電常數(shù)范圍為8-25，高-k材料的例子包括例如HfA10x、HfA10N、Al203、 Ti02、Zr02或其組合或者其它適當?shù)牟牧?。其中，第三高k柵介質(zhì)層414的介電常數(shù)低于第二高k柵介質(zhì)層412。特別地，第三高k柵介質(zhì)層214和第一高k柵介質(zhì)層210可以是同種材料也可以是不同種材料。第三高k柵介質(zhì)層414可通過熱氧化、化學氣相沉積、原子層沉積(ALD)形成。這僅是示例，不局限于此。步驟306，在第三高k柵介質(zhì)層414上形成金屬柵層422。如圖6所示，在第三高k 柵介質(zhì)層414上沉積金屬柵層422，其中金屬柵層422從包含下列元素的組中選擇元素來形成TiN、TaN、MoN、HfN, TaAIN、TiAIN、MoAIN、HfAIN、TaYbN, TaErN, TaTbN, TaC, HfC, TaSiC、 HfSiC、Pt、Ru、Ir、W、Mo、Re、RuOx, RuTax、HfRux、多晶硅、金屬硅化物或上述材料的組合。在本實施例中，金屬柵層422可使用原子層沉積、化學氣相沉積(CVD)、高密度等離子體CVD、 濺射或其他合適的方法。以上僅僅是作為示例，不局限于此。步驟307，對所述器件進行加工，以形成柵極結構。如圖7所示，對所述器件進行圖形化，以形成柵極結構?？梢岳酶煞涛g或者濕法刻蝕技術對所述器件進行圖形化。這僅是示例，本發(fā)明不局限于此。本實施例的MOS器件在第一和第三高k柵介質(zhì)層內(nèi)插入一層更高k介質(zhì)，即第二高k柵介質(zhì)層。該第二高k柵介質(zhì)層作為主高k介質(zhì)層，能夠有效降低等效氧化層厚度；利用該更高k柵介質(zhì)層與第一和第三高k柵介質(zhì)層形成反向偶極子，相互抵消，在有效調(diào)節(jié)閾值電壓的情況下，獲得更小的等效氧化層厚度。第二實施例下面將僅就第二實施例區(qū)別于第一實施例的方面進行闡述。未描述的部分應當認為與第一實施例采用了相同的步驟、方法或者工藝來進行，因此再次不再贅述。參考圖8，圖8示出了根據(jù)本發(fā)明實施例的半導體器件的制造方法的流程圖。步驟101，提供具有第一區(qū)域204和第二區(qū)域206的半導體襯底202(例如，晶片)。 參考圖8。在實施例中，襯底202包括晶體結構中的硅襯底。如本領域所知曉的，根據(jù)設計要求襯底可包括各種不同的摻雜配置(例如，P型襯底或者η型襯底)，其中第一區(qū)域204 具有與第二區(qū)域206不同的摻雜類型；例如，第一區(qū)域204為NMOS器件的區(qū)域；第二區(qū)域為 PMOS器件的區(qū)域，或者反之。襯底的其它例子包括其它元素半導體，例如鍺和金剛石?；蛘撸r底可包括化合物半導體，例如，碳化硅，砷化鎵，砷化銦，或者磷化銦。進一步，為了提高性能，襯底可選擇性地包括一個外延層(印i層)，和/或者硅絕緣體(SOI)結構。更進一步，襯底可包括形成在其上的多種特征，包括有源區(qū)域，有源區(qū)域中的源極和漏極區(qū)域， 隔離區(qū)域(例如，淺溝槽隔離(STI))，和/或者本領域已知的其它特征，所述半導體襯底可以是經(jīng)過前期工藝處理而提供的，例如經(jīng)過清洗工藝，清洗藥液包括H2SO4酸、HCl酸、H2O2, NH4OH, HF酸等。參考圖8的例子，提供了一個包含第一區(qū)域204和第二區(qū)域206的半導體襯底202。步驟102，在半導體襯底202上形成界面層208。如圖9所示，在半導體襯底202 上生長一層絕緣界面層208。在本實施例中，絕緣界面層208為SiO2,也可以使用其他材料來形成，例如氮化硅或者氮氧化硅材料。
步驟103，形成第一區(qū)域的NMOS器件的柵堆疊，具體來說在界面層208上先后形成第一高k柵介質(zhì)層210、第二高k柵介質(zhì)層212和第三高k柵介質(zhì)層214。如圖10所示， 首先，在絕緣界面層208上沉積第一高k柵介質(zhì)層210。然后，如圖11所示，在第一高k柵介質(zhì)層210上沉積第二高k柵介質(zhì)層212。之后，如圖12所示，在第二高k柵介質(zhì)層212上沉積第三高k柵介質(zhì)層214。其中，第一高k柵介質(zhì)層210和第三高k柵介質(zhì)層214可包括高_k材料，例如和氧化硅相比具有高介電常數(shù)的材料。對于作為NMOS器件的第一區(qū)域，第一高k柵介質(zhì)層210與第三高k柵介質(zhì)層214的介電常數(shù)范圍為12-25，高_k材料的例子包括例如 HfLaOx、HfLaON、HfSiOx、HfSiON、Lei2O3 J2O3、MgO、Dy2O3、Gd2O3 或其組合或者其它適當?shù)牟牧?。特別地，第一高k柵介質(zhì)層210和第三高k柵介質(zhì)層214可以是同種材料也可以是不同種材料。第二高k柵介質(zhì)層212的介電常數(shù)高于第一高k柵介質(zhì)層210和第三高 k柵介質(zhì)層214的介電常數(shù)。例如，第二高k柵介質(zhì)層212的介電常數(shù)范圍可以為16-80。 材料可以為Hf02、La203、HfTi0x、HfLa0x、Ti02、Ta205、硅化物或其組合等。第一高k柵介質(zhì)層 210、第二高k柵介質(zhì)層212和第三高k柵介質(zhì)層214可通過熱氧化、化學氣相沉積、原子層沉積(ALD)形成。這僅是示例，不局限于此。步驟104，分別去除半導體襯底202第二區(qū)域206上的第三高k柵介質(zhì)層214、第二高k柵介質(zhì)層212、第一高k柵介質(zhì)層210。首先，在第一區(qū)域204上的第三高k柵介質(zhì)層214上覆蓋一層掩模層，然后對未覆蓋掩模層的第二區(qū)域206上的第三高k柵介質(zhì)層214 進行刻蝕，接著，對第二高k柵介質(zhì)層212進行刻蝕，之后，對第一高k柵介質(zhì)層210進行刻蝕。然后，去除掉第一區(qū)域204上的第三高k柵介質(zhì)層214上的掩模層，以形成如圖13所示的器件結構。步驟105，形成第二區(qū)域的PMOS器件的柵堆疊，具體來說在所述器件上先后形成第四高k柵介質(zhì)層216、第五高k柵介質(zhì)層218和第六高k柵介質(zhì)層220。如圖14所示， 首先，在如圖13所述的器件上沉積第四高k柵介質(zhì)層216。然后，如圖15所示，在第四高 k柵介質(zhì)層216上沉積第五高k柵介質(zhì)層218。之后，如圖16所示，在第五高k柵介質(zhì)層 218上沉積第六高k柵介質(zhì)層220。其中，第四高k柵介質(zhì)層216和第六高k柵介質(zhì)層220 可包括高_k材料，例如和氧化硅相比具有高介電常數(shù)的材料。對于作為PMOS器件的第二區(qū)域，第四高k柵介質(zhì)層216與第六高k柵介質(zhì)層220的介電常數(shù)范圍為8-25，高_k材料的例子包括例如HfA10x、HfA10N、Al203、Ti02、ZiO2或其組合或者其它適當?shù)牟牧稀Ｌ貏e地， 第四高k柵介質(zhì)層216和第六高k柵介質(zhì)層220可以是同種材料也可以是不同種材料。第五高k柵介質(zhì)層218的介電常數(shù)高于第四高k柵介質(zhì)層216和第六高k柵介質(zhì)層220的介電常數(shù)。例如第五高k柵介質(zhì)層218的介電常數(shù)范圍為16-80。材料可能為Hf02、La203、 HfTi0x、HfLa0x、Ti02、Ta205、硅化物或其組合等。第四高k柵介質(zhì)層216、第五高k柵介質(zhì)層 218和第六高k柵介質(zhì)層220可通過熱氧化、化學氣相沉積、原子層沉積(ALD)形成。這僅是示例，不局限于此。步驟106，分別去除所述半導體襯底202第一區(qū)域204上的第六高k柵介質(zhì)層220、 第五高k柵介質(zhì)層218、第四高k柵介質(zhì)層216。對第一區(qū)域204上的第六高k柵介質(zhì)層 220、第五高k柵介質(zhì)層218以及第四高k柵介質(zhì)層216進行化學機械研磨拋光，以形成如圖17所示的器件結構。步驟107，在所述器件上形成金屬柵層222。如圖18所示，在如圖17所示的器件
9上沉積金屬柵層222，其中金屬柵層222從包含下列金屬的組中選擇來形成TiN、TaN、MoN、 HfN, TaAlN, TiAlN,MoAIN、HfAIN、TaYbN, TaErN, TaTbN, TaC, HfC, TaSiC、HfSiC、Pt、Ru、Ir、 W、Mo、Re、RuOx, RuTax, HfRux、多晶硅、金屬硅化物或上述材料的組合。在本實施例中，金屬柵層222可使用原子層沉積、化學氣相沉積(CVD)、高密度等離子體CVD、濺射或其他合適的方法。以上僅僅是作為示例，不局限于此。步驟108，對所述器件進行加工，以分別形成屬于第一區(qū)域204的第一柵極結構和屬于第二區(qū)域206的第二柵極結構，從而形成NMOS器件和PMOS器件。如圖19所示，對所述第一區(qū)域204和第二區(qū)域206進行圖形化，以形成第一柵極結構和第二柵極結構?？梢岳酶煞涛g或者濕法刻蝕技術對所述第一區(qū)域和第二區(qū)域進行圖形化。這僅是示例，本發(fā)明不局限于此。本發(fā)明是在MOS器件的高k柵介質(zhì)層內(nèi)部插入一層更高k介質(zhì)，該更高k值電介質(zhì)作為主高k介質(zhì)，有效降低等效氧化層厚度；利用該更高k介質(zhì)與上下高k柵介質(zhì)層形成反向偶極子，相互抵消，在有效調(diào)節(jié)閾值電壓的情況下，獲得更小的等效氧化層厚度(EOT)。雖然關于示例實施例及其優(yōu)點已經(jīng)詳細說明，應當理解在不脫離本發(fā)明的精神和所附權利要求限定的保護范圍的情況下，可以對這些實施例進行各種變化、替換和修改。對于其他例子，本領域的普通技術人員應當容易理解在保持本發(fā)明保護范圍內(nèi)的同時，工藝步驟的次序可以變化。此外，本發(fā)明的應用范圍不局限于說明書中描述的特定實施例的工藝、機構、制造、物質(zhì)組成、手段、方法及步驟。從本發(fā)明的公開內(nèi)容，作為本領域的普通技術人員將容易地理解，對于目前已存在或者以后即將開發(fā)出的工藝、機構、制造、物質(zhì)組成、手段、方法或步驟，其中它們執(zhí)行與本發(fā)明描述的對應實施例大體相同的功能或者獲得大體相同的結果，依照本發(fā)明可以對它們進行應用。因此，本發(fā)明所附權利要求旨在將這些工藝、機構、制造、物質(zhì)組成、手段、方法或步驟包含在其保護范圍內(nèi)。
權利要求
1.一種半導體器件，包括 半導體襯底；形成于所述半導體襯底上的柵極結構，其中，所述柵極結構包括在所述半導體襯底上的界面層、在所述界面層上的第一高k 柵介質(zhì)層、在所述第一高k柵介質(zhì)層上的第二高k柵介質(zhì)層、在所述第二高k柵介質(zhì)層上的第三高k柵介質(zhì)層、在所述第三高k柵介質(zhì)層上的金屬柵層，其中所述第二高k柵介質(zhì)層的介電常數(shù)高于所述第一和第三高k柵介質(zhì)層的介電常數(shù)。
2.根據(jù)權利要求1所述的器件，其中對于NMOS器件，所述第一、第三高k柵介質(zhì)層的介電常數(shù)為12-25 ；對于PMOS器件，所述第一、第三高k柵介質(zhì)層的介電常數(shù)為8-25。
3.根據(jù)權利要求2所述的器件，其中對于NMOS器件，所述第一、第三高k柵介質(zhì)層從包含下列元素的組中選擇元素來形成HfLaOx、HfLaON, HfSiOx、HfSiON、La2O3、Y2O3、MgO、Dy2O3、 Gd2O3或其組合；對于PMOS器件，所述第一、第三高k柵介質(zhì)層從包含下列元素的組中選擇元素來形成HfA10x、HfAlON, A1203、TiO2, ZrO2 或其組合。
4.根據(jù)權利要求1所述的器件，其中所述第二高k柵介質(zhì)層的介電常數(shù)為16-80。
5.根據(jù)權利要求4所述的器件，其中所述第二高k柵介質(zhì)層從包含下列元素的組中選擇元素來形成Hf02、La203、HfTiOx, HfLaOx, TiO2, Ta2O5、硅化物或其組合。
6.根據(jù)權利要求1所述的器件，其中所述金屬柵層從包含下列元素的組中選擇元素 ^ ] :TiN, TaN, MoN, HfN, TaAlN, TiAlN, MoAIN、HfAlN, TaYbN, TaErN, TaTbN, TaC, HfC, TaSiC、HfSiC、Pt、Ru、Ir、W、Mo、Re、RuOx、RuTeix、HfRux、多晶硅、金屬硅化物或其組合。
7.一種半導體器件的制造方法，包括 提供半導體襯底；在所述半導體襯底上形成界面層； 在所述界面層上形成第一高k柵介質(zhì)層； 在所述第一高k柵介質(zhì)層上形成第二高k柵介質(zhì)層； 在所述第二高k柵介質(zhì)層上形成第三高k柵介質(zhì)層； 在所述第三高k柵介質(zhì)層上形成金屬柵層； 對所述器件進行加工，以形成柵極結構；其中，所述第二高k柵介質(zhì)層的介電常數(shù)高于所述第一和第三高k柵介質(zhì)層的介電常數(shù)。
8.根據(jù)權利要求7所述的方法，其中對于NMOS器件，所述第一、第三高k柵介質(zhì)層的介電常數(shù)為12-25 ；對于PMOS器件，所述第一、第三高k柵介質(zhì)層的介電常數(shù)為8-25。
9.根據(jù)權利要求8所述的方法，其中對于NMOS器件，所述第一、第三高k柵介質(zhì)層從包含下列元素的組中選擇元素來形成HfLaOx、HfLaON, HfSiOx、HfSiON、La2O3、Y2O3、MgO、Dy2O3、 Gd2O3或其組合；對于PMOS器件，所述第一、第三高k柵介質(zhì)層從包含下列元素的組中選擇元素來形成HfA10x、HfAlON, A1203、TiO2, ZrO2 或其組合。
10.根據(jù)權利要求7所述的方法，其中所述第二高k柵介質(zhì)層的介電常數(shù)為16-80。
11.根據(jù)權利要求10所述的方法，其中所述第二高k柵介質(zhì)層從包含下列元素的組中選擇元素來形成Hf02、La203> HfTiOx, HfLaOx, TiO2, Ta2O5、硅化物或其組合。
12.根據(jù)權利要求7所述的方法，其中所述金屬柵層從包含下列元素的組中選擇元素:TiN, TaN, MoN、HfN, TaAlN, TiAIN、MoAIN、HfAlN, TaYbN, TaErN, TaTbN, TaC, HfC, TaSiC、HfSiC、Pt、Ru、Ir、W、Mo、Re、RuOx, RuTax, HfRux、多晶硅、金屬硅化物或其組合。
13.一種半導體器件，包括具有第一區(qū)域和第二區(qū)域的半導體襯底，其中所述第一區(qū)域為NMOS器件區(qū)域，所述第二區(qū)域為PMOS器件區(qū)域；形成于所述第一區(qū)域上的第一柵極結構和形成于所述第二區(qū)域上的第二柵極結構， 其中，所述第一柵極結構包括在所述半導體襯底上的界面層、在所述界面層上的第一高k柵介質(zhì)層、在所述第一高k柵介質(zhì)層上的第二高k柵介質(zhì)層、在所述第二高k柵介質(zhì)層上的第三高k柵介質(zhì)層、在所述第三高k柵介質(zhì)層上的金屬柵層，其中所述第二高k柵介質(zhì)層的介電常數(shù)高于所述第一和第三高k柵介質(zhì)層的介電常數(shù)；所述第二柵極結構包括在所述半導體襯底上的界面層、在所述界面層上的第四高k 柵介質(zhì)層、在所述第四高k柵介質(zhì)層上的第五高k柵介質(zhì)層、在所述第五高k柵介質(zhì)層上的第六高k柵介質(zhì)層、在所述第六高k柵介質(zhì)層上的金屬柵層，其中所述第五高k柵介質(zhì)層的介電常數(shù)高于所述第四和第六高k柵介質(zhì)層的介電常數(shù)。
14.根據(jù)權利要求13所述的器件，其中對于所述第一柵極結構，所述第一、第三高k柵介質(zhì)層的介電常數(shù)為12-25;對于所述第二柵極結構，所述第四、第六高k柵介質(zhì)層的介電常數(shù)為8-25。
15.根據(jù)權利要求14所述的器件，其中對于所述第一柵極結構，所述第一、第三高k柵介質(zhì)層從包含下列元素的組中選擇元素來形成=HfLaOx、Hf LaON、HfS0x、HfSiON、La2O3 > Y2O3 > MgO、Dy2O3, Gd2O3或其組合；對于所述第二柵極結構，所述第四、第六高k柵介質(zhì)層從包含下列元素的組中選擇元素來形成HfA10x、HfAlON, A1203、TiO2, ZrO2或其組合。
16.根據(jù)權利要求13所述的器件，其中所述第二、第五高k柵介質(zhì)層的介電常數(shù)為 16-80。
17.根據(jù)權利要求16所述的器件，其中所述第二、第五高k柵介質(zhì)層從包含下列元素的組中選擇元素來形成Hf02、La203、HfTiOx, HfLaOx, TiO2, Ta2O5、硅化物或其組合。
18.根據(jù)權利要求13所述的器件，其中所述金屬柵層從包含下列元素的組中選擇元素 :TiN, TaN, MoN、HfN, TaAlN, TiAIN、MoAIN、HfAlN, TaYbN, TaErN, TaTbN, TaC, HfC,TaSiC、HfSiC、Pt、Ru、Ir、W、Mo、Re、Ru0x、RuTax、HfRux、多晶硅、金屬硅化物或上述材料的組口 O
19.一種半導體器件的制造方法，所述方法包括提供具有第一區(qū)域和第二區(qū)域的半導體襯底，其中所述第一區(qū)域為NMOS器件區(qū)域，所述第二區(qū)域為PMOS器件區(qū)域；在所述半導體襯底上形成界面層；在所述界面層上先后形成第一高k柵介質(zhì)層、第二高k柵介質(zhì)層和第三高k柵介質(zhì)層， 其中，所述第二高k柵介質(zhì)層的介電常數(shù)高于所述第一和第三高k柵介質(zhì)層的介電常數(shù)；分別去除所述半導體襯底第二區(qū)域上的第三高k柵介質(zhì)層、第二高k柵介質(zhì)層、第一高 k柵介質(zhì)層；在所述器件上先后形成第四高k柵介質(zhì)層、第五高k柵介質(zhì)層和第六高k柵介質(zhì)層，其中，所述第五高k柵介質(zhì)層的介電常數(shù)高于所述第四、第六高k柵介質(zhì)層；分別去除所述半導體襯底第一區(qū)域上的第六高k柵介質(zhì)層、第五高k柵介質(zhì)層、第四高 k柵介質(zhì)層；在所述器件上形成金屬柵層；對所述器件進行加工，以分別形成屬于第一區(qū)域的第一柵極結構和屬于第二區(qū)域的第二柵極結構。
20.根據(jù)權利要求19所述的方法，其中對于所述第一柵極結構，所述第一、第三高k柵介質(zhì)層的介電常數(shù)為12-25;對于所述第二柵極結構，第四、第六高k柵介質(zhì)層的介電常數(shù)為8-邪。
21.根據(jù)權利要求20所述的方法，其中對于所述第一柵極結構，所述第一、第三高k 柵介質(zhì)層從包含下列元素的組中選擇元素來形成HfLaOx、HfLaON, HfSiOx, HfSiON、La2O3> t03、Mg0、Dy203、Gd203或其組合；對于所述第二柵極結構，所述第四、第六高k柵介質(zhì)層從包含下列元素的組中選擇元素來形成HfA10x、HfAlON, A1203、TiO2, ZrO2或其組合。
22.根據(jù)權利要求19所述的方法，其中所述第二、第五高k柵介質(zhì)層的介電常數(shù)為 16-80。
23.根據(jù)權利要求22所述的方法，其中所述第二、第五高k柵介質(zhì)層從包含下列元素的組中選擇元素來形成Hf02、La203> HfFiOx, HfLaOx, TiO2, Ta2O5、硅化物或其組合。
24.根據(jù)權利要求19所述的方法，其中所述金屬柵層從包含下列元素的組中選擇元素 ^ ] :TiN, TaN, MoN, HfN, TaAlN, TiAlN, MoAIN、HfAlN, TaYbN, TaErN, TaTbN, TaC, HfC, TaSiC、HfSiC、Pt、Ru、Ir、W、Mo、Re、RuOx、RuTeix、HfRux、多晶硅、金屬硅化物或上述材料的組
全文摘要
本發(fā)明提供了一種半導體器件的結構，包括半導體襯底；形成于半導體襯底上的柵極結構，其中，柵極結構包括在半導體襯底上的界面層、在界面層上的第一高k柵介質(zhì)層、在第一高k柵介質(zhì)層上的第二高k柵介質(zhì)層、在第二高k柵介質(zhì)層上的第三高k柵介質(zhì)層、在第三高k柵介質(zhì)層上的金屬柵層，其中第二高k柵介質(zhì)層的介電常數(shù)高于第一和第三高k柵介質(zhì)層的介電常數(shù)。本發(fā)明是在MOS器件的第一和第三高k柵介質(zhì)層內(nèi)插入第二高k柵介質(zhì)層，該第二高k柵介質(zhì)層作為更高k介質(zhì)，能夠有效降低等效氧化層厚度。同時，由于對第一、第二和第三高k柵介質(zhì)層之間界面處存在的界面偶極子的進行優(yōu)化處理，因此該結構還能有效調(diào)節(jié)MOS器件的閾值電壓。
文檔編號H01L27/092GK102299155SQ201010215848
公開日2011年12月28日 申請日期2010年6月22日 優(yōu)先權日2010年6月22日
發(fā)明者王文武, 王曉磊, 陳大鵬, 韓鍇 申請人:中國科學院微電子研究所