專利名稱：一種有效避免閂鎖效應(yīng)的可控硅esd保護(hù)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種可有效避免閂鎖效應(yīng)的ESD保護(hù)結(jié) 構(gòu)。
背景技術(shù)：
隨著集成電路制造工藝水平進(jìn)入集成電路線寬的深亞微米時(shí)代，CMOS工藝特征尺 寸不斷縮小，晶體管對(duì)于高電壓和大電流的承受能力不斷降低，深亞微米CMOS集成電路更 容易遭受到靜電沖擊而失效，從而造成產(chǎn)品的可靠性下降。靜電在芯片的制造、封裝、測試和使用過程中無處不在，積累的靜電荷以幾安培或 幾十安培的電流在納秒到微秒的時(shí)間里釋放，瞬間功率高達(dá)幾百千瓦，放電能量可達(dá)毫焦 耳，對(duì)芯片的摧毀強(qiáng)度極大。所以芯片設(shè)計(jì)中靜電保護(hù)模塊的設(shè)計(jì)直接關(guān)系到芯片的功能 穩(wěn)定性，極為重要。ESD是指靜電放電(Electrostatic Discharge,簡稱ESD)，因ESD產(chǎn)生的原因及 其對(duì)集成電路放電的方式不同，表征ESD現(xiàn)象通常有4種模型人體模型HBM (Human Body Model)、機(jī)器模型 MM (Machine Model)和帶電器件模型 CDM (charged Device Model)和電 場感應(yīng)模型FIM (Field Induced Model)。HBM放電過程會(huì)在幾百納秒內(nèi)產(chǎn)生數(shù)安培的瞬 間放電電流;MM放電的過程更短，在幾納秒到幾十納秒之內(nèi)會(huì)有數(shù)安培的瞬間放電電流產(chǎn) 生。CDM放電過程更短，對(duì)芯片的危害最嚴(yán)重，在幾納秒的時(shí)問內(nèi)電流達(dá)到十幾安培。ESD引起的失效原因主要有2種熱失效和電失效。局部電流集中而產(chǎn)生的大量的 熱，使器件局部金屬互連線熔化或芯片出現(xiàn)熱斑，從而引起二次擊穿，稱為熱失效，加在柵 氧化物上的電壓形成的電場強(qiáng)度大于其介電強(qiáng)度，導(dǎo)致介質(zhì)擊穿或表面擊穿，稱為電失效。 ESD引起的失效有3種失效模式，分別是硬失效、軟失效以及潛在失效，所謂硬失效是指物 質(zhì)損傷或毀壞，所謂軟失效是指邏輯功能的臨時(shí)改變，所謂潛在失效是指時(shí)間依賴性失效。為了防止CMOS集成電路產(chǎn)品因ESD而造成失效，CMOS集成電路產(chǎn)品通常必須使 用具有高性能、高耐受力的ESD保護(hù)器件。目前已有多種ESD保護(hù)器件被提出，如二極管 以及柵極接地的MOS管等，其中公認(rèn)效果比較好的保護(hù)器件是可控硅整流器(SCR =Silicon Controlled Rectifier)。請(qǐng)參考圖1，圖1為帶SCR保護(hù)器件的集成電路產(chǎn)品的電路結(jié)構(gòu)，如圖1所示，SCR 保護(hù)器件300的陽極⑴連接在芯片結(jié)合墊100與芯片內(nèi)部電路200之間，即ESD電荷注 入端，SCR保護(hù)器件的陰極㈠接地，這樣，芯片中積累的靜電就可以通過SCR保護(hù)器件快 速泄放到地，從而可避免芯片因靜電放電而失效。請(qǐng)繼續(xù)參考圖2，圖2為現(xiàn)有的SCR保護(hù)器件的結(jié)構(gòu)示意圖，如圖2所示，現(xiàn)有的 SCR保護(hù)器件300的結(jié)構(gòu)包括P型襯底301，所述P型襯底301上包括有N阱302及P阱 303 ；所述N阱302內(nèi)包括第一 N+注入?yún)^(qū)304及第一 P+注入?yún)^(qū)305，所述P阱303內(nèi)包括第 二 N+注入?yún)^(qū)307及第二 P+注入?yún)^(qū)308，其中第一 N+注入?yún)^(qū)304設(shè)置在遠(yuǎn)離P阱303的一 端，第一 P+注入?yún)^(qū)305設(shè)置在靠近P阱303的一端；第二 P+注入?yún)^(qū)308設(shè)置在遠(yuǎn)離N阱302的一端，第二 N+注入?yún)^(qū)307設(shè)置在靠近N阱302的一端。所述第一 N+注入?yún)^(qū)304與所述第 一 P+注入?yún)^(qū)305之間以及所述第二 N+注入?yún)^(qū)307與所述第二 P+注入?yún)^(qū)308之間均用淺溝 槽隔離(STI) 306進(jìn)行隔離，并且所述第一 P+注入?yún)^(qū)305與所述第二 N+注入?yún)^(qū)307之間也 用淺溝槽隔離(STI)306進(jìn)行隔離。并且N阱302中的第一 N+注入?yún)^(qū)304及第一 P+注入?yún)^(qū) 305接電學(xué)陽極Anode，P阱303中的第二 N+注入?yún)^(qū)307及第二 P+注入?yún)^(qū)308接電學(xué)陰極 Cathode。其中，N阱302內(nèi)的第一 P+注入?yún)^(qū)305，N阱302，P阱303，P阱303內(nèi)的第二 N+ 注入?yún)^(qū)307組成了 P-N-P-N四層半導(dǎo)體結(jié)構(gòu)，這也是導(dǎo)致CMOS集成電路發(fā)生閂鎖效應(yīng)問題 的結(jié)構(gòu)。請(qǐng)繼續(xù)參考圖3，圖3為現(xiàn)有的SCR保護(hù)器件的等效電路圖，如圖3所示，該等效電 路包括一 PNP管Pl以及一 NPN管Ni，所述PNP管Pl的發(fā)射極通過一第一電阻Rl接到該 PNP管Pl的基極，所述PNP管Pl的集電極連接到所述NPN管m的基極，所述PNP管Pl的 基極還連接到所述NPN管m的集電極，所述NPN管m的發(fā)射極通過一第二電阻R2連接到 該NPN管m的基極，所述NPN管m的發(fā)射極接地，所述PNP管Pl的發(fā)射極作為Anode陽 極。其中，所述第一電阻Rl為N阱302到第一 N+注入?yún)^(qū)304之間的電阻，所述第二電阻R2 為P阱303到第二 P+注入?yún)^(qū)308之間的電阻。在集成電路的正常操作下，上述的SCR保護(hù)器件處于關(guān)閉的狀態(tài)，不會(huì)影響集成 電路輸入輸出結(jié)合墊上的電位，而在外部的靜電灌入集成電路而產(chǎn)生瞬間的高電壓的時(shí) 候，該SCR保護(hù)器件會(huì)開啟導(dǎo)通，迅速地排放掉靜電電流。然而，由于該SCR保護(hù)器件的保持電壓(holding voltage)比較低，因此極易發(fā)生 閂鎖效應(yīng)(latch-up)，產(chǎn)生大電流，從而可能對(duì)芯片產(chǎn)生永久性的破壞。所謂保持電壓是指 SCR在高電壓的作用下導(dǎo)通后，為了維持導(dǎo)通狀態(tài)，其電流必須大于IH，該Ih稱為保持電流 (holding current)，此時(shí)的電壓即為保持電壓。因此，如何有效地避免SCR保護(hù)器件的閂鎖效應(yīng)已成為業(yè)界亟待解決的技術(shù)問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種可控硅ESD保護(hù)結(jié)構(gòu)，以解決現(xiàn)有的可控硅ESD保護(hù) 器件的保持電壓低，容易發(fā)生閂鎖效應(yīng)，從而破壞半導(dǎo)體芯片的問題。為解決上述問題，本發(fā)明提出一種有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)，該 可控硅ESD保護(hù)結(jié)構(gòu)包括可控硅器件以及與所述可控硅器件相連的控制電路，所述控制電 路控制所述可控硅器件的通斷?？蛇x的，所述可控硅器件包括P型襯底，所述P型襯底上包括N阱及P阱；所述N 阱內(nèi)包括第一 N+注入?yún)^(qū)及第一 P+注入?yún)^(qū)，所述P阱內(nèi)包括第二 N+注入?yún)^(qū)及第二 P+注入?yún)^(qū)， 所述第一 N+注入?yún)^(qū)設(shè)置在遠(yuǎn)離P阱的一端，所述第一 P+注入?yún)^(qū)設(shè)置在靠近P阱的一端；所 述第二 P+注入?yún)^(qū)設(shè)置在遠(yuǎn)離N阱的一端，第二 N+注入?yún)^(qū)設(shè)置在靠近N阱的一端；所述第一 N+注入?yún)^(qū)與所述第一 P+注入?yún)^(qū)之間以及所述第二 N+注入?yún)^(qū)與所述第二 P+注入?yún)^(qū)之間均用 淺溝槽隔離進(jìn)行隔離，所述第一 N+注入?yún)^(qū)及第一 P+注入?yún)^(qū)接電學(xué)陽極，所述第二 N+注入?yún)^(qū) 及第二 P+注入?yún)^(qū)接電學(xué)陰極。可選的，所述控制電路包括一 NMOS管、一電阻以及一電容，所述NMOS管的漏極接電學(xué)陽極，所述NMOS管的源極接所述N阱，所述NMOS管的柵極接所述電阻的一端，所述電 阻的另一端接電學(xué)陽極，且所述NMOS管的柵極與所述電容的一端相連，所述電容的另一端 接電學(xué)陰極?？蛇x的，所述NMOS管的源極通過一第三N+注入?yún)^(qū)與所述N阱相連，所述第三N+注 入?yún)^(qū)設(shè)置在靠近P阱的一端?？蛇x的，所述電阻與所述電容組成的電路的RC延時(shí)為第一時(shí)間段，所述可控硅器 件的靜電放電時(shí)間為第二時(shí)間段，所述第一時(shí)間段大于所述第二時(shí)間段?？蛇x的，所述NMOS管的漏極與源極之間的電壓小于0. 7V。可選的，所述電學(xué)陽極接ESD電荷注入端，所述電學(xué)陰極接地。與現(xiàn)有技術(shù)相比，本發(fā)明所提供的有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)包括 可控硅器件以及與所述可控硅器件相連的控制電路，所述控制電路控制所述可控硅器件的 通斷，由于所述控制電路的控制作用，使得所述可控硅器件在靜電泄放完畢后能及時(shí)關(guān)閉， 有效地避免了可控硅器件的閂鎖效應(yīng)，從而避免了半導(dǎo)體芯片的損壞。


圖1為帶SCR保護(hù)器件的集成電路產(chǎn)品的電路結(jié)構(gòu)；圖2為現(xiàn)有的SCR保護(hù)器件的結(jié)構(gòu)示意圖；圖3為現(xiàn)有的SCR保護(hù)器件的等效電路圖；圖4為本發(fā)明實(shí)施例提供的有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)的示意圖；圖5為本發(fā)明實(shí)施例提供的有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)的等效電路 圖。
具體實(shí)施例方式以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明提出的有效避免閂鎖效應(yīng)的可控硅ESD保 護(hù)結(jié)構(gòu)作進(jìn)一步詳細(xì)說明。根據(jù)下面說明和權(quán)利要求書，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需 說明的是，附圖均采用非常簡化的形式且均使用非精準(zhǔn)的比率，僅用以方便、明晰地輔助說 明本發(fā)明實(shí)施例的目的。本發(fā)明的核心思想在于，提供一種有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)，所 述有效避免R鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)包括可控硅器件以及與所述可控硅器件相連 的控制電路，所述控制電路控制所述可控硅器件的通斷，由于所述控制電路的控制作用，使 得所述可控硅器件在靜電泄放完畢后能及時(shí)關(guān)閉，有效地避免了可控硅器件的閂鎖效應(yīng)， 從而避免了半導(dǎo)體芯片的損壞。請(qǐng)參考圖4至圖5，其中，圖4為本發(fā)明實(shí)施例提供的有效避免閂鎖效應(yīng)的可控硅 ESD保護(hù)結(jié)構(gòu)的示意圖，圖5為本發(fā)明實(shí)施例提供的有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié) 構(gòu)的等效電路圖，如圖4至圖5所示，所述有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)包括可 控硅器件300以及與所述可控硅器件300相連的控制電路400，所述控制電路400控制所述 可控硅器件300的通斷。進(jìn)一步地，所述可控硅器件300包括P型襯底301，所述P型襯底301上包括有N 阱302及P阱303 ；所述N阱302內(nèi)包括第一 N+注入?yún)^(qū)304及第一 P+注入?yún)^(qū)305，所述P阱303內(nèi)包括第二 N+注入?yún)^(qū)307及第二 P+注入?yún)^(qū)308，其中，所述第一 N+注入?yún)^(qū)304設(shè)置在 遠(yuǎn)離P阱303的一端，所述第一 P+注入?yún)^(qū)305設(shè)置在靠近P阱303的一端；所述第二 P+注 入?yún)^(qū)308設(shè)置在遠(yuǎn)離N阱302的一端，所述第二 N+注入?yún)^(qū)307設(shè)置在靠近N阱302的一端。 所述第一 N+注入?yún)^(qū)304與所述第一 P+注入?yún)^(qū)305之間以及所述第二 N+注入?yún)^(qū)307與所述 第二 P+注入?yún)^(qū)308之間均用淺溝槽隔離(STI) 306進(jìn)行隔離，所述第一 N+注入?yún)^(qū)304及所 述第一 P+注入?yún)^(qū)305接電學(xué)陽極Anode，所述第二 N+注入?yún)^(qū)307及所述第二 P+注入?yún)^(qū)308 接電學(xué)陰極Cathode。 進(jìn)一步地，所述控制電路400包括一NMOS管Ml、一電阻R3以及一電容C，所述NMOS 管Ml的漏極402接電學(xué)陽極，所述NMOS管Ml的源極401接所述N阱302，所述NMOS管Ml 的柵極403接所述電阻R3的一端，所述電阻R3的另一端接電學(xué)陽極，且所述NMOS管Ml的 柵極403與所述電容C的一端相連，所述電容C的另一端接電學(xué)陰極。進(jìn)一步地，所述NMOS管的源極401通過一第三N+注入?yún)^(qū)404與所述N阱302相 連，所述第三N+注入?yún)^(qū)404設(shè)置在靠近P阱303的一端。進(jìn)一步地，所述電阻R3與所述電容C組成的電路的RC延時(shí)為第一時(shí)間段，所述可 控硅器件300的靜電放電時(shí)間為第二時(shí)間段，所述第一時(shí)間段大于所述第二時(shí)間段。進(jìn)一步地，所述NMOS管Ml的漏極402與源極401之間的電壓小于0. 7V。進(jìn)一步地，所述電學(xué)陽極接ESD電荷注入端，所述電學(xué)陰極接地。本發(fā)明實(shí)施例提供的有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)的原理為當(dāng)半導(dǎo) 體芯片積累的靜電達(dá)到一定程度時(shí)，所述可控硅器件300導(dǎo)通，開始泄放靜電荷；由于所述 控制電路400中的NMOS管Ml的漏極接ESD電荷注入端，因此為高電位，然而由于所述NMOS 管Ml的柵極接所述電阻R3與所述電容C，而所述電阻R3與所述電容C組成的電路具有RC 延時(shí)，設(shè)所述RC延時(shí)的時(shí)間為第一時(shí)間段，因此所述NMOS管Ml的柵極的電位不會(huì)立即上 升到高電位，而是經(jīng)過第一時(shí)間段后才上升為高電位，此時(shí)，所述NMOS管Ml導(dǎo)通，由于所述 可控硅器件300中的PNP三極管Pl的導(dǎo)通電壓Veb等于所述NMOS管Ml的漏極與源極之間 的電壓Vds，且所述NMOS管Ml的漏極與源極之間的電壓Vds小于0. 7V，因此當(dāng)所述NMOS管 Ml導(dǎo)通之后，所述PNP三極管Pl將關(guān)閉。同時(shí)，由于所述可控硅器件300的靜電放電時(shí)間 為第二時(shí)間段，且所述第一時(shí)間段大于所述第二時(shí)間段，因此當(dāng)所述PNP三極管Pl關(guān)閉時(shí)， 半導(dǎo)體芯片積累的靜電已釋放完畢。因此，本發(fā)明實(shí)施例提供的有效避免閂鎖效應(yīng)的可控 硅ESD保護(hù)結(jié)構(gòu)在保證靜電釋放完后關(guān)閉，從而避免發(fā)生閂鎖效應(yīng)。綜上所述，本發(fā)明提供了一種有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)，所述有 效避免R鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)包括可控硅器件以及與所述可控硅器件相連的控 制電路，所述控制電路控制所述可控硅器件的通斷，由于所述控制電路的控制作用，使得所 述可控硅器件在靜電泄放完畢后能及時(shí)關(guān)閉，有效地避免了可控硅器件的閂鎖效應(yīng)，從而 避免了半導(dǎo)體芯片的損壞。顯然，本領(lǐng)域的技術(shù)人員可以對(duì)發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神 和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之 內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。
權(quán)利要求
一種有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)，其特征在于，包括可控硅器件以及與所述可控硅器件相連的控制電路，所述控制電路控制所述可控硅器件的通斷。
2.如權(quán)利要求1所述的有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)，其特征在于，所述可 控硅器件包括P型襯底，所述P型襯底上包括N阱及P阱；所述N阱內(nèi)包括第一 N+注入?yún)^(qū) 及第一 P+注入?yún)^(qū)，所述P阱內(nèi)包括第二 N+注入?yún)^(qū)及第二 P+注入?yún)^(qū)，所述第一 N+注入?yún)^(qū)設(shè)置 在遠(yuǎn)離P阱的一端，所述第一 P+注入?yún)^(qū)設(shè)置在靠近P阱的一端；所述第二 P+注入?yún)^(qū)設(shè)置在 遠(yuǎn)離N阱的一端，第二 N+注入?yún)^(qū)設(shè)置在靠近N阱的一端；所述第一 N+注入?yún)^(qū)與所述第一 P+ 注入?yún)^(qū)之間以及所述第二 N+注入?yún)^(qū)與所述第二 P+注入?yún)^(qū)之間均用淺溝槽隔離進(jìn)行隔離，所 述第一 N+注入?yún)^(qū)及第一 P+注入?yún)^(qū)接電學(xué)陽極，所述第二 N+注入?yún)^(qū)及第二 P+注入?yún)^(qū)接電學(xué) 陰極。
3.如權(quán)利要求2所述的有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)，其特征在于，所述控 制電路包括一 NMOS管、一電阻以及一電容，所述NMOS管的漏極接電學(xué)陽極，所述NMOS管的 源極接所述N阱，所述NMOS管的柵極接所述電阻的一端，所述電阻的另一端接電學(xué)陽極，且 所述NMOS管的柵極與所述電容的一端相連，所述電容的另一端接電學(xué)陰極。
4.如權(quán)利要求3所述的有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)，其特征在于，所述 NMOS管的源極通過一第三N+注入?yún)^(qū)與所述N阱相連，所述第三N+注入?yún)^(qū)設(shè)置在靠近P阱 的一端。
5.如權(quán)利要求3所述的有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)，其特征在于，所述電 阻與所述電容組成的電路的RC延時(shí)為第一時(shí)間段，所述可控硅器件的靜電放電時(shí)間為第 二時(shí)間段，所述第一時(shí)間段大于所述第二時(shí)間段。
6.如權(quán)利要求3所述的有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)，其特征在于，所述 NMOS管的漏極與源極之間的電壓小于0. 7V。
7.如權(quán)利要求3所述的有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)，其特征在于，所述電 學(xué)陽極接ESD電荷注入端，所述電學(xué)陰極接地。全文摘要
本發(fā)明公開了一種有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)，所述有效避免閂鎖效應(yīng)的可控硅ESD保護(hù)結(jié)構(gòu)包括可控硅器件以及與所述可控硅器件相連的控制電路，所述控制電路控制所述可控硅器件的通斷，由于所述控制電路的控制作用，使得所述可控硅器件在靜電泄放完畢后能及時(shí)關(guān)閉，有效地避免了可控硅器件的閂鎖效應(yīng)，從而避免了半導(dǎo)體芯片的損壞。
文檔編號(hào)H01L23/60GK101916760SQ201010187380
公開日2010年12月15日 申請(qǐng)日期2010年5月28日 優(yōu)先權(quán)日2010年5月28日
發(fā)明者胡劍 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司