專利名稱：靜電放電保護電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及靜電放電保護電路。
背景技術(shù)：
集成電路工藝技術(shù)水平已經(jīng)進入深亞微米階段，隨著器件的特征尺寸(⑶， critical dimension)的不斷減小，靜電放電(ESD，Electrostatic Discharge)現(xiàn)象越來 越容易損壞集成電路內(nèi)部的器件。據(jù)統(tǒng)計，將近40%的集成電路失效問題是由靜電放電引 起的。因此，對集成電路進行ESD保護設計也變得尤為重要。現(xiàn)有技術(shù)中的ESD保護電路主要是由MOS晶體管構(gòu)成的，使用最廣泛的有柵電極 接地 NMOS 晶體管(GGNMOS，Gate-grounded NM0S)、柵電極接電源 PMOS 晶體管(GDPM0S， Gate-VDD PM0S)和可控硅(SCR，silicon-controlled rectifier)等。由于 GGNMOS 與 CMOS 工藝有很好的兼容性，因此得到了廣泛的應用。圖1示出了現(xiàn)有技術(shù)中一種ESD保護電路的結(jié)構(gòu)示意圖。如圖1所示，該ESD保 護電路用于對芯片管腳102進行靜電放電保護，包括NMOS晶體管101，其柵電極和源極接 地，漏極連接所述芯片管腳102。圖2示出了圖1所示的ESD保護電路的等效電路圖。同時結(jié)合圖1，圖1中的NMOS 晶體管101包括源極1012，柵電極1011，漏極1013和襯底1014，其內(nèi)部包括一寄生的NPN 三極管103和一寄生的襯底電阻104。當芯片管腳102輸入正向的ESD脈沖時，一靜電電壓 加在漏結(jié)(漏極1013和襯底1014之間)上，使得漏結(jié)反偏，如果所述靜電電壓過高，則使 得漏結(jié)被擊穿。由于襯底電阻104的存在，襯底1014的電壓升高，當襯底1014的電壓足夠 高時，使得源結(jié)(襯底1014和源極1012之間)正偏且導通，從而將漏結(jié)擊穿形成的電流通 過源極1012流入電源地，此時所述寄生的NPN三極管103開啟，正向?qū)◤亩狗臙SD電 流。圖1所示的ESD保護電路中，由于NMOS晶體管101的柵電極接地，因此，為了避免 其為“常通”(already on)狀態(tài)而影響芯片管腳102的正常輸入輸出，現(xiàn)有技術(shù)中的GGNMOS 結(jié)構(gòu)往往采用增強型NM0S，其閾值電壓為正電壓，因此柵電極接地后NMOS晶體管101為關(guān) 斷狀態(tài)。在實際應用中，為了提高閾值電壓，現(xiàn)有技術(shù)的ESD保護電路中的NMOS晶體管的 襯底摻雜濃度很高，通常是經(jīng)過離子注入形成P型阱區(qū)(P-well)后再在P型阱區(qū)中形成 NMOS晶體管。結(jié)合圖2，由于襯底1014的摻雜濃度很高，因而寄生的襯底電阻104的電阻 值較小，使得所述寄生的NPN三極管103不容易導通，導致芯片管腳102及其內(nèi)部器件容易 受到靜電放電的影響，造成損傷。更多關(guān)于ESD保護電路的說明，請參考申請?zhí)枮?0071017^33.9的中國專利申請。
發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種靜電放電保護電路，其較容易導通泄放靜電電流，避免器件受到損傷。為解決上述問題，本發(fā)明提供了一種ESD保護電路，用于對芯片管腳進行靜電放 電保護，包括NMOS晶體管，其柵電極和源極接地，漏極連接所述芯片管腳，所述NMOS晶體管為本征NMOS晶體管(native NM0S)，且其柵電極的摻雜類型為P
型離子?？蛇x的，所述本征NMOS晶體管包括襯底，依次形成于所述襯底上的柵介質(zhì)層和 柵電極，以及直接形成于所述柵介質(zhì)層和柵電極兩側(cè)的襯底內(nèi)的源極和漏極?？蛇x的，所述本征NMOS晶體管的柵電極的摻雜濃度范圍為lE19/cm3至10E19/cm3?？蛇x的，所述本征NMOS晶體管的襯底摻雜濃度范圍為lE16/cm3至10E16/cm3?？蛇x的，所述本征NMOS晶體管的源極和漏極的摻雜濃度范圍為lE19/cm3至 10E19/cm3?？蛇x的，所述P型離子為硼(B)離子或銦(In)離子。與現(xiàn)有技術(shù)相比，上述技術(shù)方案具有以下優(yōu)點本技術(shù)方案采用本征NMOS晶體管 來構(gòu)成ESD保護電路，其襯底摻雜濃度較低，使其內(nèi)部寄生的三極管較容易導通，避免靜電 電壓對器件的損傷。且其柵電極的摻雜類型為P型，閾值電壓較高，柵電極接地后為關(guān)斷狀 態(tài)，不會影響器件的正常輸入輸出。
圖1是現(xiàn)有技術(shù)的一種ESD保護電路的結(jié)構(gòu)示意圖；圖2是圖1所示的ESD保護電路的等效內(nèi)部結(jié)構(gòu)示意圖；圖3是本發(fā)明實施例的ESD保護電路的結(jié)構(gòu)示意圖；圖4是圖3所示的ESD保護電路的等效內(nèi)部結(jié)構(gòu)示意圖。
具體實施例方式為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明 的具體實施方式
做詳細的說明。在以下描述中闡述了具體細節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以多種不 同于在此描述的其它方式來實施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類 似推廣。因此本發(fā)明不受下面公開的具體實施的限制?，F(xiàn)有技術(shù)采用增強型NMOS來構(gòu)成GGNMOS結(jié)構(gòu)的ESD保護電路，其中增強型NMOS 晶體管的襯底摻雜濃度較高，寄生的襯底電阻較小，從而使寄生的NPN三極管不容易導通， 使得器件容易受到靜電電壓的影響而失效。本發(fā)明的ESD保護電路采用本征匪OS晶體管來成GGNMOS結(jié)構(gòu)，由于本征匪OS晶 體管是直接形成于硅襯底中的，并非形成于P型阱區(qū)中，因此其襯底摻雜濃度較低，使得寄 生的襯底電阻較大，使其內(nèi)部寄生的NPN三極管基區(qū)的電壓較高，因此其發(fā)射結(jié)更容易正 偏導通，從而使晶體管內(nèi)部寄生的NPN三極管更容易導通來泄放靜電電流，避免器件損傷。另外，現(xiàn)有技術(shù)中的本征NMOS晶體管通常為耗盡型器件，其閾值電壓通常接近0， 直接將其應用于GGNMOS結(jié)構(gòu)會導致ESD電路為常通狀態(tài)，使得芯片管腳接地，影響其正常的輸入輸出。本發(fā)明技術(shù)方案采用的本征NMOS晶體管的柵電極的摻雜類型為P型，使得柵 電極與襯底之間的功函數(shù)差(work function difference)較大，增大了閾值電壓，等效為 增強型器件。因此，本發(fā)明ESD保護電路在保證“常斷”狀態(tài)的同時增大了 NMOS晶體管的 襯底電阻，更容易導通來泄放靜電電流，避免了器件損傷。圖3為本發(fā)明實施例的ESD保護電路的結(jié)構(gòu)示意圖，用于對芯片管腳202進行靜 電保護，包括本征NMOS晶體管201，其柵電極和源極接地，漏極連接所述芯片管腳202，其 中，所述本征NMOS晶體管201的柵電極為P型摻雜。圖4為本發(fā)明實施例的ESD保護電路的等效內(nèi)部結(jié)構(gòu)示意圖，結(jié)合圖3，所述本征 NMOS晶體管201包括襯底2014、依次形成于襯底2014上的柵介質(zhì)層(圖中未示出)和柵 電極2011、以及直接形成于所述柵介質(zhì)層和柵電極2011兩側(cè)的襯底內(nèi)的源極2012和漏極 2013。其中，所述柵電極2011、源極2012和襯底2014接地，漏極2013連接芯片管腳202。需要說明的是，所述源極2012和漏極2014直接形成于襯底2014內(nèi)，指的是本征 MOS晶體管的源極103a和漏極104a、源極/漏極之間的溝道均直接形成在半導體襯底內(nèi)， 半導體襯底內(nèi)沒有形成摻雜阱，其與常規(guī)形成于摻雜的阱區(qū)中的MOS晶體管的源極和漏極 不同。由于所述本征NMOS晶體管201為本征MOS晶體管，是直接形成于半導體襯底內(nèi)的， 與常規(guī)的MOS晶體管不同，其半導體襯底中并未形成有摻雜的阱區(qū)(well)，因此所述本征 NMOS晶體管201的襯底2014的摻雜濃度較低。本實施例中，所述襯底2014為P型摻雜，摻 雜濃度范圍為lE16/cm3至10E16/cm3，本實施例中優(yōu)選為5E16/cm3。所述源極2012和漏極2013的摻雜類型為N型，本實施例中其摻雜濃度范圍為 lE19/cm3至10E19/cm3，本實施例中優(yōu)選為5E19/cm3。所述柵電極2011的材料為多晶硅，摻雜類型為P型，如B離子或h離子，本實施 例中其摻雜濃度范圍為lE19/cm3至10E19/cm3，本實施例中優(yōu)選為5E19/cm3。所述本征NMOS晶體管201的形成方法與常規(guī)的MOS晶體管略有不同，主要包括； 在半導體襯底上依次形成柵介質(zhì)層和柵電極；對所述柵電極和柵介質(zhì)層兩側(cè)的半導體襯底 進行N型離子注入，形成N型摻雜的源極和漏極；對所述柵電極進行P型離子注入，形成P 型摻雜的柵電極。其中，所述源極和漏極是直接形成于半導體襯底中的，并未在半導體襯底 內(nèi)形成摻雜的阱區(qū)。另外，所述NMOS晶體管201還可以包括形成于源極和漏極中的LDD結(jié) 構(gòu)，以及形成于柵電極和柵介質(zhì)層兩層的半導體襯底上的側(cè)墻?，F(xiàn)有技術(shù)的本征NMOS晶體管的多晶硅柵電極通常為N型摻雜或非摻雜的，其柵 電極與襯底之間的功函數(shù)差較小，因此閾值電壓較低，接近于0，為常通狀態(tài)，并不能用于 GGNMOS結(jié)構(gòu)的ESD保護電路中。而本實施例中采用的本征NMOS晶體管的柵電極2011的摻 雜類型P型，增大了柵電極2011與襯底2014之間的功函數(shù)差，從而增大了其閾值電壓，使 其閾值電壓大于0，接地后所述本征NMOS晶體管為關(guān)斷狀態(tài)，因此不會對芯片管腳202的輸 入輸出造成影響。與現(xiàn)有技術(shù)類似的，所述本征NMOS晶體管201中也存在寄生的NPN三極管203， 其基極為所述本征NMOS晶體管201的襯底2014，發(fā)射極為所述本征NMOS晶體管201的源 極2012，集電極為所述本征NMOS晶體管201的漏極2013。另外，所述NMOS晶體管201中 還有寄生的襯底電阻204。當所述芯片管腳202輸入正向的靜電脈沖時，一靜電電壓加在漏結(jié)(漏極2013和襯底2014之間)上，使得漏結(jié)反偏，如果所述靜電電壓足夠高，則使得漏結(jié)被擊穿，擊穿電 流通過襯底2014內(nèi)的寄生的襯底電阻204流入電源地。本實施例的技術(shù)方案中，由于采用 本征NMOS晶體管201，其襯底2014的摻雜濃度較低，因而所述襯底電阻204的電阻值較大， 當所述擊穿電流流過襯底電阻204時，在所述襯底電阻204兩端形成的壓差較大，所述寄生 的NPN三極管203的基極電壓較大，從而使得所述源結(jié)(襯底2014和源極2011之間)容 易正偏導通，使得整個NPN三極管203導通，將靜電電流泄放至電源地，保護芯片管腳202 及與其連接的內(nèi)部器件免受靜電電壓的損傷。從另一個角度來看，由于所述本征NMOS晶體管201是直接形成于半導體襯底中 的，并沒有形成摻雜的阱區(qū)，所述襯底2014的摻雜濃度較小，因而相當于所述寄生的NPN三 極管203的基極的摻雜濃度較小，使得所述寄生的NPN三極管203的電流增益系數(shù)(β)較 大，使其在輸入靜電電壓時更容易導通，避免了芯片內(nèi)部的器件受到損傷。綜上，上述實施例的技術(shù)方案中，采用本征NMOS晶體管構(gòu)成GGNMOS結(jié)構(gòu)的ESD保 護電路，由于其襯底摻雜濃度，增大了寄生的襯底電阻，使得所述本征NMOS晶體管內(nèi)部寄 生的NPN三極管容易導通釋放靜電電流。同時，本技術(shù)方案采用的本征NMOS晶體管的柵電 極的摻雜類型為P型，使得本征NMOS晶體管的閾值電壓較大，其柵電極接地后為斷開狀態(tài)， 并不會對芯片管腳的輸入輸出功能造成影響。本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域 技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā) 明技術(shù)方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明 的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案 的保護范圍。
權(quán)利要求
1.一種靜電放電保護電路，用于對芯片管腳進行靜電放電保護，包括NMOS晶體管，其柵電極和源極接地，漏極連接所述芯片管腳，其特征在于，所述NMOS晶體管為本征NMOS晶體管，且其柵電極的摻雜類型為P型離子。
2.根據(jù)權(quán)利要求1所述的靜電放電保護電路，其特征在于，所述本征NMOS晶體管包括 襯底，依次形成于所述襯底上的柵介質(zhì)層和柵電極，以及直接形成于所述柵介質(zhì)層和柵電 極兩側(cè)的襯底內(nèi)的源極和漏極。
3.根據(jù)權(quán)利要求1所述的靜電放電保護電路，其特征在于，所述本征NMOS晶體管的柵 電極的摻雜濃度范圍為lE19/cm3至10E19/cm3。
4.根據(jù)權(quán)利要求1所述的靜電放電保護電路，其特征在于，所述本征NMOS晶體管的襯 底摻雜濃度范圍為lE16/cm3至10E16/cm3。
5.根據(jù)權(quán)利要求1所述的靜電放電保護電路，其特征在于，所述本征NMOS晶體管的源 極和漏極的摻雜濃度范圍為lE19/cm3至10E19/cm3。
6.根據(jù)權(quán)利要求1所述的靜電放電保護電路，其特征在于，所述P型離子為B離子或 In離子。
全文摘要
一種靜電放電保護電路，用于對芯片管腳進行靜電放電保護，包括NMOS晶體管，其柵電極和源極接地，漏極連接所述芯片管腳，所述NMOS晶體管為本征NMOS晶體管，且其柵電極的摻雜類型為P型離子。本發(fā)明的ESD保護電路中所述本征NMOS晶體管內(nèi)部寄生的NPN三極管較容易導通，避免了靜電電壓對器件造成的損壞。
文檔編號H01L29/36GK102148246SQ20101011117
公開日2011年8月10日 申請日期2010年2月10日 優(yōu)先權(quán)日2010年2月10日
發(fā)明者黎坡 申請人:上海宏力半導體制造有限公司