專利名稱：集成電路結(jié)構(gòu)、其制造方法和使用方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造工藝，特別涉及一種集成電路結(jié)構(gòu)、其制造方法和使用方 法。
背景技術(shù)：
目前，集成電路器件(MOSFET)的特征尺寸逐步縮小到納米尺度。在此尺度下，各 種基本的和實(shí)際的限制開(kāi)始出現(xiàn)，使得建立在硅平面CMOS技術(shù)之上的集成電路技術(shù)的發(fā) 展受到挑戰(zhàn)。一般認(rèn)為，CMOS技術(shù)仍有可能推進(jìn)到20nm甚至IOnm技術(shù)節(jié)點(diǎn)，但在45nm節(jié) 點(diǎn)之后，傳統(tǒng)的平面CMOS技術(shù)將很難進(jìn)一步發(fā)展。因此近年來(lái)，集成電路新技術(shù)的研發(fā)活 動(dòng)在世界范圍內(nèi)都非常活躍。在所提出的各種新技術(shù)中，多柵MOS器件技術(shù)被認(rèn)為是最有 希望在45nm節(jié)點(diǎn)得到應(yīng)用的技術(shù)。這是因?yàn)?，與傳統(tǒng)的單柵器件相比，多柵器件具有更強(qiáng) 的短溝道抑制能力，更高的亞閾值振幅特性，更高的驅(qū)動(dòng)能力以及能帶來(lái)更高的電路密度。目前，多柵MOS器件中的FinFET (鰭體場(chǎng)效應(yīng)晶體管)器件因其自對(duì)準(zhǔn)結(jié)構(gòu)可由 常規(guī)的硅平面CMOS工藝來(lái)實(shí)現(xiàn)，從而成為最有希望的多柵MOS器件。專利號(hào)為ZL200410057442. 6的中國(guó)專利提供了一種FinFET的制造方法，包括提 供襯底；在所述襯底上形成半導(dǎo)體鰭體結(jié)構(gòu)；在所述鰭體結(jié)構(gòu)中形成溝道；在所述溝道上 形成柵介質(zhì)；圍繞所述半導(dǎo)體鰭體結(jié)構(gòu)形成柵電極；形成源和漏區(qū)；最后形成介質(zhì)和導(dǎo)電 材料，以形成FinFET。按照柵極的數(shù)目的不同，可以將FinFET劃分為雙柵FinFET和三柵FinFET。所 述雙柵FinFET具有兩個(gè)柵極，分別位于所述鰭體的兩側(cè)，可以分別獨(dú)立控制鰭體的溝道電 流。在實(shí)際應(yīng)用中，雙柵FinFET常用于要求具有低漏電流的核心邏輯電路。所述三柵FinFET具有三個(gè)柵極，鰭體的兩側(cè)面各有一個(gè)柵極，另外一個(gè)柵極在鰭 體的頂部。因?yàn)轹掦w的三個(gè)側(cè)面都受到柵極的控制，所以具有更強(qiáng)的溝道控制能力，所以三 柵FinFET可以提供更大的驅(qū)動(dòng)電流。在實(shí)際應(yīng)用中，所述大驅(qū)動(dòng)電流的優(yōu)勢(shì)使三柵FinFET 用在一些特殊電路上，例如輸入輸出(I/O)電路?；谏鲜鲭p柵FinFET和三柵FinFET在器件性能和應(yīng)用環(huán)境的差別，現(xiàn)有技術(shù)中， 雙柵FinFET和三柵FinFET在制造工序和實(shí)際應(yīng)用上屬于獨(dú)立的兩個(gè)器件，因此形成在不 同的襯底上，造成制造工序的復(fù)雜性，并增加了制造成本。同時(shí)在實(shí)際應(yīng)用，如低功耗電路中，通常需要在一個(gè)芯片形成具有不同閾值電壓 的晶體管。例如，某些特定電路需要低的閾值電壓，以提供高的驅(qū)動(dòng)電流和高的漏電流容 限，而其他某些特定電路需要高的閾值電壓，以提供低的驅(qū)動(dòng)電流和低的漏電流容限。所以需要一種制造技術(shù)，將所述雙柵FinFET和三柵FinFET的制造工藝進(jìn)行整合， 形成在同一個(gè)襯底上，簡(jiǎn)化制造過(guò)程，降低制造成本。

發(fā)明內(nèi)容
本發(fā)明解決的問(wèn)題是提供一種集成電路結(jié)構(gòu)及其制造方法和使用方法，簡(jiǎn)化制造過(guò)程，降低制造成本。為解決上述問(wèn)題，本發(fā)明提供了一種集成電路制造方法，包括提供絕緣體上的半導(dǎo)體襯底，所述襯底包括位于絕緣層上的半導(dǎo)體層，所述半 導(dǎo)體層具有上表面，所述襯底包括第一電路區(qū)和第二電路區(qū)，第一電路區(qū)用于形成雙柵 FinFET，第二電路區(qū)用于形成三柵FinFET ；在位于第一電路區(qū)的部分半導(dǎo)體層的上表面形成絕緣蓋帽層；對(duì)所述半導(dǎo)體層進(jìn)行刻蝕，在第一電路區(qū)上形成長(zhǎng)方體形狀的第一鰭體，在第二 電路區(qū)上形成長(zhǎng)方體形狀的第二鰭體，所述絕緣帽蓋層位于第一鰭體上，所述第一鰭體和 第二鰭體均包括兩端區(qū)域和中間區(qū)域；在所述第一鰭體的兩個(gè)相對(duì)側(cè)的表面上形成柵極氧化層，同時(shí)在所述第二鰭體的 兩個(gè)相對(duì)側(cè)和上側(cè)的表面上形成柵極氧化層；在所述第一鰭體兩個(gè)相對(duì)側(cè)的柵極氧化層上形成柵極，在所述第二鰭體兩個(gè)相對(duì) 側(cè)和上側(cè)的柵極氧化層上形成柵極；對(duì)第一鰭體的未被柵極和絕緣帽蓋層覆蓋的兩端進(jìn)行離子注入，形成雙柵FinFET 的源極和漏極，對(duì)第二鰭體的未被柵極覆蓋的兩端進(jìn)行離子注入，形成三柵FinFET的源極 和漏極?？蛇x的，所述第一鰭體和第二鰭體的形成，還包括對(duì)所述第一鰭體和第二鰭體進(jìn) 行退火步驟，所述退火環(huán)境為H2，所述退火的溫度范圍為800 1000°C?？蛇x的，還包括在所述源極和漏極上形成抬高源極和抬高漏極步驟?？蛇x的，所述抬高源極和抬高漏極為SiGe層，所述SiGe層的形成方法為在含有 SiH2Cl2^HCUGeH4氣體環(huán)境中進(jìn)行外延生長(zhǎng)，所述氣體環(huán)境的溫度范圍為700 800°C?？蛇x的，還包括在所述SiGe層內(nèi)進(jìn)行離子注入，形成抬高源極和抬高漏極?？蛇x的，還包括在第一鰭體的兩端、和第二鰭體的兩端以及位于第二鰭體上側(cè)面 的柵極兩側(cè)形成側(cè)壁?？蛇x的，還包括對(duì)所述半導(dǎo)體層進(jìn)行離子注入，以調(diào)整閾值電壓?？蛇x的，所述第一電路區(qū)為I/O電路區(qū)?？蛇x的，所述第二電路區(qū)為核心邏輯區(qū)。本發(fā)明還提供一種所述集成電路制造方法中任一項(xiàng)所形成的集成電路結(jié)構(gòu)。本發(fā)明還提供一種所述集成電路結(jié)構(gòu)的使用方法，包括在所述雙柵FinFET的漏極和源極上，分別施加第一偏置電壓和第二偏置電壓；在所述三柵FinFET的漏極和源極上，分別施加第三偏置電壓和第四偏置電壓；所述雙柵FinFET的兩個(gè)柵極分別接受第一信號(hào)和第二信號(hào)；
所述三柵FinFET的柵極接受第三信號(hào)?？蛇x的，所述第三信號(hào)為動(dòng)態(tài)信號(hào)。與現(xiàn)有技術(shù)相比，上述技術(shù)方案具有以下優(yōu)點(diǎn)通過(guò)將雙柵FinFET和三柵FinFET 在一個(gè)絕緣硅襯底上形成，通過(guò)同一制造方法形成，簡(jiǎn)化制造過(guò)程，降低制造成本。


圖Ia是本發(fā)明一個(gè)實(shí)施例的雙柵FinFET的結(jié)構(gòu)示意圖Ib是本發(fā)明一個(gè)實(shí)施例的三柵FinFET的結(jié)構(gòu)示意圖；圖2是本發(fā)明一個(gè)實(shí)施例的集成電路結(jié)構(gòu)的布局俯視圖；圖3是本發(fā)明一個(gè)實(shí)施例的集成電路制造方法的流程示意圖；圖4至圖15b是本發(fā)明一個(gè)實(shí)施例的集成電路結(jié)構(gòu)的工藝剖面圖。
具體實(shí)施例方式本發(fā)明通過(guò)將雙柵FinFET和三柵FinFET形成在同一絕緣體上的半導(dǎo)體襯底上， 并通過(guò)一個(gè)制造方法形成，簡(jiǎn)化制造過(guò)程，降低制造成本。為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明 的具體實(shí)施方式
做詳細(xì)的說(shuō)明。圖Ia是本發(fā)明一個(gè)實(shí)施例的雙柵FinFETlOl的結(jié)構(gòu)示意圖，包括襯底110，位于 所述襯底110上的絕緣層120。所述雙柵FinFETlOl還包括，位于所述絕緣層120上的鰭 體130，本實(shí)施例中，所述鰭體130的材料為硅，進(jìn)一步地，所述鰭體130可以為硅化鍺材料。 所述鰭體包括相對(duì)的兩側(cè)面，分別為第一側(cè)和第二側(cè)，所述兩側(cè)的表面上將形成后續(xù)的柵 極氧化層和柵極；所述鰭體還包括相對(duì)的兩端，所述兩端將用于形成后續(xù)的源極和漏極，所 述相對(duì)兩端的側(cè)面不用于形成后續(xù)的柵極氧化層和柵極。作為一個(gè)實(shí)施例，如圖Ia所示，以垂直于紙面并指向紙外為X軸正方向，形成坐標(biāo) 系XYZ。并以所述鰭體130為中心，形成有沿X軸的前后兩側(cè)(沿X軸正向?yàn)榍?、沿Y軸 的左右兩側(cè)(沿Y軸正向?yàn)橛?、及沿Z軸的上頂和下底(沿Z軸正向?yàn)樯?。依照所述坐 標(biāo)系，所述鰭體130包括沿Y軸方向的兩側(cè)，所述兩側(cè)用于形成后續(xù)的柵極氧化層和柵極； 所述鰭體130還包括用于沿X軸方向的兩端，所述兩端用于形成后續(xù)的源極和漏極；所述鰭 體還包括沿Z軸正向的頂面。所述雙柵FinFETlOl還包括位于所述鰭體130兩側(cè)的柵極，分別為柵極150和 151。柵極150位于所述鰭體130的一側(cè)，通過(guò)柵極氧化層131與鰭體130電性隔離。另一 個(gè)柵極151位于所述鰭體130的相對(duì)的另一側(cè)，通過(guò)柵極氧化層132與鰭體130電性隔離。繼續(xù)參考圖la，所述雙柵FinFETlOl還包括源極140和漏極160，所述源極140和 漏極160通過(guò)對(duì)鰭體130沿X軸的兩端進(jìn)行離子注入形成。所述源極140和漏極160之間 的鰭體內(nèi)形成有溝道(圖中未標(biāo)示)。上述FinFET結(jié)構(gòu)中包括有第一晶體管和第二晶體管。其中，所述柵極150、柵極 氧化層131和鰭體130(包括源極140和漏極160)構(gòu)成第一晶體管；柵極151、柵極氧化層 132、鰭體130(包括源極140和漏極160)構(gòu)成第二晶體管。繼續(xù)參考圖la，所述鰭體130的沿Z軸的頂面形成有絕緣蓋帽層155，所述絕緣蓋 帽層巧5用于隔離所述柵極150和柵極151。所述絕緣蓋帽層155可為氮化硅或氧化硅。 柵極150和柵極151可以分別控制鰭體130內(nèi)的溝道電流，并且可以通過(guò)控制溝道電流對(duì) 如閾值電壓和亞閾值幅度(sub-thresholdswing，SS)的設(shè)備參數(shù)進(jìn)行調(diào)整，以適用于不同 的應(yīng)用。所述雙柵可以動(dòng)態(tài)調(diào)制FinFET的性能，例如，由集成電路發(fā)出的一個(gè)控制信號(hào)可 以傳輸至其中一個(gè)柵極，用于調(diào)制所述雙柵FinFETlOl的性能?；谝陨咸匦?，所述雙柵 FinFETlOl可以用于需要低漏電流的核心邏輯電路。圖Ib是是本發(fā)明一個(gè)實(shí)施例的三柵FinFET102的結(jié)構(gòu)示意圖，包括襯底110，位于所述襯底110上的絕緣層120，本實(shí)施例中，選取的絕緣層120材料為硅氧化層。所述三 柵FinFET102還包括，位于所述絕緣層120上的鰭體130，本實(shí)施例中，所述鰭體130的材料 為硅，進(jìn)一步地，所述鰭體130可以為硅化鍺材料。所述鰭體包括三側(cè)，分別為第一側(cè)、第二 側(cè)和第三側(cè)，所述三側(cè)的表面上將形成后續(xù)的柵極氧化層和柵極；所述鰭體還包括相對(duì)的 兩端，所述兩端將用于形成后續(xù)的源極和漏極，所述相對(duì)兩端的側(cè)面不用于形成后續(xù)的柵 極氧化層和柵極。作為一個(gè)實(shí)施例，如圖Ib所示，以垂直于紙面并指向紙外為X軸正方向，依次可形 成有坐標(biāo)系XYZ。并以所述鰭體130為中心，形成有沿X軸的前后兩側(cè)(沿X軸正向?yàn)榍?、 沿Y軸的左右兩側(cè)(沿Y軸正向?yàn)橛?、及沿Z軸的上頂和下底(沿Z軸正向?yàn)樯?。依照 所述坐標(biāo)系，所述鰭體130包括沿Y軸方向的兩側(cè)，及沿Z軸正向的一側(cè)，所述三側(cè)用于形 成后續(xù)的柵極氧化層和柵極；所述鰭體130還包括用于沿X軸方向的兩端，所述兩端用于形 成后續(xù)的源極和漏極。所述三柵FinFET102還包括分別位于鰭體130沿Y軸的兩側(cè)和沿Z軸的一側(cè)的表 面上形成的柵極氧化層131、132和133、及通過(guò)所述柵極氧化層131、132和133與鰭體130 進(jìn)行電性隔離的柵極150。繼續(xù)參考圖lb，所述三柵FinFET102還包括源極140和漏極160，所述源極和漏極 通過(guò)對(duì)位于所述鰭體的130兩端進(jìn)行離子注入形成。所述源極140和漏極160之間的鰭體 內(nèi)形成有溝道(圖中未標(biāo)示)。三柵FinFET102雖僅具有一個(gè)柵極150，但所述柵極150覆蓋鰭體130的三個(gè) 側(cè)面，相當(dāng)于具有三個(gè)柵極。通過(guò)柵極150在鰭體130的所述三個(gè)側(cè)面上施加偏置電壓， 以形成晶體管。因?yàn)轹掦w130的三個(gè)側(cè)面可以提供更大的有效溝道寬度，所以所述三柵 FinFET102可以提供更大的驅(qū)動(dòng)電流。所述大驅(qū)動(dòng)電流的優(yōu)勢(shì)使三柵FinFET102適應(yīng)用一 些特定電路上，例如I/O電路。圖2是本發(fā)明實(shí)施方式中的雙柵FinFET和三柵FinFET的結(jié)構(gòu)布局俯視圖。其 中，201為雙柵FinFET結(jié)構(gòu)布局的俯視圖，包括鰭體230 ；柵極250和251，位于沿AA'方 向的鰭體230的相對(duì)兩側(cè)，即所述第一側(cè)和第二側(cè)；位于所述柵極250和251之間的絕緣層 255，通過(guò)絕緣層255對(duì)柵極250和251進(jìn)行隔離；沿BB'方向的鰭體230兩端的源極240 和漏極沈0，繼續(xù)參考圖2，202為三柵FinFET的結(jié)構(gòu)布局的俯視圖，包括鰭體230 ；柵極250， 位于沿AA'方向鰭體230兩側(cè)并同時(shí)覆蓋鰭體230上側(cè)，所述上側(cè)為垂直于紙面并指向紙 外的方向；沿CC'方向在鰭體230兩端的源極240和漏極沈0。圖3是本發(fā)明實(shí)施方式中的集成電路方法流程示意圖，包括執(zhí)行步驟S101，提供絕緣體上的半導(dǎo)體襯底，所述襯底包括位于絕緣層上的半導(dǎo) 體層，所述半導(dǎo)體層具有上表面，所述襯底包括第一電路區(qū)和第二電路區(qū)，第一電路區(qū)用于 形成雙柵FinFET，第二電路區(qū)用于形成三柵FinFET ；執(zhí)行步驟S102，在位于第一電路區(qū)的部分半導(dǎo)體層的上表面形成絕緣蓋帽層；執(zhí)行步驟S103，對(duì)所述半導(dǎo)體層進(jìn)行刻蝕，在第一電路區(qū)上形成長(zhǎng)方體形狀的第 一鰭體，在第二電路區(qū)上形成長(zhǎng)方體形狀的第二鰭體，所述絕緣帽蓋層位于第一鰭體上，所 述第一鰭體和第二鰭體均包括兩端和中間區(qū)域；
執(zhí)行步驟S104，在所述第一鰭體的兩個(gè)相對(duì)側(cè)的表面上形成柵極氧化層，同時(shí)在 所述第二鰭體的兩個(gè)相對(duì)側(cè)和上側(cè)的表面上形成柵極氧化層；執(zhí)行步驟S105，在所述第一鰭體兩個(gè)相對(duì)側(cè)的柵極氧化層上形成柵極，在所述第 二鰭體兩個(gè)相對(duì)側(cè)和上側(cè)的柵極氧化層上形成柵極；執(zhí)行步驟S106，對(duì)第一鰭體的未被柵極和絕緣帽蓋層覆蓋的兩端進(jìn)行離子注入， 形成雙柵FinFET的源極和漏極，對(duì)第二鰭體的未被柵極覆蓋的兩端進(jìn)行離子注入，形成三 柵FinFET的源極和漏極。以上步驟順序提供了依照本發(fā)明實(shí)施例的一種方法。本方法使用了步驟的結(jié)合， 其他的替代例如增加步驟，移除一個(gè)或多個(gè)步驟，或者以不同順序排列的一個(gè)或多個(gè)步驟 不會(huì)背離權(quán)利要求所限定的范圍。在本說(shuō)明書(shū)下文中可以發(fā)現(xiàn)本方法和結(jié)構(gòu)更詳細(xì)和具體 的描述。圖4至圖15是本發(fā)明實(shí)施方式中的集成電路結(jié)構(gòu)剖面圖。首先，提供如圖4所示的絕緣體上的半導(dǎo)體襯底，包括襯底410、位于襯底410上 的絕緣體420、位于所述絕緣體層420上的半導(dǎo)體層430。其中，所述半導(dǎo)體層430為硅材 料或硅化鍺材料，所述半導(dǎo)體層430具有上表面。作為一個(gè)實(shí)施例，所述絕緣層420為氮化硅層，所述半導(dǎo)體層430為硅材料。繼續(xù)參考圖4，所述半導(dǎo)體襯底可劃分為第一電路區(qū)和第二電路區(qū)，第一電路區(qū)用 于形成雙柵FinFET，第二電路區(qū)用于形成三柵FinFET。其中，所述第一電路區(qū)為I/O電路， 所述第二電路區(qū)為核心邏輯區(qū)。本發(fā)明還包括對(duì)所述半導(dǎo)體層430進(jìn)行離子注入，進(jìn)行閾值電壓的調(diào)節(jié)。對(duì)于N 型FinFET，可選擇通過(guò)注入劑量為1 5X 1012/cm2的硼，注入能量為1 30kev。對(duì)于P型 FinFET可選擇通過(guò)注入劑量為1 5X 1012/cm2的砷或者是磷，注入能量為1 20Kev。本 實(shí)施例中，通過(guò)離子注入所形成的溝道離子濃度為1 5X1018/cm3。如圖5所示，在所述半導(dǎo)體層430的上表面形成絕緣層510。所述絕緣層將用于 形成后續(xù)的柵極間的隔離結(jié)構(gòu)。作為一個(gè)實(shí)施例，所述絕緣層510為氮化硅層，所述絕緣層 510通過(guò)沉積法形成，沉積溫度為700 800°C。如圖6所示，選擇性地刻蝕部分的絕緣層，剩余的絕緣層作為絕緣帽蓋層610。如圖7所示，對(duì)所述半導(dǎo)體層430進(jìn)行刻蝕，形成第一鰭體710和第二鰭體720。 其中，所述絕緣帽蓋層610保留位于所述第一鰭體710上。本實(shí)施例中，通過(guò)使用光掩膜板 對(duì)所述半導(dǎo)體層430進(jìn)行刻蝕而形成鰭體，形成之后所述第一鰭體710和第二鰭體720在 H2環(huán)境中退火，所述退火溫度為800 1000°C。本實(shí)施例中，所述第一鰭體710和第二鰭體720作為FinFET的有源區(qū)，將用于形 成源極、溝道和漏極。其中，所述第一鰭體710將用于形成雙柵FinFET的源極、溝道和漏極； 所述第二鰭體將用于形成三柵FinFET的源極、溝道和漏極。所述鰭體為長(zhǎng)方體形狀，分為 兩端和中間區(qū)域。圖7所示為鰭體710的一個(gè)端面和720的一個(gè)端面。所述兩端用于形成 源極和漏極，所述源極和漏極之間為中間區(qū)域，用于形成溝道區(qū)。所述中間區(qū)域的尺寸由集 成電路的性能參數(shù)，如閾值電壓等參數(shù)決定。如圖8所示，在第一鰭體710的相對(duì)的兩側(cè)面形成柵極氧化層811和柵極氧化層 812 ；在第二鰭體720的相對(duì)兩側(cè)面及上側(cè)面均形成柵極氧化層，所述柵極氧化層分別為821,822,823ο具體地包括1蒸汽原位生成(situ stream-generated, ISSG)或者是快速熱處理(RTO)，形成 基礎(chǔ)氧化層，所述形成的溫度范圍為700 900°C，所述基礎(chǔ)氧化物的厚度為0. 1 3nm ；2在氮?dú)猸h(huán)境中進(jìn)行去耦等離子氮處理(decoupled plasma nitridation, DPN)。3進(jìn)行后退火處理，形成柵極氧化層。如圖9所示，在所述第一鰭體710和第二鰭體720上沉積多晶硅層910，并覆蓋所 述第一鰭體710和第二鰭體720。所述沉積的溫度為600 800°C。如圖10所示，通過(guò)化學(xué)機(jī)械拋光平坦化所述多晶硅層910，所述絕緣蓋帽層610作 為拋光阻擋層。化學(xué)機(jī)械拋光平坦化后，多晶硅層910具有上表面1020。位于第一鰭體710 上的絕緣蓋帽層610將所述多晶硅層910分為兩個(gè)部分1030和1031。另一方面，位于第 二鰭體上的多晶硅層1040沒(méi)有被隔離，覆蓋了第二鰭體720的兩個(gè)側(cè)面及一個(gè)上側(cè)面，并 通過(guò)柵極氧化層821、822、823與鰭體720隔離。繼續(xù)參考圖10，選擇性地刻蝕多晶硅層，形成柵極。所述形成過(guò)程包括在多晶硅 表面1020上沉積一層硬掩膜層，并將所述硬掩膜層進(jìn)行圖案化，所述硬掩膜層為介質(zhì)層， 例如二氧化硅、氮化硅；然后，對(duì)所述多晶硅進(jìn)行刻蝕，僅保留位于所述柵極氧化層811、 812側(cè)面上的多晶硅作為柵極，及位于所述柵極氧化層821、822、823上的多晶硅作為柵極。 本實(shí)施例中，采用的刻蝕方法為傳統(tǒng)的反應(yīng)離子刻蝕(reactive ion etching, RIE)方法； 最后，移除所述硬掩膜層。如圖Ila所示，類似于圖2，為本發(fā)明集成電路結(jié)構(gòu)布局的俯視圖。包括虛線 AA'，所述AA'橫穿位于集成電路結(jié)構(gòu)左邊的雙柵FinFETllOl的兩個(gè)柵極和右邊的三柵 FinFETl 102的一個(gè)柵極(圖中未標(biāo)示)；還包括縱穿雙柵FinFETllOl的鰭體的BB'和縱 穿三柵FinFETl 102的鰭體的CC'。如圖lib所示，為圖Ila中的集成電路結(jié)構(gòu)沿虛線AA'的剖面圖。經(jīng)過(guò)上述工藝 形成的集成電路結(jié)構(gòu)包括雙柵FinFETllOl和三柵FinFETl 102。其中，雙柵FinFETl 101，包 括鰭體710 ；分別位于鰭體710第一側(cè)的第一柵極1130、所述鰭體710第二側(cè)的第二柵極 1131，所述兩個(gè)柵極通過(guò)絕緣蓋帽層610進(jìn)行隔離；三柵FinFET1102，包括鰭體720，及位 于鰭體720兩相對(duì)側(cè)，即第一側(cè)和第二側(cè)及所述鰭體720上側(cè)的第三柵極1040。圖Ilc為圖Ila中的雙柵FinFETllOl沿虛線BB'的剖面圖，包括第一鰭體710， 位于第一鰭體710上的絕緣蓋帽層610 ；圖Ild為圖Ila中的三柵FinFET1102沿虛線CC' 的剖面圖，包括，第二鰭體720，位于第二鰭體720上的柵極氧化物823，及覆蓋于柵極氧化 物823上的第三柵極1140。本發(fā)明方法還包括在第一鰭體的兩端、和第二鰭體的兩端以及位于第二鰭體上側(cè) 面的柵極兩側(cè)形成側(cè)壁。如圖1 所示，為圖Ila中的雙柵FinFETllOl沿虛線BB'的剖面 圖，所述側(cè)壁1210分別位于絕緣層610的兩側(cè)面和鰭體710的兩側(cè)面。其中，絕緣層610 位于鰭體710的上方。圖12b為圖Ila中的三柵FinFETl 102沿虛線CC'的剖面圖，側(cè)壁1210分別位于 柵極氧化層823和第三柵極1140的兩側(cè)面、鰭體720的兩側(cè)面。其中，第三柵極1140位于 鰭體710的上方。
所述雙柵FinFET和三柵FinFET的側(cè)壁1210形成的方法為首先通過(guò)高溫氧化 (HTO)形成第一氧化物層；然后進(jìn)行柵極氮化形成氮化物層；接著通過(guò)高溫氧化(HTO)形成 第二氧化物層；最后通過(guò)反應(yīng)離子刻蝕(RIE)形成側(cè)壁1210。如圖13a，1 所示，在所述鰭體未被柵極覆蓋的兩端進(jìn)行離子注入，以形成源極 與漏極。包括雙柵FinFETllOl的源極1310和漏極1320，三柵FinFETl 102的源極1330和 源極1340。對(duì)于N型的FinFET，所述形成源極或漏極所注入的N型離子可以為砷，所述砷離 子劑量為1 5\1015/(^2，注入離子能量不小于為1.01(撲，注入的角度可以為1°到30°。對(duì)于P型的FinFET，所述形成源極或漏極所注入的N型離子可以為硼，所述硼離子 劑量為1 5\1015/(^2，注入離子能量不小于為1.01(撲，注入的角度可以為1°到30°。所述離子注入的方法還包括在溫度范圍為1000 1100°C范圍內(nèi)進(jìn)行尖峰退火。上述集成電路結(jié)構(gòu)形成后，為增加所述源極和漏極之間的有效長(zhǎng)度，即增加溝道 長(zhǎng)度，本發(fā)明方法還包括在所述源極和漏極上形成抬高源極和抬高漏極。如圖14a、圖14b 所示，形成抬高源極和抬高漏極。所述抬高的源極和漏極為SiGe層。包括雙柵FinFETl 101 的抬高源極1410和抬高漏極1420，三柵FinFET1102的抬高源極1430和抬高源極1440。所 述形成方法為在含有3讓2(12、!1(1、6紐4氣體環(huán)境中，在所述源極和漏極上進(jìn)行外延生長(zhǎng)， 形成SiGe層。所述環(huán)境的溫度范圍為700 800°C，所述SiGe層的厚度為100 500nm， 其中Ge所占的比例為10 30%，進(jìn)一步的，還包括對(duì)所述Si(ie層內(nèi)進(jìn)行離子注入，形成抬 高源極和抬高漏極。本實(shí)施方式中，對(duì)所述SiGe層進(jìn)行離子摻雜，所述摻雜的離子為硼，所 述硼的濃度為1 5X102°cm_3。如圖15a、圖1 所示，進(jìn)行相關(guān)的后端工藝。包括形成雙柵FinFET的層間介質(zhì) 層1500、互連結(jié)構(gòu)1510和1520，及三柵FinFET的層間介質(zhì)層1500、互連結(jié)構(gòu)1530和巧40。 本實(shí)施例中，所述互連結(jié)構(gòu)為鎢栓塞。用于將所述抬高源極1430和抬高漏極1440引出并 連接至后續(xù)的互連結(jié)構(gòu)。本發(fā)明還提供一種所述集成電路的使用方法，包括在所述雙柵FinFET的漏極和源極上，分別施加第一偏置電壓和第二偏置電壓；在所述三柵FinFET的漏極和源極上，分別施加第三偏置電壓和第四偏置電壓；所述雙柵FinFET的兩個(gè)柵極分別接受第一信號(hào)和第二信號(hào)；所述三柵FinFET的柵極接受第三信號(hào)。其中，所述第三信號(hào)為動(dòng)態(tài)信號(hào)。本發(fā)明雖然已以較佳實(shí)施例公開(kāi)如上，但其并不是用來(lái)限定本發(fā)明，任何本領(lǐng)域 技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā) 明技術(shù)方案做出可能的變動(dòng)和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明 的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案 的保護(hù)范圍。
權(quán)利要求
1.一種集成電路制造方法，其特征在于，包括提供絕緣體上的半導(dǎo)體襯底，所述襯底包括位于絕緣層上的半導(dǎo)體層，所述半導(dǎo)體層 具有上表面，所述襯底包括第一電路區(qū)和第二電路區(qū)，第一電路區(qū)用于形成雙柵FinFET，第 二電路區(qū)用于形成三柵FinFET ；在位于第一電路區(qū)的部分半導(dǎo)體層的上表面形成絕緣蓋帽層； 對(duì)所述半導(dǎo)體層進(jìn)行刻蝕，在第一電路區(qū)上形成長(zhǎng)方體形狀的第一鰭體，在第二電路 區(qū)上形成長(zhǎng)方體形狀的第二鰭體，所述絕緣帽蓋層位于第一鰭體上，所述第一鰭體和第二 鰭體均包括兩端區(qū)域和中間區(qū)域；在所述第一鰭體的兩個(gè)相對(duì)側(cè)的表面上形成柵極氧化層，同時(shí)在所述第二鰭體的兩個(gè) 相對(duì)側(cè)和上側(cè)的表面上形成柵極氧化層；在所述第一鰭體兩個(gè)相對(duì)側(cè)的柵極氧化層上形成柵極，在所述第二鰭體兩個(gè)相對(duì)側(cè)和 上側(cè)的柵極氧化層上形成柵極；對(duì)第一鰭體的未被柵極和絕緣帽蓋層覆蓋的兩端進(jìn)行離子注入，形成雙柵FinFET的 源極和漏極，對(duì)第二鰭體的未被柵極覆蓋的兩端進(jìn)行離子注入，形成三柵FinFET的源極和 漏極。
2.根據(jù)權(quán)利要求1所述的集成電路制造方法，其特征在于，還包括對(duì)所述第一鰭體和 第二鰭體進(jìn)行退火步驟，所述退火環(huán)境為H2，所述退火的溫度范圍為800 1000°C。
3.根據(jù)權(quán)利要求1所述的集成電路制造方法，還包括在所述源極和漏極上形成抬高源 極和抬高漏極步驟。
4.根據(jù)權(quán)利要求3所述的集成電路制造方法，其特征在于，所述抬高源極和抬高漏極 為SiGe層，所述SiGe層的形成方法為在含有SiH2Cl2、HCl、GeH4氣體環(huán)境中進(jìn)行外延生長(zhǎng)， 所述氣體環(huán)境的溫度范圍為700 800°C。
5.根據(jù)權(quán)利要求4所述的集成電路制造方法，還包括在所述SiGe層內(nèi)進(jìn)行離子注入， 形成抬高源極和抬高漏極。
6.根據(jù)權(quán)利要求1所述的集成電路制造方法，還包括在第一鰭體的兩端、和第二鰭體 的兩端以及位于第二鰭體上側(cè)面的柵極兩側(cè)形成側(cè)壁。
7.根據(jù)權(quán)利要求1所述的集成電路制造方法，還包括對(duì)所述半導(dǎo)體層進(jìn)行離子注入， 以調(diào)整閾值電壓。
8.根據(jù)權(quán)利要求1所述的集成電路制造方法，其特征在于，所述第一電路區(qū)為I/O電路區(qū)。
9.根據(jù)權(quán)利要求1所述的集成電路制造方法，其特征在于，所述第二電路區(qū)為核心邏輯區(qū)。
10.一種如權(quán)利要求1至9中任一項(xiàng)所形成的集成電路結(jié)構(gòu)。
11.一種如權(quán)利要求1至9中任一項(xiàng)所形成的集成電路結(jié)構(gòu)的使用方法，包括在所述 雙柵FinFET的漏極和源極上，分別施加第一偏置電壓和第二偏置電壓；在所述三柵FinFET的漏極和源極上，分別施加第三偏置電壓和第四偏置電壓； 所述雙柵FinFET的兩個(gè)柵極分別接受第一信號(hào)和第二信號(hào)； 所述三柵FinFET的柵極接受第三信號(hào)。
12.根據(jù)權(quán)利要求11所述的使用方法，其特征在于，所述第三信號(hào)為動(dòng)態(tài)信號(hào)。
全文摘要
一種集成電路的制造方法，所述集成電路包括至少一個(gè)三柵FinFET和一個(gè)雙柵FinFET，所述方法包括提供位于絕緣體上的半導(dǎo)體層；在所述半導(dǎo)體層上進(jìn)行離子注入，進(jìn)行閾值電壓調(diào)節(jié)；在所述半導(dǎo)體層上形成絕緣層，并選擇性地刻蝕所述絕緣層以形成絕緣帽蓋層；刻蝕所述半導(dǎo)體層形成第一鰭體和第二鰭體，所述絕緣帽蓋層保留位于所述第一鰭體上；形成柵極氧化層；形成多晶硅層，并將所述多晶硅層平坦化；刻蝕所述多晶硅層形成柵極；對(duì)所述多晶硅層進(jìn)行離子注入形成源極和漏極。本發(fā)明還提供一種由所述制造方法形成的集成電路結(jié)構(gòu)，及所述集成電路結(jié)構(gòu)的使用方法。
文檔編號(hào)H01L27/12GK102122645SQ201010022579
公開(kāi)日2011年7月13日 申請(qǐng)日期2010年1月8日 優(yōu)先權(quán)日2010年1月8日
發(fā)明者李若加, 肖德元, 陳國(guó)慶 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司