專利名稱：半導體芯片堆迭及其制作方法
技術領域：
本發(fā)明涉及一種半導體芯片堆迭(stack)及其制作方法，特別是一種具有直通硅 穿孔(through silicon via，以下簡稱為TSV)的半導體芯片堆迭及其制作方法。
背景技術：
集成電路(integrated circuit,以下簡稱為IC)產(chǎn)品，是通過由半導體制程生產(chǎn) 的芯片(chip)建構。制造芯片的過程，由一晶圓(wafer)開始首先，在一片晶圓上定義 出多個區(qū)域，并在每個區(qū)域上，通過各種半導體制程如沉積、微影、蝕刻或平坦化步驟，形成 所需的各種半導體元件(semiconductordevice)，并建構電路路線。接著，再對晶圓上的各 個區(qū)域進行切割而成各個芯片。經(jīng)由上述半導體制程所獲得的芯片再加以封裝成芯片封裝 (package)，最后再將芯片電性連接至一電路板，如一印刷電路板(printedcircuit board, PCB)，使芯片與印刷電路板的引腳(pin)電性連結后，便可執(zhí)行各種程序化的處理。在IC產(chǎn)品追求輕薄短小的過程中，除了不斷挑戰(zhàn)制程微縮極限之外，在半導體封 裝技術上，更是一再推陳出新地開發(fā)出不同的封裝技術，如覆晶(flip-chip)封裝、多芯 片(multi-chip package, MCP) ^ ^ '(packageon package, PoP) ^ ' ! ' (package in package, PiP)等，都是通過芯片或封裝體在三維方向上彼此堆迭的方式，增 加單位體積內(nèi)半導體元件的積集度。近年來更是開發(fā)出一種直通硅穿孔(TSV)技術，促進 封裝體中各芯片彼此之間的內(nèi)部連接，將堆迭效率更進一步地提升。請參閱圖1至圖2，圖1至圖2為一已知IC產(chǎn)品的制作示意圖，且圖1圖左為一晶 圓的示意圖；圖1圖右則為晶圓中單一區(qū)域的放大示意圖。如圖1圖左所示，IC產(chǎn)品是由 提供一晶圓100開始，晶圓100上定義出多個區(qū)域102，接下來對晶圓100進行各種半導體 制程，而于各區(qū)域102中形成半導體元件，并于切割制程后分別成為具有單一功能的芯片。 如圖1圖右所示，當單一區(qū)域102預定成為一動態(tài)隨機存取存儲器(dynamic randomaccess memory，以下簡稱為DRAM)芯片時，在半導體制程中會在各區(qū)域102的中央制作具有高積集 密度的存儲器核心陣列(memory core array)子區(qū)域104 ；而在各區(qū)域102的周圍區(qū)域制 作具有低積集密度的周邊電路子區(qū)域或輸出/輸入墊子區(qū)域106等。也就是說，單一區(qū)域 102內(nèi)將同時具有高低不同的積集密度。同理，當不同的晶圓100中的區(qū)域102預定成為具 有單一功能的芯片，如模擬(analog)芯片、快閃存儲器(flash)芯片或中央處理(CPU)芯 片時，區(qū)域102為因應不同元件與電路配置的要求，每單一區(qū)域102內(nèi)都具有高低積集密度 不同的子區(qū)域。接下來，利用切割制程分離各區(qū)域102而獲得芯片后，已知技術是將具有不同功 能的各芯片堆迭在一起封裝，建構成一三維的半導體芯片封裝體110。如圖2所示，已知的 封裝體110可包含一載板112，載板112上則由下而上依序堆迭一 CPU芯片114a、一 DRAM 芯片114b、一快閃存儲器芯片IHc與一模擬芯片114d，而此一封裝體110中各芯片的主動 表面通過TSV技術所形成的直通硅穿孔116電性連接。如前所述，雖然利用TSV技術可提升堆迭效率，但由于各芯片具有完整的單一功能，且每一芯片中包含的不同積集密度的元件區(qū)域在制作時是經(jīng)歷相同的制程而獲得。舉 例來說，為了符合高積集密度元件的制程要求，同一功能元件芯片中不論元件密度高低，皆 須進行較高階的半導體制程，確保高積集密度元件的制作良率。但實際上不同積集密度的 要求多半亦伴隨著高低階不同的制程要求，因此常在晶圓100進行半導體制程時即已造成 資源及成本的浪費。因此，仍需要一種可確實提升制程效率及降低營運成本的半導體芯片 堆迭及其制作方法。

發(fā)明內(nèi)容
因此，本發(fā)明的一目的在于提供一種可提升制程效率、降低營運成本的半導體芯 片堆迭及其制作方法。根據(jù)本發(fā)明的一個方面，提供一種半導體芯片堆迭，包含有一第一芯片與一第二 芯片。該第一芯片具有一第一電路，以一第一積集密度設置于該第一芯片內(nèi)；而該第二芯片 則具有一第二電路，以一第二積集密度設置于該第二芯片內(nèi)，且該第二積集密度小于該第 一積集密度。此外，該第一芯片還包含至少一第一直通硅穿孔結構(TSV)，連接該第一芯片 與該第二芯片。根據(jù)本發(fā)明的一個方面，還提供一種半導體芯片堆迭的制作方法，該方法包含有 以下步驟首先提供一種功能元件(function device)的電路布局，該電路布局還包含一 第一元件布局與一第二元件布局，且該第一元件布局的積集密度大于該第二元件布局的積 集密度。接下來于一第一晶圓上定義多個第一芯片區(qū)域，且于各該第一芯片區(qū)域中分別形 成該第一元件布局；于一第二晶圓上定義多個第二芯片區(qū)域，且于各該第二芯片區(qū)域中分 別形成對應各該第一元件布局的該第二元件布局。之后，在該第一晶圓內(nèi)形成多個第一直 通硅穿孔，以連接相對應的各該第一芯片布局與各該第二芯片布局。最后分別切割該第一 晶圓與該第二晶圓得到多個第一芯片與多個第二芯片。根據(jù)本發(fā)明所提供的半導體芯片堆迭及其制作方法，是將具有單一功能的功能元 件中各電路布局依其積集密度的不同分別制作于不同的芯片上，最后再將其堆迭起來，利 用TSV技術電性連接，獲得所欲得到的特定功能。由于不同的芯片具有不同的積集密度要 求，因此可依其相對于高或低的積集密度要求進行高低階不同的制程，達到提升制程效率 及降低營運成本的目的。


圖1至圖2為一已知IC產(chǎn)品的制作示意圖；圖3為本發(fā)明所提供的半導體芯片堆迭的制作方法的一第一優(yōu)選實施例的流程 圖；圖4至圖6則為本第一優(yōu)選實施例的制程示意圖；圖7為本發(fā)明所提供的半導體芯片堆迭的制作方法的一第二優(yōu)選實施例的示意 圖；圖8為本發(fā)明所提供的半導體芯片堆迭的制作方法的一第三優(yōu)選實施例的流程 圖；圖9至圖10則為第三優(yōu)選實施例的制程示意圖。
主要元件符號說明
100晶圓 102 芯片區(qū)域
104存儲器核心陣列子區(qū)域 106輸出/輸入墊子區(qū)域
110半導體芯片堆迭 112載板
114aCPU 芯片 114bDRAM芯片
114c快閃存儲器芯片 114d模擬芯片
116直通硅穿孔
200提供一種功能元件的電路布局，該電路布局還包含一第一元件
布局與一第二元件布局
202提供一第三晶圓，且該第三晶圓上定義有多個第三芯片區(qū)域
210于一第一晶圓上定義多個第一芯片區(qū)域，且于各第一芯片區(qū)域
中分別形成該第一元件布局
212于一第二晶圓上定義多個第二芯片區(qū)域，且于各第二芯片區(qū)域
中分別形成該第二元件布局
214于各第三芯片區(qū)域內(nèi)分別形成一第三元件布局
220于該第一晶圓與該第二晶圓內(nèi)分別形成多個第--直通硅穿孔與
多個第二直通硅穿孔
222于該第一晶圓、該第二晶圓與該第三晶圓內(nèi)分別形成多個第一
直通硅穿孔、多個第二直通硅穿孔與多個第三直.通硅穿孔
230分別切割該第一晶圓與該第二晶圓形成多個第--芯片與多個第
~■ -H-* LL 一心片
232分別切割該第一晶圓、該第二晶圓與該第三晶圓而分別形成多
個第一芯片、多個第二芯片與多個第三芯片
240堆迭該第一芯片與該第二芯片于一載板
242堆迭該第一芯片、該第二芯片與該第三芯片于一載板上
300第一晶圓 310第一芯片區(qū)域
312第一元件布局 320弟 心/T
330第一直通硅穿孔
400第二晶圓 410第二芯片區(qū)域
412第二元件布局 420Λ-Λ- ~· -H- LL 弟一心片
430第二直通硅穿孔
500半導體芯片堆迭 502載板
510半導體芯片堆迭 512載板
600第三晶圓 610 第三芯片區(qū)域
612第三元件布局 620 第三芯片
630第三直通硅穿孔
具體實施例方式
請參閱圖3至圖6，圖3為本發(fā)明所提供的半導體芯片堆迭的制作方法的一第一優(yōu)
6選實施例的流程圖；而圖4至圖6則為本第一優(yōu)選實施例的制程示意圖。如圖3所示，本第 一優(yōu)選實施例所提供的半導體芯片堆迭的制作方法，包含有以下步驟步驟200 提供一種功能元件(function device)的電路布局，該電路布局還包含 一第一元件布局312與一第二元件布局412。在本第一優(yōu)選實施例中，該功能元件可為存儲器元件，如動態(tài)隨機存取存儲器 (dynamic random access memory,以下簡稱為 DRAM)或 NAND 型非揮發(fā)性(NAND-type non-volatile)存儲器等。本領域技術人員應知，一般的DRAM或NAND型非揮發(fā)性存儲器的 電路布局中，包含積集密度較高的存儲器核心陣列(memory core array)的元件布局，以及 該存儲器的周邊電路布局，如邏輯電路、靜電放電保護元件與輸入/輸出墊等積集密度較 低的元件布局。在本優(yōu)選實施例中，第一元件布局312即為積集密度較高的存儲器核心陣 列布局；而第二元件布局412則為積集密度較低的周邊電路布局。請參閱圖3以及圖4。在步驟200之后，進行步驟210 在一第一晶圓300上定義多個第一芯片區(qū)域310，且于各第一芯片區(qū)域 310中分別形成第一元件布局312 ；以及步驟212 于一第二晶圓400上定義多個第二芯片區(qū)域410，且于各第二芯片區(qū)域 410中分別形成第二元件布局412。值得注意的是，由在步驟210與步驟212是將第一元件布局312與第二元件布局 412分別制作在第一晶圓300與第二晶圓400上，因此步驟210與步驟212可同時或依序進 行相關的半導體制程。且由于第一元件布局312與第二元件布局412的積集密度不同，因 此制作這些元件布局的時候，具有高積集密度第一元件布局312的第一晶圓300經(jīng)歷較高 階、較精細的制程，而具有低積集密度第二元件布局412的第二晶圓400經(jīng)歷的制程則較為 低階。請參閱圖3與圖5。待完成相關半導體制程之后，進行步驟220與步驟230 步驟220 于第一晶圓300與第二晶圓400內(nèi)分別形成多個第一直通硅穿孔330與 多個第二直通硅穿孔430。步驟230 分別切割第一晶圓300與第二晶圓400得到多個第一芯片320與多個 第二芯片420。在本優(yōu)選實施例中，根據(jù)步驟220所形成的第一直通硅穿孔330(示于圖6)形成 于第一芯片區(qū)域310內(nèi)；而第二直通硅穿孔430 (示于圖6)則形成于第二芯片區(qū)域410內(nèi)。 如本領域技術人員所知，TSV制程的進行可整合在整個半導體制程或封裝制程的不同階段。 舉例來說，形成上述第一直通硅穿孔330與第二直通硅穿孔430的TSV制程可概分為先鉆 孔(via-first)或后鉆孔(via-last)兩種制程，先鉆孔制程是進行于互補式金屬氧化物半 導體(CMOS)之前或之后，或后段制程(back-end-of-line)之前；而后鉆孔制程則進行于封 裝生產(chǎn)階段。因此，步驟220可依據(jù)制程及產(chǎn)品需求進行在步驟210/212之間、步驟210/212 之后、或者步驟230之后。而根據(jù)步驟230切割完畢的第一芯片320與第二芯片420分別包含第一元件布局 312與第二元件布局412。因此，第一芯片320包含一 DRAM或NAND型非揮發(fā)性(NAND-type non-volatile)存儲器的存儲器核心陣列；而第二芯片420則包含前述存儲器的周邊電路， 例如邏輯電路、靜電放電保護元件與輸入/輸出墊等元件，因此，第二芯片420作為一全局接口 (globalinterface)芯片。接下來請參閱圖3與圖6。在進行切割制程獲得個別的第一芯片320與第二芯片 420之后，進行步驟MO 堆迭第一芯片320與第二芯片420于一載板502。如圖6所示，接下來進行封裝制程，將第一芯片320與第二芯片420堆迭于一載板 (carrier) 502上形成半導體芯片堆迭500。雖然在圖6中，第二芯片420設置于第一芯片 320與載板502之間，但本領域技術人員應知第一芯片320與第二芯片420的上下相對關系 并不限于此。根據(jù)本第一優(yōu)選實施例所提供的半導體芯片堆迭500，其包含有第一芯片320，具 有一第一電路312，以一第一積集密度設置于第一芯片320內(nèi)；以及第二芯片420，具有第二 電路412，以一第二積集密度設置于第二芯片420內(nèi)。同時第一芯片320與第二芯片420分 別還包含至少一第一直通硅穿孔330與至少一第二直通硅穿孔430。如前所述，第一電路 312可為一核心電路，包含一存儲器核心陣列，如DRAM或NAND型非揮發(fā)性存儲器的核心元 件；而第二電路412則可為一對應于上述核心電路的周邊電路，包含該存儲器的邏輯電路、 靜電放電保護元件與輸入/輸出墊等。此外第一芯片320與第二芯片420也可包含微機電 (micro electro mechanical system, MEMS)結構。如上所述，DRAM或NAND型非揮發(fā)性存儲器等具有單一功能的功能元件布局中，核 心電路與周邊電路依其積集密度的不同分別制作于不同的芯片上，最后再將其堆迭起來， 利用TSV技術電性連接，獲得所欲得到的特定功能。由于具有不同的積集密度要求的芯片， 是依其相對于高或低的積集密度要求進行高低階不同的制程，因此可達到提升制程效率及 降低營運成本的目的。請參閱圖7，圖7為本發(fā)明所提供的半導體芯片堆迭的制作方法的一第二優(yōu)選實 施例的示意圖；由于第二優(yōu)選實施例的步驟與流程圖同于第一優(yōu)選實施例，因此第二優(yōu)選 實施例的流程步驟可參閱圖3，而不再贅述。請參閱圖3。在步驟210中，于第一晶圓300上形成多個第一芯片區(qū)域310，且第一 芯片區(qū)域利310分別包含一第一元件布局312。第二優(yōu)選實施例與第一優(yōu)選實施例不同的 地方在于第一元件布局312至少包含一第一存儲器的核心陣列31 與一第二存儲器的核 心陣列312b。第一存儲器與第二存儲器可為不同種類的存儲器。舉例來說，第一存儲器的 核心陣列31 為一 DRAM的核心陣列；而第二存儲器的核心陣列312b則為一 NAND型非揮 發(fā)性存儲器的核心陣列，但不限于此。另外，在步驟212中于第二晶圓400上形成多個芯片 區(qū)域410，且第二芯片區(qū)域410分別包含第二元件布局412，而此第二元件布局412則包含 了前述DRAM的邏輯電路、靜電放電保護元件與輸入/輸出墊等的周邊電路412a，以及NAND 型非揮發(fā)性存儲器的邏輯電路、靜電放電保護元件與輸入/輸出墊等的周邊電路412b。請參閱圖3與圖6。此外在第二優(yōu)選實施例中，第一晶圓300與第二晶圓400在步 驟210/212之間、步驟210/212之后、或者步驟230之后亦經(jīng)歷如步驟220所述的TSV制程， 而分別形成多個第一直通硅穿孔330 (示于圖6)與多個第二直通硅穿孔430 (示于圖6)。 在完成所需制程后，如第一優(yōu)選實施例的步驟220，切割第一晶圓300與第二晶圓400而得 到多個第一芯片322與多個第二芯片422。最后再如步驟230與圖6所示，進行封裝制程， 將第一芯片322與第二芯片422堆迭于載板502上，形成半導體芯片堆迭500。
根據(jù)本第二優(yōu)選實施例，第一芯片322所具有的第一元件布局圖案312包含二種 以上不同的核心電路31h/312b，且分別為不同種類存儲器的核心陣列；而相對于前述不 同存儲器的周邊電路412a/412b則形成于第二芯片422中。也就是說，DRAM與NAND型非 揮發(fā)性存儲器等具有單一功能的功能元件布局中，核心電路與周邊電路依其積集密度的不 同分別制作于不同的芯片上，最后再將其堆迭起來，利用TSV技術電性連接，獲得所欲得到 的特定功能。且同一芯片322可包含不同種類的存儲器，更增加了半導體芯片堆迭500的 功能。由于具有不同的積集密度要求的芯片，是依其相對于高或低的積集密度要求進行高 低階不同的制程，因此可達到提升制程效率及降低營運成本的目的。接下來請參閱圖8與圖9至圖10，圖8為本發(fā)明所提供的半導體芯片堆迭的制作 方法的一第三優(yōu)選實施例的流程圖；而圖9至圖10則為第三優(yōu)選實施例的制程示意圖。由 于第三優(yōu)選實施例中部分步驟同于第一優(yōu)選實施例，因此相同的步驟如步驟200、步驟210 與步驟212其元件符號同于圖3 ；而相關圖式可參閱圖4與圖5，而不再贅示。首先請參閱圖8，根據(jù)本第三優(yōu)選實施例，首先進行如第一優(yōu)選實施例的步驟 200，即提供一種功能元件的電路布局，該電路布局還包含一第一元件布局312與一第二元 件布局412。第三優(yōu)選實施例還包含步驟202 提供一第三晶圓600，且第三晶圓600上定義有多個第三芯片區(qū)域610 ；步驟214 如圖9所示。在各第三芯片區(qū)域610內(nèi)分別形成一第三元件布局612 ；值得注意的是，第三元件布局612的積集密度大于第二元件布局412的積集密度。 詳細地說，第一元件布局312與第三元件布局612分別包含一第一存儲器的核心陣列與一 第三存儲器的核心陣列。舉例而言，第一元件布局312為一 DRAM的核心陣列，而第三元件布 局612則為一 NAND型非揮發(fā)性存儲器的核心陣列?；蛘撸c第二優(yōu)選實施例相似，第一元 件布局312與第三元件布局612各自包含一第一存儲器的核心陣列與一第三存儲器的核心 陣列，即兩者皆包含DRAM核心陣列與NAND型非揮發(fā)性存儲器的核心陣列，因此也可視為包 含相同的存儲器核心陣列。對應上述存儲器的核心陣列，第二元件布局412包含第一存儲 器的邏輯電路、靜電放電保護元件與輸入/輸出墊等周邊電路，與第三存儲器的邏輯電路、 靜電放電保護元件與輸入/輸出墊等周邊電路。步驟222 于第一晶圓300、第二晶圓400與第三晶圓600內(nèi)分別形成多個第一直 通硅穿孔330、多個第二直通硅穿孔430與多個第三直通硅穿孔630。步驟232 請重新參閱圖5。分別切割第一晶圓300、第二晶圓400與第三晶圓600 而分別形成多個第一芯片320、多個第二芯片420與多個第三芯片620 ；根據(jù)步驟222，第一直通硅穿孔330系形成于第一芯片區(qū)域310、第二直通硅穿孔 430系形成于第二芯片區(qū)域410、而第三直通硅穿孔630(皆示于圖10)則形成于第三芯片 區(qū)域610。如前所述，TSV制程的進行可整合在整個半導體制程或封裝制程的不同階段。因 此步驟222依據(jù)制程及產(chǎn)品需求進行在步驟步驟210/212/214之間、步驟210/212/214之 后、或者步驟232之后。由于第二元件布局412包含第一存儲器與第二存儲器的周邊電路，因此第二芯片 420系作為第一芯片320與第三芯片620的全局接口芯片。步驟M2 如圖10所示。堆迭第一芯片320、第二芯片420與第三芯片620于一載 板512上。
第一芯片320、第二芯片420與第三芯片620堆迭于載板512上形成半導體芯片堆 迭510，并進行封裝制程。在本優(yōu)選實施例中，作為全局接口的第二芯片420設置于第一芯 片320與第三芯片620之間，但本領域技術人員應知上述芯片的上下相對關系并不限于此， 乃是可依據(jù)電路及產(chǎn)品需求變化。根據(jù)本第三優(yōu)選實施例所提供的半導體芯片堆迭510，其包含有一第一芯片320， 具有一第一電路312，以一第一積集密度設置于該第一芯片320內(nèi)廣第三芯片620，具有一 第三電路612，以一第一積集密度設置于第三芯片620內(nèi)；以及一第二芯片420，具有一第二 電路412，并以一第二積集密度設置于第二芯片420內(nèi)。同時第一芯片320、第二芯片420 與第三芯片620分別還包含至少一第一直通硅穿孔330、至少一第二直通硅穿孔430與至 少一第三直通硅穿孔630。如前所述，第一電路312與第三電路612可包含存儲器的核心 陣列，如DRAM或NAND型非揮發(fā)性存儲器的核心陣列；而第二電路412則為對應于第一電路 312與第三電路612的周邊電路，周邊電路可包含各該存儲器的邏輯電路、靜電放電保護元 件與輸入/輸出墊等。此外第一芯片320、第二芯片420與第三芯片620也可包含MEMS結 構。值得注意的是，在第三優(yōu)選實施例中，是將兩種存儲器中元件積集密度較大的存 儲器核心陣列分別制作于第一芯片320與第三芯片620 ；而元件積集密度較小的存儲器周 邊電路則制作于第二芯片420內(nèi)。因此，第一芯片320與第三芯片620可進行較為高階制 程；相對而言第二芯片420則可進行較為低階的制程，故可提升制程效率。根據(jù)本發(fā)明所提供的半導體芯片堆迭及其制作方法，是將具有單一功能的功能元 件依其積集密度的不同分別制作于不同的芯片上，最后再利用各式覆晶封裝或多芯片封裝 等方式，制備于單一芯片中，較佳則是將其堆迭起來并利用TSV技術電性連接封裝成單一 芯片，而獲得所欲得到的特定功能。由于不同的芯片具有不同的積集密度要求，因此可依其 相對于高或低的積集密度要求進行高低階不同的制程，達到提升制程效率及降低營運成本 的目的。此外，由于本發(fā)明采用TSV技術提供不同芯片間的電性連接，因此本發(fā)明亦適用于 不同的垂直式芯片堆迭，例如芯片對芯片(chip-to-chip)、芯片對晶圓(chip-to-wafer) 與晶圓對晶圓(wafer-to-wafer)等封裝制程中。以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求書所做的均等變化與修 飾，皆應屬本發(fā)明的涵蓋范圍。
10
權利要求
1.一種半導體芯片堆迭，包含有一第一芯片，具有一第一電路，以一第一積集密度設置于該第一芯片內(nèi)；以及 一第二芯片，具有一第二電路，以一第二積集密度設置于該第二芯片內(nèi)，且該第二積集 密度小于該第一積集密度；其中該第一芯片還包含至少一第一直通硅穿孔結構，連接該第一芯片與該第二芯片。
2.如權利要求1所述的半導體芯片堆迭，其中該第二芯片還包含至少一第二直通硅穿孔。
3.如權利要求1所述的半導體芯片堆迭，其中該第一電路包含一存儲器的核心陣列。
4.如權利要求3所述的半導體芯片堆迭，其中該第二電路還包含該存儲器的邏輯電 路、靜電放電保護元件與輸入/輸出墊。
5.如權利要求1所述的半導體芯片堆迭，其中該第一電路至少包含一第一存儲器的核 心陣列與一第二存儲器的核心陣列。
6.如權利要求5所述的半導體芯片堆迭，其中該第二電路還包含該第一存儲器的邏輯 電路、靜電放電保護元件與輸入/輸出墊與該第二存儲器的邏輯電路、靜電放電保護元件 與輸入/輸出墊。
7.如權利要求1所述的半導體芯片堆迭，還包含至少一第三芯片，包含一第三電路，以 一第三積集密度設置于該第三芯片。
8.如權利要求7所述的半導體芯片堆迭，其中該第三積集密度大于該第二積集密度。
9.如權利要求7所述的半導體芯片堆迭，其中該第三芯片還包含至少一第三直通硅穿孔。
10.如權利要求7所述的半導體芯片堆迭，其中該第一電路與該第三電路分別包含一 第一存儲器的核心陣列與一第三存儲器的核心陣列，且該第一存儲器與該第二存儲器為不 同的存儲器。
11.如權利要求10所述的半導體芯片堆迭，其中該第二電路還包含該第一存儲器的邏 輯電路、靜電放電保護元件與輸入/輸出墊與該第三存儲器的邏輯電路、靜電放電保護元 件與輸入/輸出墊。
12.如權利要求7所述的半導體芯片堆迭，其中該第一電路與該第三電路是相同的存 儲器的核心陣列。
13.如權利要求12所述的半導體芯片堆迭，其中該第二電路還包含該存儲器的邏輯電 路、靜電放電保護元件與輸入/輸出墊。
14.一種半導體芯片堆迭的制作方法，包含有提供一種功能元件的電路布局，其中該電路布局還包含一第一元件布局與一第二元件 布局，且該第一元件布局的積集密度大于該第二元件布局的積集密度；于一第一晶圓上定義多個第一芯片區(qū)域，且于各該第一芯片區(qū)域中分別形成該第一元 件布局；于一第二晶圓上定義多個第二芯片區(qū)域，且于各該第二芯片區(qū)域中分別形成對應各該 第一元件布局的該第二元件布局；在該第一晶圓內(nèi)形成多個第一直通硅穿孔結構，以連接相對應的各該第一芯片布局與 各該第二芯片布局；以及分別切割該第一晶圓與該第二晶圓得到多個第一芯片與多個第二芯片。
15.如權利要求14所述的制作方法，還包含一于該第二芯片區(qū)域內(nèi)分別形成多個第二 直通硅穿孔的步驟。
16.如權利要求14所述的制作方法，其中該第一元件布局包含一存儲器的核心陣列。
17.如權利要求16所述的制作方法，其中該第二元件布局還包含該存儲器的一邏輯電 路、靜電放電保護元件與輸入/輸出墊。
18.如權利要求14所述的制作方法，其中該第一元件布局至少包含一第一存儲器的核 心陣列與一第二存儲器的核心陣列。
19.如權利要求18所述的制作方法，其中該第二元件布局還包含該第一存儲器的邏輯 電路、靜電放電保護元件與輸入/輸出墊與該第二存儲器的邏輯電路、靜電放電保護元件 與輸入/輸出墊。
20.如權利要求14所述的制作方法，還包含提供一第三晶圓，且該第三晶圓上定義有多個第三芯片區(qū)域；在這些第三芯片區(qū)域上分別形成一第三元件布局，且該第三元件布局的積集密度大于 該第二元件布局的積集密度；以及切割該第三晶圓，形成多個第三芯片。
21.如權利要求20所述的制作方法，還包含一于各該第三芯片區(qū)域內(nèi)形成多個第三直 通硅穿孔的步驟。
22.如權利要求20所述的制作方法，其中該第一元件布局與該第三元件布局分別包含 一第一存儲器的核心陣列與一第三存儲器的核心陣列，且該第一存儲器與該第三存儲器為 不同的存儲器元件。
23.如權利要求22所述的制作方法，其中該第二元件布局還包含該第一存儲器的邏輯 電路、靜電放電保護元件與輸入/輸出墊，與該第三存儲器的邏輯電路、靜電放電保護元件 與輸入/輸出墊。
24.如權利要求20所述的制作方法，其中該第一元件布局與該第三元件布局包含相同 存儲器的核心陣列。
25.如權利要求M所述的制作方法，其中該第二元件布局還包含該存儲器的邏輯電 路、靜電放電保護元件與輸入/輸出墊。
26.如權利要求14所述的制作方法，還包含一堆迭該第一芯片與該第二芯片于一載板 上的步驟。
全文摘要
半導體芯片堆迭及其制作方法。該半導體芯片堆迭，包含有一第一芯片與一第二芯片。該第一芯片具有一第一電路，以一第一積集密度設置于該第一芯片內(nèi)；而該第二芯片則具有一第二電路，以一第二積集密度設置于該第二芯片內(nèi)，且該第二積集密度小于該第一積集密度。該第一芯片還包含至少一第一直通硅穿孔結構，電性連接該第一芯片與該第二芯片。
文檔編號H01L23/52GK102117800SQ20101000211
公開日2011年7月6日 申請日期2010年1月5日 優(yōu)先權日2010年1月5日
發(fā)明者馮臺生, 宣明智 申請人:聯(lián)華電子股份有限公司