專利名稱：制造半導體器件的方法
技術領域：
本公開內(nèi)容涉及制造半導體器件的方法，并且更具體涉及制造包括硅化物層的半 導體器件的方法。
背景技術：
半導體器件集成度的提高減少了半導體器件占據(jù)的面積，同時增大了柵極圖案和 字線的電阻，這導致半導體器件特性劣化。具體而言，在頁面基礎上實施編程/擦除操作的 非易失性存儲器件由于各個存儲單元和解碼器之間的距離不同導致字線電阻增大故而具 有編程/擦除操作速率減小的程序。因此，常規(guī)技術尋求通過利用電阻值低的金屬硅化物 層形成柵極圖案和字線來減小電阻。以下，將參考附圖描述制造柵極圖案的常規(guī)方法和該常規(guī)方法的缺點。圖1A 1D是描述用于形成柵極圖案的常規(guī)方法的截面圖。參考圖1A，在襯底10 上形成柵極圖案11。柵極圖案11可以是動態(tài)隨機存取存儲(DRAM)器件的柵極圖案或非 易失性存儲器件的柵極圖案。在DRAM器件的柵極圖案的情況下，柵極圖案包括柵極絕緣層 和柵電極。在非易失性存儲器件的柵極圖案的情況下，柵極圖案包括隧道絕緣層、電荷俘獲 層、電荷阻擋層和柵電極。在此，為了描述方便僅示出了柵電極。隨后，在其中形成有柵極圖案11的襯底上形成層間介電層12，并實施平坦化工藝 直至暴露出各柵極圖案11的最上表面。參考圖1B，對層間介電層12進行回蝕刻以暴露出各柵極圖案11的上部。在此，蝕 刻后的層間介電層用附圖標記12A表示。參考圖1C，在具有柵極圖案11的襯底上形成金屬層13，柵極圖案11具有暴露的 上部。參考圖1D，通過熱處理使金屬層13與柵極圖案11的上部反應從而使各柵極圖案 11的上部硅化。在此，利用附圖標記11A表示具有硅化上部的柵極圖案。隨后，在熱處理期 間移除未反應的金屬層13。根據(jù)上述常規(guī)技術，作為柵電極的各柵極圖案11的上部可進行金屬硅化。然而， 當形成柵極圖案11并進行硅化時，柵電極的寬度W由于工藝的限制而減小。減小的柵電極 寬度w不僅使柵電極的電阻增加，而且也使字線的表面電阻增加，由此使得DRAM器件的讀 /寫速率或者非易失性存儲器件的編程/擦除速率劣化。以下，將參考圖2A 2C具體描述用于形成柵極圖案的常規(guī)技術的問題。圖2A示出具有柵極圖案21的中間所得襯底的截面，柵極圖案21具有通過實施層 間介電層22的回蝕刻而暴露的上部。圖2A對應于前述的圖1B。
如上所述，在層間介電層22的回蝕刻工藝期間，柵極圖案21的容限(見圖2A中 的區(qū)域標記B)受損。換言之，柵電極的硅(Si)受到損失。在這種情況下，柵電極缺乏足夠 的硅源，因此在后續(xù)的硅化工藝期間硅化反應未充分進行。具體地，柵電極的上部的寬度由于柵極圖案21受損而減小。因此，柵極圖案21的 上部結果具有圓錐形(見圖2A中的區(qū)域標記A)，因此使柵電極的電阻增加。而且，在層間介電層22的回蝕刻工藝期間，柵極圖案21的表面可因等離子體氣體 而受損，并且在表面上可由于雜質而形成雜質層(見圖2A中的附圖標記C)。圖2B示出具有金屬層23的中間所得襯底的截面。該附圖對應于圖1C。如圖所 示，當在其上部寬度減小的柵極圖案21上形成金屬層23時，金屬層23在柵極圖案21的上 部上沒有均勻沉積。相反地，其不均衡地沉積在一側上，這是個問題。圖2C示出柵極圖案21A的上部24的截面。該附圖對應于圖1D。如上所述，由于 柵極圖案21A的上部24的寬度由于在回蝕可工藝期間受損而減小，所以柵電極缺乏在硅化 工藝期間足夠使用的硅源。因此，柵極圖案21A的上部24的寬度W1甚至進一步減小，由此 使柵電極的電阻增加。結果，字線的表面電阻增加，并且DRAM器件的讀/寫操作速率或非 易失性存儲器件的編程/擦除操作速率減小。在層間介電層22的回蝕刻工藝期間，當在柵極圖案21的上部的表面上形成雜質 層(見附圖標記C)時，雜質在硅化工藝期間滲透并且阻止柵極圖案21的硅化。而且，當柵極圖案21的最上部具有圓錐形狀時，金屬層23不均衡地沉積在柵極圖 案21的上部的一側上。因此，存在柵極圖案21傾斜(見附圖標記D)或者破裂(見附圖標 記E)的問題。此外，為了形成具有低電阻值的金屬硅化物層，柵極圖案的硅可以是非晶的或者 具有小的晶粒尺寸。然而，熱處理使硅結晶或者使晶粒尺寸增加。因此，即使形成了金屬硅 化物層，該金屬硅化物層的質量也很差，因此表面電阻增加。隨著半導體器件集成度增加，上述問題變得更加嚴重。在高集成度下，柵極圖案21 的寬度減小，因而在回蝕刻工藝期間損失相對更多的硅。因此，由于缺乏硅源，導致硅化工 藝無法平穩(wěn)地實施。此外，由于硅化后的柵極圖案21A的上部24的寬度減小，因此硅化后 的柵極圖案21A的上部24變得傾斜或者破裂的幾率很高?？傊?，隨著集成度增加，硅化后 的柵極圖案21A的線寬的不平衡由于工藝限制而變得嚴重，這導致電阻值增加的問題。圖2D示出根據(jù)常規(guī)技術的柵極圖案傾斜的照片。如該圖所示，硅源的缺乏和金屬 層23的不均衡沉積使得柵極圖案的寬度減小，因此使得柵極圖案傾斜。

發(fā)明內(nèi)容
本發(fā)明的一個實施方案涉及提供一種制造半導體器件的方法，所述方法可在柵極 圖案的硅化工藝期間提供足夠量的硅源。根據(jù)一個實施方案，提供一種制造半導體器件的方法，所述方法包括在襯底上形 成柵極圖案；形成覆蓋各柵極圖案的頂部和側壁的導電層；在導電層上形成用于硅化工藝 的金屬層；和利用金屬層來硅化導電層和柵極圖案。根據(jù)另一個實施方案，提供一種制造半導體器件的方法，所述方法包括在襯底 上形成第一導電層和第一硬掩模層；通過蝕刻第一硬掩模層和第一導電層形成多個柵極圖案；利用絕緣層填充所述多個柵極圖案之間的間隙區(qū)域；通過移除第一硬掩模層形成溝 槽；將溝槽內(nèi)側壁上的絕緣層蝕刻預定厚度以增加溝槽寬度；和利用第二導電層填充寬度 增加的所述溝槽。


圖1A 1D是描述用于制造半導體器件的柵極圖案的常規(guī)方法的截面圖。圖2A 2C說明常規(guī)半導體器件制造工藝的問題。圖2D示出常規(guī)半導體器件制造工藝的問題的照片。圖3A 3D是描述根據(jù)本發(fā)明第一實施方案制造半導體器件的柵極圖案的方法的 截面圖。圖4A 4C是描述根據(jù)本發(fā)明第二實施方案制造半導體器件柵極圖案的方法的截 面圖。圖5A 5D是描述根據(jù)本發(fā)明第三實施方案制造半導體器件的柵極圖案的方法的 截面圖。圖6A 6D是描述根據(jù)本發(fā)明第四實施方案制造半導體器件的柵極圖案的方法的 截面圖。圖7A 7C示出說明本發(fā)明示例性實施方案的效果的照片和圖。
具體實施例方式本公開內(nèi)容的其它目的和優(yōu)點可通過以下說明來理解，并通過參考本公開內(nèi)容的 實施方案而變得顯而易見。參考附圖，層和區(qū)域的顯示厚度被放大以利于說明。當?shù)谝粚臃Q為在第二層“上” 或在襯底“上”的時候，其可表示第一層直接形成在第二層上或襯底上，或也可表示在第一 層和第二層或襯底之間可存在第三層。此外，相同或類似的附圖標記表示相同或類似的構 成要素，即使它們出現(xiàn)在本公開內(nèi)容的不同實施方案或附圖中。圖3A 3D是描述根據(jù)本發(fā)明第一實施方案制造半導體器件的柵極圖案的方法的 截面圖。具體地，在第一實施方案中將描述基于硅外延生長技術形成導電層的方法。參考圖3A，在襯底30上形成柵極圖案31。柵極圖案31可以是DRAM器件的柵極 圖案或非易失性存儲器件的柵極圖案。例如，DRAM器件的柵極圖案包括柵極絕緣層和柵電 極。另一方面，非易失性存儲器件的柵極圖案包括隧道絕緣層、電荷俘獲層、電荷阻擋層和 柵電極。在此，為了便于說明，在附圖中僅示出了柵電極。而且，柵極圖案31或柵電極包括摻雜有n-型雜質或p-型雜質的導電層和未摻雜 的導電層或半導體材料。例如，柵電極可包括摻雜有n-型雜質或p-型雜質的多晶硅層或 鍺(Ge)，并且可包括其它的各種半導體材料。隨后，在其中形成有柵極圖案31的襯底上形成第一層間介電層32。在此，第一層 間介質層32可由氧化物層形成，例如由二氯甲硅烷(SiH2Cl2)和氧化亞氮(N20)、
N20、SiH2Cl2和02、SiH4和02、Si2H6和02、以及原硅酸四乙酯(TE0S)形成。隨后，實施平坦化工藝直至暴露出各柵極圖案31的最上表面。平坦化工藝可使得 在后續(xù)的回蝕刻工藝期間第一層間介質層32的臺階高度最小化。
參考圖3B，通過對第一層間介質層32實施回蝕刻工藝，暴露出各柵極圖案31的上部。對第一層間介質層32實施回蝕刻工藝至低于柵極圖案31的最上表面的預定深度。 在此，可考慮在后續(xù)的硅化工藝中待形成的金屬硅化物層的高度和厚度來確定回蝕刻的深度。在此，各柵極圖案31的“上部”是指“從各柵極圖案31的最上表面至低于所述最 上表面預定深度的點的部分”?；匚g刻工藝暴露出各柵電極的上部。在附圖中，回蝕刻后的 第一層間介質層用32A表示。隨后，形成覆蓋通過對第一層間介質層32實施回蝕刻工藝而暴露出的各柵極圖 案31的頂部和側壁的導電層33。簡言之，在各柵極圖案31的上部和側壁上分別形成導電 層33以包圍柵電極的上部。如上所述，形成覆蓋各柵極圖案31的頂部和各側壁的導電層33可為各柵極圖案 31的上部補充硅。因此，在后續(xù)的硅化工藝期間可供給足夠量的硅源。而且，覆蓋各柵極圖案31 (其表面在第一層間介質層32的回蝕刻工藝期間受損) 的頂部和各側壁的導電層33的形成可改善柵極圖案31的表面的層質量，這可改善在后續(xù) 工藝中待形成的金屬層和柵極圖案31之間的界面的層質量。因此，硅化工藝平穩(wěn)地實施， 并且硅化物層的層質量得到改善。在此，導電層33可包括硅、多晶硅或非晶硅。特別地，期望多晶硅具有小的晶粒尺 寸。導電層33可摻雜有n-型雜質或p-型雜質，或完全不摻雜。此外，可考慮在后續(xù)的硅化工藝中待形成的硅化柵極圖案的寬度來確定導電層33 的厚度W2。例如，導電層33的厚度W2可為約50 約150人。可通過硅外延生長技術形成導電層33。利用硅外延生長技術，僅對暴露的柵極圖 案31的上部選擇性地形成導電層33。因此，不需要用于移除在除柵極圖案31的上部的表 面之外的區(qū)域上形成的導電層33的單獨工藝(例如回蝕刻工藝)。當實施硅外延生長技術時，對通過蝕刻第一層間介質層32A而暴露出的柵極圖案 31的上部進行清洗，然后從各柵極圖案31的上部的表面生長硅。例如，可使用吐氣體或氟 化氫在約700°C 約1000°C的溫度下實施清洗工藝。而且，可使用Si2H6氣體或SiH4氣體 在約0. 1托 約10托的壓力下在約500°C 約800°C的溫度下生長硅。而且，在另一個實 例中，可使用被氫(H2)和氯化氫(HC1)稀釋的硅烷基氣體在約1托 約100托的壓力下在 約500°C 約800°C的溫度下生長硅。參考圖3C，在導電層33上形成金屬層34。金屬層34可包括鈷(Co)或鎳(Ni)。 雖然附圖中未示出，但是在金屬層34上可形成阻擋金屬。附圖示出了在其中形成有導電層33的襯底上沉積的金屬層34。金屬層34可通過原子層沉積(ALD)法、化學氣相沉積(CVD)法、物理氣相沉積(PVD)法或濺射法來沉積。 作為替代方案，可使用其它典型的沉積方法。當使用濺射法時，可以利用濺射工藝的線性優(yōu) 勢，在導電層33上選擇性地形成金屬層34。參考圖3D，實施熱處理以使金屬層34與各柵極圖案31的上部反應，并由此使各柵極圖案31的上部硅化。當柵極圖案31包括Ge時，如前所述，柵極圖案31可進行鍺化。在 此，金屬硅化后的柵極圖案的上部用31A表示。隨后，將在熱處理中保持未反應的金屬層34移除。未反應的金屬層34可使用NH40H、H202和去離子水(DI)的混合物移除。根據(jù)上述實施方案，覆蓋各柵極圖案31的上部的導電層33可充分補償各柵極圖 案31的上部在第一層間介質層32的回蝕刻工藝期間所受的損傷。換言之，導電層33可補 償硅的損失并充分提供在后續(xù)的硅化工藝中所使用的硅源。因此，與常規(guī)方法相比，本實施 方案的方法可加寬金屬硅化后的柵極圖案的上部31A的寬度，并因此能夠防止柵極圖案31 傾斜或者破裂。而且，當導電層33包括小晶粒尺寸的硅或非晶硅時，可形成高質量的硅化物層 (即，具有低電阻值的硅化物層)。這使得柵電極的電阻或字線的電阻減小，并因此能夠確 保半導體器件所需的操作速率。特別是，利用硅外延生長技術能夠在各柵極圖案31的上部上容易地形成導電層 33。由于導電層33并非形成在相鄰柵極圖案31之間暴露的第一層間介質層32上，所以不 必實施移除導電層33的附加工藝。簡言之，當使用硅外延生長技術時，可容易地形成導電 層330圖4A 4C是描述根據(jù)本發(fā)明第二實施方案制造半導體器件柵極圖案的方法的截 面圖。根據(jù)第二實施方案的方法適于補償?shù)氖軗p的柵極圖案。在此，將描述使用濺射法的 情況。參考圖4A，在襯底40上形成柵極圖案41，并且對襯底40上形成的層間介電層42 進行回蝕刻以暴露出各柵極圖案41的上部。如前所述，在對層間介電層42實施的回蝕刻 工藝期間，各柵極圖案41的上部會受損或者會形成雜質層。參考圖4B和4C，通過濺射法形成導電層43A。在此，可利用濺射法的線性(見附圖 中的箭頭)?？赏ㄟ^以預定角度對襯底40反復實施濺射工藝來形成導電層43A。換言之， 可通過在柵極圖案41的上部的各個側面上依次沉積用于導電層43A的材料層來形成導電 層 43A。如圖4B所示，通過濺射工藝在各柵極圖案41的一側上形成導電層的一部分43。 隨后，如圖4C所示，通過實施另外的濺射工藝在柵極圖案41的另外的側面上形成導電層的 另外的部分，以由此形成覆蓋柵極圖案41的上部的導電層43A。當利用濺射工藝形成導電層43A時，在導電層43A的最上表面和側壁上可容易地 沉積用于導電層43A的材料層。其特征在于，在濺射工藝中，朝向柵極圖案41的最上部的 沉積量增加。因此，通過在各柵極圖案41的最上部上充分沉積用于導電層的材料層可補充 損失的硅。換言之，通過補償各柵極圖案41的上部的變窄的寬度，導電層43A使得柵極圖 案41在整體上具有均勻的寬度。而且，在濺射工藝期間，相鄰的柵極圖案41用作彼此的阻擋層。因此，用于導電層 43A的材料層并未沉積在相鄰柵極圖案41之間暴露的層間介電層42上，而只是沉積在柵極 圖案41的上部的表面上。因此，不必實施單獨的移除工藝。當然，在沒有柵極圖案41作為 阻擋層的情況下，用于導電層43A的材料層可沉積在層間介電層42上。然而，在這種情況 下，可以通過形成模擬圖案來防止用于導電層43A的材料層沉積在層間介電層42上。而且，由于多個導電層43A形成為具有均勻形狀，所以不必實施用于使導電層43A 均勻成形的工藝，例如平坦化工藝。簡言之，當實施濺射工藝時，可通過簡單的沉積工藝容 易地形成導電層43A。
圖5A 5D是描述根據(jù)本發(fā)明第三實施方案制造半導體器件的柵極圖案的方法的 截面圖。具體地，在第三實施方案中將描述形成均勻形狀的導電層的方法。參考圖5A，在襯底50上形成柵極圖案51，并且對在柵極圖案51上形成的第一層 間介電層52進行回蝕刻以暴露出各柵極圖案51的上部。隨后，在具有柵極圖案51的襯底上形成用于導電層的材料層53，其中柵極圖案51 具有暴露的上部。用于導電層的材料層53可通過沉積方法例如原子層沉積(ALD)法、化學 氣相沉積(CVD)法、物理氣相沉積(PVD)法或濺射法來形成。例如，當通過濺射工藝沉積用于導電層的材料層53時，可通過利用濺射工藝的線 性優(yōu)點并沿垂直于襯底50的方向實施濺射，在襯底上形成用于導電層的材料層53。當基于 濺射工藝的線性形成用于導電層的材料層53時，可在各柵極圖案51的上部沉積比在其下 部更多的用于導電層的材料層53。因此，各柵極圖案51的上部的損傷可得到有效補償。參考圖5B，對用于導電層的材料層53進行回蝕刻直至暴露出柵極圖案51之間的 第一層間介質層52的表面，以使相鄰柵極圖案51彼此隔離。由于該工藝的結果，形成覆蓋 各柵極圖案51的上部的導電層53A。在此，用于導電層的材料層53在其到達各柵極圖案51的最上部時而沉積地較厚。 換言之，各導電層53A的最上表面可具有膨脹的形狀，如圖5B所示。而且，當各柵極圖案51 的上部受損并由此具有尖銳的形狀時，沿柵極圖案51的輪廓形成的導電層53A也可具有尖 銳的形狀。在這種情況下，由于用于導電層的材料層53的最上表面不是平坦的，所以在形成 金屬層的后續(xù)工藝中金屬層會不均衡地形成。因此，期望進一步實施平坦化工藝以使各導 電層53A的最上表面平坦化。參考圖5C，在其中形成有導電層53A的所得襯底上形成第二層間介電層54，并且 實施平坦化工藝直至各導電層53A的表面被暴露并且寬于其各自的柵極圖案51。在附圖 中，平坦化工藝后的具有平坦的最上表面的導電層用附圖標記53B表示。在此，第二層間介電層54可由與第一層間介質層52不同的材料形成。特別是，期 望由相對于第一層間介質層52具有高蝕刻選擇性的材料形成第二層間介電層54。平坦化工藝不僅使得多個導電層53B的形狀均勻，而且使得導電層53B的最上表 面平坦化，由此在形成金屬層的后續(xù)工藝中均勻地形成金屬層。參考圖5D，移除第二層間介電層54。隨后，雖然附圖中未示出，但是對導電層53B 和各柵極圖案51的上部實施硅化工藝。圖6A 6D是描述根據(jù)本發(fā)明第四實施方案制造半導體器件的柵極圖案的方法的 截面圖。具體地，在第四實施方案中將描述在柵極圖案的最上表面上形成導電層的方法。參考圖6A，在襯底上依次形成第一導電層61和第一硬掩模層62。然后，蝕刻第一 硬掩模層62和第一導電層61以形成多個柵極圖案G。在此，可通過堆疊一個或多個非均質 硬掩模來形成第一硬掩模層62，并且第一硬掩模層62還可包括氮化物層。柵極圖案G可以是DRAM器件的柵極圖案或非易失性存儲器件的柵極圖案。為方 便起見，附圖僅示出了在各柵極圖案中所包含的柵電極。根據(jù)該實施方案，在第一導電層61上另外形成第二導電層。可以考慮在后續(xù)工藝 中形成的第二導電層的高度來確定第一導電層61的高度。
隨后，形成絕緣層63以填充在多個柵極圖案G之間的間隙區(qū)域。絕緣層63可由 相對于第一硬掩模層62具有高蝕刻選擇性的材料形成。絕緣層63可包括氧化物層。參考圖6B，通過移除第一硬掩模層62來形成溝槽T1。在此，溝槽T1是在后續(xù)工 藝中用于形成導電層的間隔，并且它們具有與下部中的第一導電層61相同的寬度W3。根據(jù)一個實施方案，可利用絕緣層作為蝕刻屏障來移除第一硬掩模層62。如上所 述，由于絕緣層63由相對于第一硬掩模層62具有高蝕刻選擇性的材料形成，所以利用絕緣 層作為蝕刻屏障能夠選擇性地移除第一硬掩模層62。根據(jù)另一實施方案，可利用在絕緣層63上形成的第二硬掩模層64作為蝕刻屏障 來移除第一硬掩模層62。簡言之，在第二硬掩模層64形成為暴露第一硬掩模層62同時覆 蓋絕緣層63之后，可利用第二硬掩模層64作為蝕刻屏障來移除第一硬掩模層62。根據(jù)又一實施方案，可利用填充距絕緣層63表面具有預定深度的凹陷區(qū)域的第 二硬掩模層64作為蝕刻屏障來移除第一硬掩模層62。換言之，在絕緣層63凹陷至距表面 預定深度之后，利用第二硬掩模層64填充該凹陷區(qū)域。然后利用第二硬掩模層64作為蝕 刻屏障，從而僅選擇性地移除第一硬掩模層62。附圖示出了絕緣層63凹陷形成第二硬掩模 層64的情況。具有預定深度的凹陷絕緣層用附圖標記63A。如上所述，當利用第二硬掩模層64移除第一硬掩模層62時，第二硬掩模層64可 由與第一硬掩模層62的材料不同的材料形成。特別地，第二硬掩模層64可由相對于第一 硬掩模層62和絕緣層63具有大的蝕刻選擇性的材料形成。參考圖6C，為增加溝槽T1的寬度W3，將絕緣層63A的形成溝槽T1內(nèi)壁的部分蝕 刻掉預定厚度。在附圖中，蝕刻掉預定厚度的絕緣層用附圖標記63B表示，具有增加的寬度 W4的溝槽T1用附圖標記T2表示。根據(jù)一個實施方案，當利用絕緣層63B作為蝕刻屏障形成溝槽T1時，可通過各向 同性蝕刻絕緣層63B來形成具有大寬度W4的溝槽T2。根據(jù)另一實施方案，當利用第二硬掩模層64作為蝕刻屏障形成溝槽T1時，利用第 二硬掩模層64作為蝕刻屏障，將通過溝槽T1內(nèi)壁暴露出的絕緣層63A蝕刻掉預定厚度。在 此，可通過各向同性蝕刻工藝實施絕緣層63A的蝕刻。特別地，可通過濕蝕刻工藝來蝕刻絕 緣層63A。參考圖6D，利用第二導電層65填充具有增加的寬度W4的溝槽T2。在此，當使用 第二硬掩模層64實施前述工藝時，期望首先移除第二硬掩模層64，然后利用第二導電層65 填充溝槽T2。在此，第二導電層65用作根據(jù)第一至第三實施方案描述的導電層。第二導電層65 用作在后續(xù)的硅化工藝中用來供給足夠量的硅的硅源。因此，第二導電層65可由硅、多晶 硅或非晶硅形成，并且期望使用具有小晶粒尺寸的多晶硅。隨后，回蝕刻絕緣層63B以暴露出第二導電層65的側壁。在附圖中，蝕刻后的絕 緣層用附圖標記63C表示。由于第二導電層65具有比第一導電層61更寬的寬度，所以雖 然在回蝕刻工藝期間第二導電層65的一部分受損，但是仍然能夠供給后續(xù)硅化工藝所需 的足夠量的硅。隨后，雖然附圖中未示出，但是對第二導電層65實施硅化工藝。根據(jù)上述本公開內(nèi)容的實施方案，因為在柵極圖案G上另外形成第二導電層65，所以能夠在硅化工藝中供給足夠量的硅。特別地，因為第二導電層65形成為具有與柵極圖案G相當?shù)拇髮挾萕4，所以可使 由于絕緣層63B的回蝕刻所導致的損傷最小化。而且，因為溝槽T2填充有第二導電層65， 所以可形成具有均勻形狀的第二導電層65。圖7A示出根據(jù)一個實施方案形成的硅化后的柵極圖案的照片。根據(jù)本發(fā)明，通過 形成覆蓋各柵極圖案的上部的導電層，可在硅化工藝中供給足夠量的硅。因此，能夠防止各 個硅化后的柵極圖案的寬度減小，并由此防止柵極圖案發(fā)生傾斜或者坍塌。圖7B為示出表示在形成導電層時字線WL的表面電阻Rs的圖。X軸表示字線WL 的表面電阻Rs，而Y軸表示累積概率。由圖可見，由于形成覆蓋各柵極圖案的上部的導電層 所產(chǎn)生的額外的硅，使得字線的電阻值減小。圖7C是示出字線W/L的表面電阻Rs隨導電層厚度變化的圖。X軸表示導電層厚 度，而Y軸表示字線W/L的表面電阻Rs值。由圖可見，字線的電阻值隨著導電層變厚而減根據(jù)本公開內(nèi)容的方法，在形成柵極圖案之后，另外形成導電層。因此，雖然各柵 極圖案的寬度由于半導體器件集成度的提高而減小，但是能夠通過形成導致寬度增加的導 電層來減小柵電極和字線的電阻。而且，雖然在用于暴露出柵極圖案上部的層間介電層的回蝕刻工藝期間，由于各
柵極圖案的上部受損使得各柵極圖案的寬度減小，但是該損傷可通過形成導電層來補償。
導電層能夠提供用于硅化工藝的足夠量的硅源，并防止硅化后的柵極圖案發(fā)生傾斜或者破裂。特別地，在層間介質層的回蝕刻工藝期間，無論是否形成雜質層或各柵極圖案的 上部是否受損，通過另外形成并處理導電層，能夠實施該硅化工藝。此外，通過形成包括非 晶硅或具有小晶粒尺寸的硅的導電層，能夠形成具有甚至更小的電阻值的硅化物層。因此，與常規(guī)特性相比，通過減小柵電極或者字線的電阻可改善半導體器件的特 性，并提高DRAM器件的讀/寫操作速率或非易失性存儲器件的編程/擦除速率。雖然本發(fā)明已經(jīng)針對具體的實施方案進行了描述，但是本領域技術人員顯然可以 在不脫離以下權利要求中所限定的本發(fā)明的精神和范圍的情況下做出各種變化和改變。
權利要求
1.一種制造半導體器件的方法，包括 在襯底上形成柵極圖案；形成覆蓋各柵極圖案的頂部和側壁的導電層； 在所述導電層上形成用于硅化工藝的金屬層；和 利用所述金屬層使所述導電層和所述柵極圖案硅化。
2.根據(jù)權利要求1所述的方法，還包括在形成所述柵極圖案之后，在具有所述柵極圖案的所述襯底上形成第一層間介電層；和對所述第一層間介電層實施回蝕刻工藝至低于所述柵極圖案的最上表面的預定深度。
3.根據(jù)權利要求2所述的方法，其中所述導電層補充用于使所述導電層和所述柵極圖 案硅化的硅。
4.根據(jù)權利要求2所述的方法，其中所述導電層改善所述柵極圖案的表面層的質量。
5.根據(jù)權利要求1所述的方法，其中各柵極圖案包括在所述襯底上形成的柵極絕緣層 和柵電極。
6.根據(jù)權利要求1所述的方法，其中各柵極圖案包括在所述襯底上形成的隧道絕緣 層、電荷俘獲層、電荷阻擋層和柵電極。
7.根據(jù)權利要求1所述的方法，其中所述導電層包括硅、多晶硅或非晶硅。
8.根據(jù)權利要求1所述的方法，其中通過硅外延生長方法來形成覆蓋各柵極圖案的頂 部和側壁的所述導電層。
9.根據(jù)權利要求1所述的方法，其中通過濺射工藝來形成覆蓋各柵極圖案的頂部和側 壁的所述導電層。
10.根據(jù)權利要求9所述的方法，其中通過在各柵極圖案的上部的頂部和各側壁上依 次沉積用于所述導電層的材料層來實施所述濺射工藝。
11.根據(jù)權利要求1所述的方法，其中形成覆蓋各柵極圖案的頂部和側壁的所述導電 層包括在其中形成有所述柵極圖案的所述襯底上沉積用于所述導電層的材料層；和 對用于所述導電層的所述材料層實施回蝕刻工藝，直至暴露出在所述柵極圖案之間的 第一層間介電層的表面。
12.根據(jù)權利要求11所述的方法，其中用于所述導電層的所述材料層通過原子層沉積 (ALD)工藝、化學氣相沉積(CVD)工藝或濺射工藝來沉積。
13.根據(jù)權利要求11所述的方法，還包括在實施所述回蝕刻工藝之后，在所述第一層間介電層和所述導電層上形成第二層間介 電層；實施平坦化工藝移除所述第二層間介電層的一部分以暴露出所述導電層的表面；和 移除所述第二層間介電層。
14.一種制造半導體器件的方法，包括 在襯底上形成第一導電層和第一硬掩模層；通過蝕刻所述第一硬掩模層和所述第一導電層形成多個柵極圖案； 利用絕緣層填充在所述多個柵極圖案之間的間隙區(qū)域；通過移除所述第一硬掩模層形成溝槽；將所述溝槽的內(nèi)側壁上的所述絕緣層蝕刻掉預定厚度以增加所述溝槽的寬度；和 利用第二導電層填充具有增加的寬度的所述溝槽。
15.根據(jù)權利要求14所述的方法，其中所述絕緣層由相對于所述第一硬掩模層具有高 蝕刻選擇性的材料形成。
16.根據(jù)權利要求15所述的方法，其中所述第一硬掩模層包括氮化物層，并且所述絕 緣層包括氧化物層。
17.根據(jù)權利要求14所述的方法，還包括在利用所述絕緣層填充所述多個柵極圖案之間的間隙區(qū)域之后，在所述絕緣層上形成 第二硬掩模層。
18.根據(jù)權利要求14所述的方法，還包括 使所述絕緣層凹陷預定深度以形成凹陷部；和 利用第二硬掩模層填充所述凹陷部。
19.根據(jù)權利要求18所述的方法，其中所述第二硬掩模層由相對于所述絕緣層和所述 第一硬掩模層具有高蝕刻選擇性的材料形成。
20.根據(jù)權利要求18所述的方法，其中通過移除所述第一硬掩模層來形成所述溝槽， 通過利用所述第二硬掩模層作為蝕刻屏障來移除所述第一硬掩模層。
21.根據(jù)權利要求18所述的方法，其中將所述溝槽的內(nèi)側壁上的所述絕緣層蝕刻掉預 定厚度，通過利用所述第二硬掩模層作為蝕刻屏障，將通過所述溝槽的內(nèi)側壁暴露的所述絕緣 層蝕刻掉預定厚度。
22.根據(jù)權利要求18所述的方法，還包括在將所述溝槽的內(nèi)側壁上的所述絕緣層蝕刻掉預定厚度之后，移除所述第二硬掩模層。
23.根據(jù)權利要求14所述的方法，還包括對所述絕緣層實施回蝕刻工藝以暴露出所述第二導電層的側壁；和 使暴露的所述第二導電層硅化。
24.根據(jù)權利要求14所述的方法，其中所述第二導電層的寬度大于所述第一導電層的寬度。
全文摘要
一種制造半導體器件的方法，包括在襯底上形成柵極圖案，形成覆蓋各柵極圖案頂部和側壁的導電層，在導電層上形成用于硅化工藝的金屬層，和利用金屬層使導電層和柵極圖案硅化。
文檔編號H01L21/28GK101996946SQ20101000201
公開日2011年3月30日 申請日期2010年1月5日 優(yōu)先權日2009年8月19日
發(fā)明者周文植, 張敬恩, 徐輔民, 殷庸碩, 洪權, 申承祐, 黃性震 申請人:海力士半導體有限公司