專利名稱：半導(dǎo)體裝置及其芯片選擇方法
技術(shù)領(lǐng)域：
本公開內(nèi)容的各方面總的來說涉及一種半導(dǎo)體裝置，具體地說涉及一種用于半導(dǎo) 體裝置的芯片選擇方法。
背景技術(shù)：
為了提高半導(dǎo)體裝置的集成密度，近來正在開發(fā)將多個芯片堆疊和封裝成單個封 裝體的三維(3D)半導(dǎo)體裝置。由于3D半導(dǎo)體裝置包括位于單個器件內(nèi)的多個芯片，因此 3D半導(dǎo)體裝置配置為使得電信號可以將多個芯片中的每一個芯片與其它芯片區(qū)別開，并且 從多個芯片中選擇特定的芯片。圖1是示出包括現(xiàn)有技術(shù)的芯片選擇電路的傳統(tǒng)半導(dǎo)體裝置的構(gòu)造的示圖。如圖 1所示，構(gòu)成半導(dǎo)體裝置的三個芯片即芯片1、芯片2以及芯片3以一個位于另一個頂上的 方式堆疊，但未形成精確的垂直對齊。芯片1至芯片3中的每一個均包括單獨的芯片選擇 引腳(或焊盤)1和2以接收芯片選擇信號。通過兩個芯片選擇引腳1和2施加兩個電壓， 例如外部電壓VDD和接地電壓VSS給芯片1至芯片3中的每一個。因此，可基于所施加的 兩個電壓VDD和VSS從三個芯片芯片1至芯片3中選擇特定的芯片。如圖1所示，由于現(xiàn) 有技術(shù)的半導(dǎo)體裝置包括兩個芯片選擇引腳1和2，因此最多可進(jìn)行四個芯片選擇。然而，由于現(xiàn)有技術(shù)的半導(dǎo)體裝置需要配備有上述的單獨的芯片選擇引腳，因此 難于保證用于嚴(yán)格限制可獲得的芯片選擇數(shù)量的芯片選擇引腳的表面區(qū)域。另外，由于需 要單獨的布線連接以對芯片選擇引腳提供電壓VDD和VSS，因此需要復(fù)雜的布線結(jié)構(gòu)。此 外，根據(jù)現(xiàn)有技術(shù)，由于芯片以在垂直方向非對齊方式堆疊，因此封裝結(jié)構(gòu)復(fù)雜，并且難以 將多個芯片封裝成單個封裝體。

發(fā)明內(nèi)容
因此，需要可克服上述一個或多個問題的一種改進(jìn)的半導(dǎo)體存儲裝置以及相關(guān)的 芯片選擇方法。因而，本發(fā)明的各方面可提供一種能夠通過使用穿透硅通孔(TSV)產(chǎn)生芯 片選擇信號的半導(dǎo)體裝置和相關(guān)的芯片選擇方法。為了獲得優(yōu)點，并根據(jù)本發(fā)明的目的，如本文中具體實施的和在此寬泛描述的，本 發(fā)明的一個示例性方面可提供一種具有多個芯片的半導(dǎo)體裝置，包括多個鎖存單元，多個 鎖存單元中的每一個鎖存單元設(shè)置于多個芯片中的相應(yīng)的一個芯片內(nèi)，并且配置為在彼此 不同的時間點鎖存時鐘信號和分頻信號，以產(chǎn)生多個芯片中的相應(yīng)一個芯片的芯片識別信 號，其中通過分頻時鐘信號而產(chǎn)生分頻信號，且所述時鐘信號和分頻信號經(jīng)多個穿透硅通 孔(TSV)傳輸；以及多個芯片選擇信號產(chǎn)生單元，多個芯片選擇信號產(chǎn)生單元中的每一個設(shè)置于多個芯片中的相應(yīng)的一個芯片內(nèi)，并且配置為將芯片選擇識別信號與多個芯片中的 相應(yīng)的一個芯片的芯片識別信號比較，以產(chǎn)生多個芯片中的相應(yīng)的一個芯片的芯片選擇信 號，其中，當(dāng)芯片識別信號與芯片選擇識別信號匹配時，芯片選擇信號使能多個芯片中的相 應(yīng)的一個芯片。本發(fā)明的另一方面可提供一種用于半導(dǎo)體裝置的芯片選擇方法，包括步驟將時 鐘信號和分頻信號經(jīng)多個TSV傳輸?shù)蕉鄠€芯片中的每一個芯片，并且將芯片標(biāo)識符分配給 所述多個芯片中的每一個芯片，其中通過分頻所述時鐘信號而產(chǎn)生所述分頻信號；以及選 擇被分配有與芯片選擇標(biāo)識符相匹配的芯片標(biāo)識符的芯片。本發(fā)明的又一方面可提供一種半導(dǎo)體裝置，包括第一 TSV，配置為穿透并且耦合 第一芯片和第二芯片，并且配置為傳輸時鐘信號；第二 TSV，配置為穿透并且耦合第一芯片 和第二芯片，并且配置為傳輸通過分頻所述時鐘信號而產(chǎn)生的分頻信號；第一鎖存單元， 配置為在第一時間點鎖存所述時鐘信號和分頻信號的電平，以產(chǎn)生第一芯片的芯片識別信 號；第一芯片選擇信號產(chǎn)生單元，配置為當(dāng)?shù)谝恍酒男酒R別信號與芯片選擇識別信號 匹配時，產(chǎn)生第一芯片選擇信號；第二鎖存單元，配置為在第二時間點鎖存所述時鐘信號和 分頻信號的電平，以產(chǎn)生第二芯片的芯片識別信號；以及第二芯片選擇信號產(chǎn)生單元，配置 為當(dāng)?shù)诙酒男酒R別信號與芯片選擇識別信號匹配時，產(chǎn)生第二芯片選擇信號。


結(jié)合于該說明書中并構(gòu)成該說明書一部分的附示了本發(fā)明的各個方面，并與 說明書描述一起用于解釋本發(fā)明的原理。圖1是示出包括現(xiàn)有技術(shù)的芯片選擇電路的半導(dǎo)體裝置構(gòu)造的示圖；圖2是示意性示出根據(jù)本發(fā)明實施例的半導(dǎo)體裝置的構(gòu)造的方框圖；圖3是示出根據(jù)實施例的圖2的半導(dǎo)體裝置的操作的時序圖；以及圖4是示出圖2的第一芯片選擇信號產(chǎn)生單元的實施例的構(gòu)造的示圖。
具體實施例方式下面，將通過優(yōu)選實施例并參照附圖描述根據(jù)本發(fā)明的半導(dǎo)體裝置及其芯片選擇 方法。圖2是示意性示出根據(jù)本發(fā)明實施方式的半導(dǎo)體裝置的構(gòu)造的框圖。如圖2所示， 多個芯片CO至C2以一個位于另一個頂上的方式垂直堆疊以構(gòu)成半導(dǎo)體裝置1。多個堆疊 芯片CO至C2通過穿透多個芯片CO至C2的多個穿透硅通孔TSVl至TSV5而彼此電連接。 在該實施例中，為了便于描述，圖示了僅三個芯片和僅五個TSV，但堆疊芯片的數(shù)量和TSV 的數(shù)量并不局限于此，也就是說，半導(dǎo)體裝置1可包括更多個堆疊芯片和更多個TSV。如圖2所示，第一至第三TSV即TSVl至TSV3接收時鐘信號CLK。時鐘信號CLK經(jīng) 第一 TSV即TSVl分別被傳輸?shù)降谝恢恋谌酒珻O至C2。第一芯片CO包括第一分頻單元 11。第一分頻單元11可利用配置為將輸入信號的周期加倍的傳統(tǒng)分頻器來實現(xiàn)。第一分 頻單元11設(shè)置于第一芯片CO內(nèi)，并且串聯(lián)耦合到第二 TSV即TSV2。在此，包括第一分頻單 元11的第一芯片⑶起到作為其余芯片的主芯片的作用。因此，第一分頻單元11接收時鐘 信號CLK，以產(chǎn)生周期為時鐘信號CLK的周期的兩倍的第一分頻信號。第一分頻信號經(jīng)第二TSV即TSV2分別被傳輸?shù)降诙酒珻l和第三芯片C2。第二分頻單元1 和第三分頻單元12b也可設(shè)置于第一芯片CO內(nèi)，并且串聯(lián)耦合 到第三TSV即TSV3。第二分頻單元1 和第三分頻單元12b中的每一個也可利用配置為將 其輸入信號的周期加倍的傳統(tǒng)分頻器來實現(xiàn)。由于第二分頻器1 和第三分頻單元12b彼 此串聯(lián)耦合，因此第三分頻單元12b可產(chǎn)生周期為時鐘信號CLK的周期的四倍的第二分頻 信號。第二分頻信號也經(jīng)第三TSV即TSV3被傳輸?shù)降诙酒珻l和第三芯片C2中的每一 個。第一至第三分頻單元11、1加以及12b構(gòu)成設(shè)置于第一芯片CO內(nèi)的時鐘產(chǎn)生單 元，且從第一芯片CO產(chǎn)生的第一分頻信號和第二分頻信號、以及時鐘信號CLK經(jīng)第一至第 三TSV即TSVl至TSV3被傳輸?shù)较鄳?yīng)的第一至第三芯片CO至C2。第一至第三芯片CO至C2分別包括第一至第三鎖存單元13、23以及33。第一鎖 存單元13分別從第一 TSV即TSV1、第一分頻單元11的輸出端以及第三分頻單元12b的輸 出端接收時鐘信號CLK、第一分頻信號以及第二分頻信號，并且在第一時間點鎖存時鐘信號 CLK、第一分頻信號以及第二分頻信號的電平。第二鎖存單元23分別從第一至第三TSV即 TSVl至TSV3接收時鐘信號CLK、以及第一分頻信號和第二分頻信號，并且在第二時間點鎖 存時鐘信號CLK、以及第一分頻信號和第二分頻信號的電平。類似地，第三鎖存單元33分別 從第一至第三TSV即TSVl至TSV3接收時鐘信號CLK、以及第一分頻信號和第二分頻信號， 并且在第三時間點鎖存時鐘信號CLK、以及第一分頻信號和第二分頻信號的電平。第一至第三時間點由分別包括在第一至第三芯片CO至C2內(nèi)的第四TSV即TSV4以 及第一至第三脈沖產(chǎn)生單元15、25以及35所確定。第一至第三芯片CO至C2的第一至第 三脈沖產(chǎn)生單元15、25以及35分別串聯(lián)耦合到第一至第三芯片CO至C2內(nèi)的第四TSV即 TSV4。第一脈沖產(chǎn)生單元15設(shè)置于第一芯片CO內(nèi)，并且經(jīng)第四TSV即TSV4接收時鐘信號 CLK。第一脈沖產(chǎn)生單元15可產(chǎn)生脈沖LC0，該脈沖LCO是通過將所接收到的時鐘信號CLK 延遲一預(yù)定時間而使能的。上述預(yù)定時間可例如為等于或大于時鐘信號CLK的周期的3/2 的時間段，但所述實施方式并不局限于此。設(shè)置于第二芯片Cl內(nèi)的第二脈沖產(chǎn)生單元25 和設(shè)置于第三芯片C2內(nèi)的第三脈沖產(chǎn)生單元35可分別通過將它們的輸入信號延遲例如時 鐘信號CLK的單個周期來產(chǎn)生脈沖LCl和LC2。因此，能夠在時鐘信號CLK被延遲等于或大 于時鐘信號CLK的周期的3/2的時間段的某個時間點處將第一脈沖產(chǎn)生單元15的輸出信 號LCO使能。然后，因為第二脈沖單元25經(jīng)第四TSV即TSV4接收第一脈沖產(chǎn)生單元15的 輸出信號LC0，因此能夠在時鐘信號CLK被延遲等于或大于時鐘信號CLK周期的5/2的時間 段的某個時間點處將第二脈沖產(chǎn)生單元25的輸出信號LCl使能。然后，因為第三脈沖單元 25通過第四TSV即TSV4接收第二脈沖產(chǎn)生單元25的輸出信號LC1，因此能夠在時鐘信號 CLK被延遲等于或大于時鐘信號CLK周期的7/2的時間段的某個時間點處將第三脈沖產(chǎn)生 單元35的輸出信號LC2使能。因此，第一鎖存單元13能夠響應(yīng)于從第一脈沖產(chǎn)生單元15產(chǎn)生的脈沖LC0，鎖存 時鐘信號CLK、以及第一分頻信號和第二分頻信號的電平，并且相似地，第二鎖存單元23和 第三鎖存單元33能夠分別響應(yīng)于自第二脈沖產(chǎn)生單元25和第三脈沖產(chǎn)生單元35產(chǎn)生的 脈沖LCl和LC2，鎖存時鐘信號CLK、以及第一分頻信號和第二分頻信號的電平。第一至第三鎖存單元13、23以及33的輸出信號分別作用為第一至第三芯片⑶至C2的個體芯片識別(ID)信號CID0<0:2>至CID2<0:2>?，F(xiàn)將詳細(xì)描述芯片識別信號 CID0<0:2> 至 CID2<0:2>。第一至第三芯片CO至C2分別包括第一至第三芯片選擇信號產(chǎn)生單元17、27以 及37。第一至第三芯片選擇信號產(chǎn)生單元17、27以及37分別接收第一至第三芯片CO至 C2的芯片識別信號CID0<0:2>至CID2<0:2>中的各個相應(yīng)信號以及芯片選擇識別信號 MID<0:2>,以產(chǎn)生第一至第三芯片選擇信號csO至cs2。特別地，第一芯片選擇信號產(chǎn)生 單元17將第一芯片CO的芯片識別信號CID0<0:2>與芯片選擇識別信號MID<0:2>比較， 并且如果芯片識別信號CID0<0:2>與芯片選擇識別信號MID<0:2>匹配，將第一芯片選擇 信號csO使能。相似地，第二芯片選擇信號產(chǎn)生單元27也將第二芯片Cl的芯片識別信號 CID1<0:2>與芯片選擇識別信號MID<0:2>比較，并且如果芯片識別信號CIDKO:2>與芯片 選擇識別信號MID<0:2>匹配，將第二芯片選擇信號csl使能。相似地，第三芯片選擇信號 產(chǎn)生單元37也將第三芯片C2的芯片識別信號CID2<0:2>與芯片選擇識別信號MID<0:2> 比較，并且如果芯片識別信號CID2<0 2>與芯片選擇識別信號MID<0 2>匹配，將第三芯片 選擇信號cs2使能。芯片選擇識別信號MID<0:2>可為識別要從多個芯片CO至C2中選擇的芯片的命 令信號。芯片選擇識別信號MID<0:2>從半導(dǎo)體裝置1的外部輸入，但實施方式并不意圖局 限于此。例如，芯片選擇識別信號MID<0:2>可為從耦合到半導(dǎo)體裝置1的控制器輸入的信 號，以選擇和使能半導(dǎo)體裝置1的芯片。第一至第三芯片選擇信號csO至cs2是能夠選擇 和使能要由控制器選擇和使能的芯片的信號。另外，芯片選擇識別信號MID<0:2>可經(jīng)第五 TSV即TSV5分別被傳輸?shù)降谝恢恋谌酒珻O至C2的第一至第三芯片選擇信號產(chǎn)生單元 17,27 以及 37。圖3是示出根據(jù)實施例的圖2的半導(dǎo)體裝置1的操作的時序圖。參見圖2和圖 3，當(dāng)輸入時鐘信號CLK時，時鐘信號CLK經(jīng)第一 TSV即TSVl被傳輸?shù)降谝恢恋谌酒珻O 至C2。第一分頻單元11經(jīng)第二 TSV即TSV2傳輸頻率為時鐘信號CLK的頻率的一半(1/2) 的第一分頻信號。第二分頻單元1 和第三分頻單元12b經(jīng)第三TSV即TSV3傳輸頻率為 時鐘信號CLK的頻率的四分之一 (1/4)的第二分頻信號。在圖3中，“TSV1”、“TSV2”以及 “TSV3”分別表示經(jīng)第一至第三TSV即TSVl至TSV3傳輸?shù)臅r鐘信號CLK以及第一分頻信號 和第二分頻信號。第一脈沖產(chǎn)生單元15接收時鐘信號CLK以產(chǎn)生脈沖LC0，該脈沖LCO是 在將時鐘信號CLK延遲等于或大于時鐘信號CLK周期的3/2的時間段的某個時間點處被使 能的；第二脈沖產(chǎn)生單元25和第三脈沖產(chǎn)生單元35分別產(chǎn)生脈沖LCl和LC2，脈沖LCl和 LC2是在將分別時鐘信號CLK延遲等于或大于時鐘信號CLK周期的5/2和7/2的時間段的 某個時間點處分別使能的。第一至第三鎖存單元13、23以及33分別響應(yīng)于從第一至第三脈沖產(chǎn)生單元15、25 以及35產(chǎn)生的脈沖LCO至LC2，鎖存經(jīng)第一 TSV即TSVl傳輸?shù)臅r鐘信號CLK、經(jīng)第二 TSV即 TSV2傳輸?shù)牡谝环诸l信號以及經(jīng)第三TSV即TSV3傳輸?shù)牡诙诸l信號。在圖3中，當(dāng)由第 一脈沖產(chǎn)生單元15產(chǎn)生脈沖LCO時，第一鎖存單元13鎖存并輸出時鐘信號CLK的邏輯電 平“1”、第一分頻信號的邏輯電平“0”以及第二分頻信號的邏輯電平“1”。因此，具有邏輯 電平“1、0、1”的信號被分配給第一芯片CO作為第一芯片CO的芯片識別信號CID0<0:2>。 然后，當(dāng)由第二脈沖產(chǎn)生單元25產(chǎn)生脈沖LCl時，第二鎖存單元23鎖存并輸出時鐘信號CLK的邏輯電平“1”、第一分頻信號的邏輯電平“1”以及第二分頻信號的邏輯電平“0”。因 此，具有邏輯電平“1、1、0”的信號被分配給第二芯片Cl作為第二芯片Cl的芯片識別信號 CIDKO:2>。然后，當(dāng)由第三脈沖產(chǎn)生單元35產(chǎn)生脈沖LC2時，第三鎖存單元33鎖存并輸 出時鐘信號CLK的邏輯電平“1”、第一分頻信號的邏輯電平“0”以及第二分頻信號的邏輯電 平“0”。因此，具有邏輯電平“1、0、0”的信號被分配給第三芯片C2作為第三芯片C2的芯片 識別信號CID2<0:2>。以此方法，彼此不同的芯片ID能被分配給圖2的半導(dǎo)體裝置1的這種構(gòu)造中的多 個堆疊芯片。在上述實施例中，由于芯片識別信號CID0<0:2>至CID2<0:2>中的每一個均 是3比特信號，因此能夠?qū)⒈舜瞬煌膯为欼D分配給最多八個芯片。雖然圖示了各個芯片 識別信號是3比特的示例，但該實施例并不意圖局限于此，且本領(lǐng)域技術(shù)人員清楚，能通過 使用更多的TSV產(chǎn)生具有等于或大于4比特的芯片識別信號。圖4是示出圖2中的第一芯片選擇信號產(chǎn)生單元17的實施例的構(gòu)造的示圖。如圖 4所示，第一芯片選擇信號產(chǎn)生單元17包括第一至第三M)R門XORl至M)R3、第一至第三反 相器IVl至IV3以及第一 AND門ANDl。第一 M)R門M)R1接收第一芯片CO的芯片識別信號 CID0<0:2>的第一比特CID0<0>、以及芯片選擇識別信號MID<0:2>的第一比特MID<0>。相 似地，第二 XOR門M)R2接收第一芯片CO的芯片識別信號CID0<0:2>的第二比特CID0<1>、 以及芯片選擇識別信號MID<0:2>的第二比特MID<1>，而第三M)R門M)R3接收第一芯片CO 的芯片識別信號CID0<0:2>的第三比特CID0<2>、以及芯片選擇識別信號MID<0:2>的第三 比特MID<2>。第一至第三M)R門M)R1至M)R3在所接收到的芯片識別信號CID0<0:2>的比 特與所接收到的芯片選擇識別信號MID<0:2>的相應(yīng)的比特分別匹配時，分別輸出邏輯低 電平信號。第一至第三反相器IVl至IV3分別將第一至第三M)R門M)R1至M)R3的輸出反 相。第一 AND門ANDl接收第一至第三反相器IVl至IV3的輸出，以產(chǎn)生第一芯片選擇信號 CsO0因此，僅當(dāng)所接收到的芯片識別信號CID0<0:2>的所有比特與所接收到的芯片選擇識 別信號MID<0:2>的相應(yīng)的比特均匹配時，第一芯片選擇信號產(chǎn)生單元17將第一芯片選擇 信號csO使能。在此，第二芯片選擇信號產(chǎn)生單元27和第三芯片選擇信號產(chǎn)生單元37均 具有與第一芯片選擇信號產(chǎn)生單元17大致相同的構(gòu)造和功能。在第一至第三芯片CO至C2的相應(yīng)的芯片識別信號CID0<0:2>至CID2<0:2>分別 與芯片選擇識別信號MID<0:2>匹配時，第一至第三芯片選擇信號產(chǎn)生單元17、27以及37 能分別將第一至第三芯片選擇信號csO至cs2使能。例如，如果控制器施加具有邏輯電平 “1、0、0”的芯片選擇識別信號MID<0:2>，則僅有第三芯片選擇信號cs2被使能，并因此僅使 能第三芯片C2;而如果控制器施加具有邏輯電平“1、1、0”的芯片選擇識別信號MID<0:2>， 則僅有第二芯片選擇信號csl被使能，并因此僅使能第二芯片Cl。因此，在第一至第三芯片 CO至C2中，能夠基于由控制器施加的芯片選擇識別信號MID<0:2>的邏輯電平來選擇和使 能特定的芯片。根據(jù)上述實施例，半導(dǎo)體裝置不必為了從多個堆疊芯片中選擇一個芯片而包括單 獨的布線，且可以通過使用TSV將彼此不同的芯片ID分配給多個堆疊芯片中的每一個，以 及能夠基于芯片ID是否與芯片選擇ID相匹配來將芯片選擇信號使能。因此，多個芯片全 部能以垂直對齊的形式堆疊，由此使得易于保證構(gòu)成半導(dǎo)體裝置的芯片的表面區(qū)域，并簡 化封裝結(jié)構(gòu)。
盡管以上描述了本發(fā)明的某些方面和/或?qū)嵤├?，但是本領(lǐng)域技術(shù)人員理解所述 方面/實施例僅是舉例示出。因此，本文所述的裝置和方法不應(yīng)該局限于所述的實施例。相 反，本文所述的裝置應(yīng)該僅受權(quán)利要求并且結(jié)合以上描述和附圖的限制。
權(quán)利要求
1.一種具有多個芯片的半導(dǎo)體裝置，包括多個鎖存單元，所述多個鎖存單元中的每一個鎖存單元設(shè)置于所述多個芯片中的相應(yīng) 的一個芯片內(nèi)，并且配置為在彼此不同的時間點鎖存時鐘信號和分頻信號，以產(chǎn)生所述多 個芯片中的相應(yīng)的一個芯片的芯片識別信號，其中，通過分頻所述時鐘信號產(chǎn)生所述分頻 信號，且經(jīng)多個穿透硅通孔TSV傳輸所述時鐘信號和所述分頻信號；以及多個芯片選擇信號產(chǎn)生單元，所述多個芯片選擇信號產(chǎn)生單元中的每一個芯片選擇信 號產(chǎn)生單元設(shè)置于所述多個芯片中的相應(yīng)的一個芯片內(nèi)，并且配置為將芯片選擇識別信號 與所述多個芯片中的相應(yīng)的一個芯片的芯片識別信號比較，以產(chǎn)生所述多個芯片中的相應(yīng) 的一個芯片的芯片選擇信號，其中，當(dāng)所述芯片識別信號與所述芯片選擇識別信號匹配時，所述芯片選擇信號使能 所述多個芯片中的相應(yīng)的一個芯片。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體裝置還包括多個脈沖產(chǎn)生單元， 所述多個脈沖單元中的每一個脈沖單元設(shè)置在所述多個芯片中的相應(yīng)的一個芯片內(nèi)，并且 配置為串聯(lián)耦合到接收所述時鐘信號的另一個TSV，并產(chǎn)生確定所述多個芯片中的相應(yīng)的 一個芯片的鎖存單元的鎖存時間點的脈沖。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述芯片選擇識別信號是從所述半導(dǎo)體裝 置外部施加的命令信號。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述芯片選擇識別信號經(jīng)另一個TSV被傳輸 到所述多個芯片選擇信號產(chǎn)生單元中的每一個芯片選擇信號產(chǎn)生單元。
5.一種用于半導(dǎo)體裝置的芯片選擇方法，包括步驟將時鐘信號和分頻信號經(jīng)多個穿透硅通孔TSV傳輸?shù)蕉鄠€芯片中的每一個芯片，并且 將芯片標(biāo)識符分配給所述多個芯片中的每一個芯片，其中，通過分頻所述時鐘信號產(chǎn)生所 述分頻信號；以及選擇被分配有與芯片選擇標(biāo)識符匹配的芯片標(biāo)識符的芯片。
6.如權(quán)利要求5所述的芯片選擇方法，其中，將時鐘信號和分頻信號經(jīng)多個穿透硅通 孔TSV傳輸?shù)蕉鄠€芯片中的每一個芯片的步驟包括經(jīng)所述多個TSV傳輸所述時鐘信號和所述分頻信號；以及在預(yù)定的時間點，在所述多個芯片中的每一個芯片中，鎖存所述時鐘信號和所述分頻 信號的電平，并且產(chǎn)生所述芯片標(biāo)識符。
7.如權(quán)利要求5所述的芯片選擇方法，其中，所述分頻信號由分頻單元產(chǎn)生，所述分頻 單元設(shè)置于主芯片內(nèi)并串聯(lián)耦合到所述主芯片內(nèi)的TSV。
8.如權(quán)利要求6所述的芯片選擇方法，其中，鎖存所述時鐘信號和所述分頻信號的電 平的步驟包括在彼此不同的時間點，在所述多個芯片中的每一個芯片中，鎖存所述時鐘信 號和所述分頻信號的電平。
9.如權(quán)利要求5所述的芯片選擇方法，其中，所述芯片選擇標(biāo)識符是從所述半導(dǎo)體裝 置的外部施加的命令信號。
10.如權(quán)利要求5所述的芯片選擇方法，其中，所述芯片選擇標(biāo)識符經(jīng)另一個TSV被傳 輸?shù)剿龆鄠€芯片中的每一個芯片。
11.一種半導(dǎo)體裝置，包括第一 TSV，配置為穿透并且耦合第一芯片和第二芯片，并且配置為傳輸時鐘信號； 第二 TSV，配置為穿透并耦合所述第一芯片和第二芯片，并且配置為傳輸通過分頻所述 時鐘信號而產(chǎn)生的分頻信號；第一鎖存單元，配置為在第一時間點鎖存所述時鐘信號和所述分頻信號的電平，以產(chǎn) 生所述第一芯片的芯片識別信號；第一芯片選擇信號產(chǎn)生單元，配置為當(dāng)所述第一芯片的芯片識別信號與芯片選擇識別 信號匹配時，產(chǎn)生第一芯片選擇信號；第二鎖存單元，配置為在第二時間點鎖存所述時鐘信號和所述分頻信號的電平，以產(chǎn) 生所述第二芯片的芯片識別信號；以及第二芯片選擇信號產(chǎn)生單元，配置為當(dāng)所述第二芯片的芯片識別信號與所述芯片選擇 識別信號匹配時，產(chǎn)生第二芯片選擇信號。
12.如權(quán)利要求11所述的半導(dǎo)體裝置，其中，所述第一鎖存單元和所述第一芯片選擇 信號產(chǎn)生單元設(shè)置于所述第一芯片內(nèi)。
13.如權(quán)利要求11所述的半導(dǎo)體裝置，其中，所述第二鎖存單元和所述第二芯片選擇 信號產(chǎn)生單元設(shè)置于所述第二芯片內(nèi)。
14.如權(quán)利要求11所述的半導(dǎo)體裝置，其中，所述第一時間點和第二時間點分別由第 一脈沖產(chǎn)生單元和第二脈沖產(chǎn)生單元確定，其中，所述第一脈沖產(chǎn)生單元和第二脈沖產(chǎn)生 單元分別設(shè)置于所述第一芯片和第二芯片內(nèi)，并且配置為串聯(lián)耦合到接收所述時鐘信號的 另一個TSV，并且產(chǎn)生脈沖，所述脈沖在所將述時鐘信號延遲所述時鐘信號的預(yù)定時間段后 被使能。
15.如權(quán)利要求11所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體裝置還包括分頻單元，該分頻 單元設(shè)置于所述第一芯片內(nèi)，并且配置為串聯(lián)耦合到所述第二 TSV并分頻所述時鐘信號。
16.如權(quán)利要求11所述的半導(dǎo)體裝置，其中，所述芯片選擇識別信號是從所述半導(dǎo)體 裝置的外部施加的命令信號。
17.如權(quán)利要求11所述的半導(dǎo)體裝置，其中，所述芯片選擇識別信號經(jīng)另一個TSV被傳 輸?shù)剿龅谝恍酒x擇信號產(chǎn)生單元和第二芯片選擇信號產(chǎn)生單元中的每一個。
18.一種具有包括第一芯片的多個芯片的半導(dǎo)體裝置，包括時鐘產(chǎn)生單元，設(shè)置于所述第一芯片內(nèi)，配置為分頻時鐘信號以產(chǎn)生分頻信號，并且經(jīng) 多個穿透硅通孔TSV傳輸所述時鐘信號和所述分頻信號；多個鎖存單元，所述多個鎖存單元中的每一個鎖存單元設(shè)置于所述多個芯片中的相應(yīng) 的一個芯片內(nèi)，并且配置為接收所述時鐘信號和所述分頻信號，以產(chǎn)生所述多個芯片中的 相應(yīng)的一個芯片的芯片識別信號；以及多個芯片選擇信號產(chǎn)生單元，所述多個芯片選擇信號產(chǎn)生單元中的每一個芯片選擇信 號產(chǎn)生單元設(shè)置于所述多個芯片中的相應(yīng)的一個芯片內(nèi)，并且配置為接收芯片選擇識別信 號和所述多個芯片中的相應(yīng)的一個芯片的芯片識別信號，以產(chǎn)生所述多個芯片中的相應(yīng)的 一個芯片的芯片選擇信號。
19.如權(quán)利要求18所述的半導(dǎo)體裝置，其中，所述多個鎖存單元中的每一個鎖存單元 配置為在彼此不同的時間點，鎖存所述時鐘信號和所述分頻信號的電平。
20.如權(quán)利要求19所述的半導(dǎo)體裝置，其中，所述不同的時間點中的每一個時間點由多個脈沖產(chǎn)生單元中的相應(yīng)一個脈沖產(chǎn)生單元確定，其中，所述多個脈沖產(chǎn)生單元分別設(shè)置于所述多個芯片內(nèi)，并且配置為串聯(lián)耦合到接 收所述時鐘信號的另一個TSV，并且產(chǎn)生脈沖，所述脈沖在將所述時鐘信號延遲所述時鐘信 號的預(yù)定時間段后被使能。
21.如權(quán)利要求18所述的半導(dǎo)體裝置，其中，所述多個芯片選擇信號產(chǎn)生單元中的每 一個芯片選擇信號產(chǎn)生單元配置為將所述芯片選擇識別信號與所述多個芯片中的相應(yīng)的 一個芯片的芯片識別信號比較，以產(chǎn)生所述多個芯片中的相應(yīng)的一個芯片的芯片選擇信 號，其中，所述芯片選擇信號配置為當(dāng)所述芯片識別信號與所述信號選擇識別信號匹配 時，使能所述多個芯片中的相應(yīng)的一個芯片。
22.如權(quán)利要求18所述的半導(dǎo)體裝置，其中，所述芯片選擇識別信號是從所述半導(dǎo)體 裝置的外部施加的命令信號。
23.如權(quán)利要求18所述的半導(dǎo)體裝置，其中，所述芯片選擇識別信號經(jīng)另一個TSV被傳 輸?shù)剿龆鄠€芯片選擇信號產(chǎn)生單元中的每一個芯片選擇信號產(chǎn)生單元。
全文摘要
一種具有多個堆疊芯片的半導(dǎo)體裝置，包括多個鎖存單元，多個鎖存單元中的每一個設(shè)置于多個芯片中的相應(yīng)的一個芯片內(nèi)，并且配置為在彼此不同的時間點鎖存時鐘信號和分頻信號，以產(chǎn)生多個芯片中的相應(yīng)的一個芯片的芯片識別信號；以及多個芯片選擇信號產(chǎn)生單元，多個芯片選擇信號產(chǎn)生單元中的每一個設(shè)置于多個芯片中的相應(yīng)一個芯片內(nèi)，并且配置為將芯片選擇識別信號與多個芯片中的相應(yīng)的一個芯片的芯片識別信號比較，以產(chǎn)生多個芯片中的相應(yīng)的一個芯片的芯片選擇信號，其中，芯片選擇信號配置為當(dāng)芯片識別信號與芯片選擇識別信號匹配時，使能多個芯片中的相應(yīng)的一個芯片。
文檔編號H01L25/00GK102054824SQ20101000091
公開日2011年5月11日 申請日期2010年1月20日 優(yōu)先權(quán)日2009年10月29日
發(fā)明者李鍾天, 陳伸顯 申請人:海力士半導(dǎo)體有限公司