專利名稱：在金屬襯底上的半導(dǎo)體異質(zhì)結(jié)構(gòu)中具有應(yīng)變溝道的功率mosfet的制作方法
在金屬襯底上的半導(dǎo)體異質(zhì)結(jié)構(gòu)中具有應(yīng)變溝道的功率
MOSFET本申請(qǐng)要求2008年9月四日提交的申請(qǐng)?zhí)枮?1/101，116的美國(guó)臨時(shí)申請(qǐng)的權(quán)益，其全部?jī)?nèi)容為了所有目的而通過(guò)引用結(jié)合于此。
背景技術(shù)：
本發(fā)明通常涉及功率晶體管，且更具體地涉及在金屬襯底上的半導(dǎo)體異質(zhì)結(jié)構(gòu)中具有應(yīng)變半導(dǎo)體溝道區(qū)的金屬氧化物半導(dǎo)體柵控(M0S-柵控)功率晶體管。傳統(tǒng)的半導(dǎo)體制造利用許多工藝來(lái)在襯底上形成半導(dǎo)體結(jié)構(gòu)。在某些器件中，用襯底作為導(dǎo)電路徑的一部分。例如，襯底通過(guò)固態(tài)開(kāi)關(guān)起重要作用，所述固態(tài)開(kāi)關(guān)是用于離散器件應(yīng)用和集成電路的關(guān)鍵半導(dǎo)體結(jié)構(gòu)。固態(tài)開(kāi)關(guān)包括，例如，功率金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(功率M0SFET)、絕緣柵雙極晶體管(IGBT)和各種類型的晶閘管。功率開(kāi)關(guān)的部分限定性能特性是其導(dǎo)通電阻(即，漏極-源極導(dǎo)通電阻，RdsJ、擊穿電壓和開(kāi)關(guān)速度。通常，布局、尺寸和材料等會(huì)影響典型的MOSFET器件的器件特性，例如開(kāi)關(guān)速度、 導(dǎo)通電阻、擊穿電壓和功率耗散。工業(yè)設(shè)計(jì)實(shí)踐已尋找出，將MOSFET的導(dǎo)通電阻保持得盡可能低，以降低導(dǎo)電功率損耗并增大電流密度。例如，在垂直功率MOSFET器件中，導(dǎo)通電阻由幾個(gè)電阻組成，例如溝道電阻、漂移區(qū)(外延層)電阻和襯底電阻。用來(lái)形成漏極至源極導(dǎo)電路徑的材料的類型和尺寸會(huì)直接影響這種垂直功率MOSFET器件(以及其它MOSFET器件)的導(dǎo)通電阻。因此，對(duì)于垂直功率器件，諸如功率M0SFET，襯底是關(guān)鍵的性能元件。雖然傳統(tǒng)技術(shù)已廣泛用于制造垂直功率器件，但是這些傳統(tǒng)技術(shù)存在局限性。下面會(huì)詳細(xì)討論這些限制中的一些。因此，需要用于制造在保持簡(jiǎn)單的制造過(guò)程的同時(shí)具有期望的器件特性的垂直器件的改進(jìn)技術(shù)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的實(shí)施方式，描述了各種用于增強(qiáng)半導(dǎo)體器件中載流子遷移率的技術(shù)，所述半導(dǎo)體器件在具有至少兩種不同半導(dǎo)體材料的異質(zhì)結(jié)構(gòu)上具有應(yīng)變半導(dǎo)體溝道區(qū)。此外，在支撐性金屬襯底上設(shè)置薄的重度摻雜區(qū)，以降低襯底電阻。在一個(gè)具體實(shí)施方式
中，在弛豫的硅-鍺(SiGe)異質(zhì)結(jié)構(gòu)上的硅層中形成應(yīng)變溝道區(qū)。晶格失配導(dǎo)致溝道區(qū)產(chǎn)生應(yīng)變并提供更高的載流子遷移率。另外，提供了一種利用分級(jí)濃度結(jié)構(gòu)形成弛豫的 SiGe層的方法?？蓪⒏鶕?jù)本發(fā)明的形成高遷移率溝道區(qū)和具有厚支撐性金屬的薄襯底的方法應(yīng)用于各種不同的功率MOSFET方法的工藝流程。在一個(gè)實(shí)施方式中，可在溝槽MOSFET的制造中使用此方法。替代地，可在形成其它溝槽FET結(jié)構(gòu)(諸如屏蔽柵極FET)中使用此方法。根據(jù)本發(fā)明的一個(gè)實(shí)施方式，場(chǎng)效應(yīng)晶體管器件(具有覆于(overlying)金屬襯底上的異質(zhì)結(jié)構(gòu)半導(dǎo)體上的應(yīng)變半導(dǎo)體溝道區(qū))包括覆于第一金屬層上的第一半導(dǎo)體層。 第一半導(dǎo)體層具有處于弛豫異質(zhì)結(jié)構(gòu)中的第一半導(dǎo)體材料和第二半導(dǎo)體材料并且其是重度摻雜的。第二半導(dǎo)體層覆于第一半導(dǎo)體層上并具有處于弛豫異質(zhì)結(jié)構(gòu)中的第一半導(dǎo)體材料和第二半導(dǎo)體材料。第二半導(dǎo)體層比第一半導(dǎo)體層更輕度地?fù)诫s。溝槽延伸至第二半導(dǎo)體層中并且溝道區(qū)具有靠近溝槽側(cè)壁的第一半導(dǎo)體材料的應(yīng)變層。應(yīng)變溝道區(qū)提供增強(qiáng)的載流子遷移率，并改善場(chǎng)效應(yīng)晶體管的性能。根據(jù)本發(fā)明的另一實(shí)施方式，可如下所述地描述一種形成半導(dǎo)體器件的方法，所述半導(dǎo)體器件具有覆于金屬襯底上的異質(zhì)結(jié)構(gòu)半導(dǎo)體上的應(yīng)變半導(dǎo)體溝道區(qū)。形成覆于半導(dǎo)體結(jié)構(gòu)上的分級(jí)異質(zhì)結(jié)構(gòu)層。半導(dǎo)體襯底包括第一半導(dǎo)體材料，并且分級(jí)異質(zhì)結(jié)構(gòu)層包括第一半導(dǎo)體材料和第二半導(dǎo)體材料。在上述實(shí)施方式中，半導(dǎo)體襯底可以是硅襯底，并且分級(jí)層可以是具有逐漸增加的Ge濃度的SiGe層。然而，也可使用半導(dǎo)體材料的其它適當(dāng)組合。形成覆于分級(jí)異質(zhì)結(jié)構(gòu)層上的第一弛豫異質(zhì)結(jié)構(gòu)。第一弛豫異質(zhì)結(jié)構(gòu)包括第一半導(dǎo)體材料和第二半導(dǎo)體材料并且是重度摻雜的且其特征在于第一導(dǎo)電率。在上述實(shí)例中，第一弛豫異質(zhì)結(jié)構(gòu)可以是重度摻雜的SiGe層。該方法以形成覆于第一弛豫異質(zhì)結(jié)構(gòu)層上的第二弛豫異質(zhì)結(jié)構(gòu)繼續(xù)。第二弛豫異質(zhì)結(jié)構(gòu)包括第一半導(dǎo)體材料和第二半導(dǎo)體材料并具有比第一導(dǎo)電率低的第二導(dǎo)電率。在上述實(shí)例中，第二弛豫異質(zhì)結(jié)構(gòu)可以是輕度摻雜的外延 SiGe 層。在上述方法中，形成場(chǎng)效應(yīng)晶體管的各部件。在一個(gè)實(shí)施方式中，場(chǎng)效應(yīng)晶體管具有延伸至第二弛豫異質(zhì)結(jié)構(gòu)中的溝槽和包括襯于溝槽側(cè)壁的應(yīng)變第一半導(dǎo)體材料層的溝道區(qū)。形成頂部導(dǎo)體層和底部導(dǎo)體層，以對(duì)場(chǎng)效應(yīng)晶體管提供接觸。在上述實(shí)例中，場(chǎng)效應(yīng)晶體管器件可以是溝槽柵極MOSFET或屏蔽柵極M0SFET，其具有形成于弛豫SiGe溝槽側(cè)壁上的應(yīng)變硅溝道區(qū)。在這種器件中，溝道區(qū)中的導(dǎo)電的特征在于應(yīng)變半導(dǎo)體層中的增強(qiáng)的載流子遷移率。以下詳細(xì)描述和附圖提供了對(duì)本發(fā)明性質(zhì)和優(yōu)點(diǎn)的更好的理解。


圖1是示出了傳統(tǒng)溝槽柵極MOSFET的簡(jiǎn)化橫截面圖；圖2是示出了根據(jù)本發(fā)明的一個(gè)實(shí)施方式的在金屬襯底上具有應(yīng)變半導(dǎo)體溝道區(qū)和重度摻雜漏極區(qū)的溝槽柵極MOSFET的簡(jiǎn)化橫截面圖；圖3是示出了根據(jù)本發(fā)明的一個(gè)實(shí)施方式的在金屬襯底上具有應(yīng)變半導(dǎo)體溝道區(qū)和重度摻雜漏極區(qū)的屏蔽柵極MOSFET的簡(jiǎn)化橫截面圖；圖4A至圖4G是示出了根據(jù)本發(fā)明的一個(gè)實(shí)施方式的用于在金屬襯底上形成具有重度摻雜漏極區(qū)的垂直半導(dǎo)體器件的方法的簡(jiǎn)化橫截面圖；圖5A至圖5D是示出了根據(jù)本發(fā)明的一個(gè)實(shí)施方式的用于形成具有應(yīng)變半導(dǎo)體溝道區(qū)和重度摻雜漏極區(qū)的溝槽柵極MOSFET器件的方法的簡(jiǎn)化橫截面圖；圖6A至圖6D是示出了根據(jù)本發(fā)明的一個(gè)實(shí)施方式的用于形成具有應(yīng)變半導(dǎo)體溝道區(qū)和重度摻雜漏極區(qū)的屏蔽柵極MOSFET器件的方法的簡(jiǎn)化橫截面圖；圖7是示出了根據(jù)本發(fā)明的一個(gè)實(shí)施方式的在金屬襯底上具有應(yīng)變半導(dǎo)體溝道區(qū)和重度摻雜漏極區(qū)的橫向功率MOSFET的簡(jiǎn)化橫截面圖。
具體實(shí)施例方式圖1是示出了傳統(tǒng)溝槽柵極MOSFET的簡(jiǎn)化橫截面圖。該器件利用硅襯底構(gòu)建而成并且包括η型源極區(qū)110、由ρ阱形成的本體120、η型漏極區(qū)130、襯底160、柵極140和金屬接觸150。如下所述，存在與圖1的溝槽MOSFET相關(guān)的器件性能限制。在諸如圖1的溝槽柵極功率MOSFET的垂直器件中，在其他因素中，器件性能受溝道阻抗和漏極阻抗限制。也就是說(shuō)，希望降低MOS-柵極功率晶體管器件的導(dǎo)通電阻(RDS。n) 和漏極電阻，特別是在低壓應(yīng)用中。例如，在同步DC-DC轉(zhuǎn)換器的應(yīng)用中，用于ρ溝道MOSFET 的柵極驅(qū)動(dòng)器比用于η溝道器件的驅(qū)動(dòng)器消耗更少的功率。因此，對(duì)于高側(cè)驅(qū)動(dòng)器，非常希望使用P溝道器件來(lái)代替η溝道器件。但是，ρ溝道器件的RDS。n比相似的η溝道MOSFET高得多，并且，這將其應(yīng)用僅限制于小電流區(qū)。在低壓應(yīng)用中，溝道電阻在器件RDS。n中占主要地位。溝道電阻(RJ為= Z^C0AVg-Vt)其中，L是溝道長(zhǎng)度，Z是溝道寬度，Cox是每單位面積的柵極氧化物電容，Vg是柵極電壓且Vt是閾值電壓。為了降低溝道電阻，希望縮短溝道長(zhǎng)度、柵極氧化物厚度并降低閾值電壓。由于工藝限制或子閾值問(wèn)題的原因，會(huì)限制這些方法。在傳統(tǒng)的垂直功率器件中，漏極電阻在限制器件性能方面也起著重要作用。傳統(tǒng)器件通常具有相對(duì)厚的半導(dǎo)體襯底(例如，幾百μm的數(shù)量級(jí))并且有時(shí)具有薄的金屬接觸層。通過(guò)襯底的長(zhǎng)導(dǎo)電路徑會(huì)使功率器件的性能進(jìn)一步降級(jí)。為了改進(jìn)垂直功率器件的性能，本發(fā)明的實(shí)施方式提供各種用于形成具有應(yīng)變半導(dǎo)體溝道區(qū)的半導(dǎo)體器件的技術(shù)，以獲得更高的載流子遷移率以及降低的溝道阻抗。此外， 在支撐性金屬襯底上設(shè)置薄的重度摻雜漏極區(qū)，以降低襯底電阻。在一個(gè)具體實(shí)施方式
中， 在弛豫硅-鍺(SiGe)上的硅層中形成應(yīng)變溝道區(qū)。晶格失配使得溝道區(qū)產(chǎn)生應(yīng)變并提供更高的載流子遷移率。另外，提供了一種利用分級(jí)濃度結(jié)構(gòu)形成弛豫SiGe層的方法?？蓪⒏鶕?jù)本發(fā)明的形成高遷移率溝道區(qū)和具有厚的支撐性金屬的薄襯底的方法應(yīng)用于各種不同的功率MOSFET工藝的工藝流程。在一個(gè)實(shí)施方式中，可在溝槽MOSFET的制造中使用此方法。替代地，可在形成其它溝槽FET結(jié)構(gòu)(諸如，屏蔽柵極FET)中使用此方法。下面提供了溝槽柵極MOSFET和屏蔽柵極MOSFET的實(shí)例。圖2是示出了根據(jù)本發(fā)明的一個(gè)實(shí)施方式的在金屬襯底上具有應(yīng)變半導(dǎo)體溝道區(qū)和重度摻雜漏極區(qū)的溝槽柵極MOSFET的簡(jiǎn)化橫截面圖。如圖2所示，MOSFET 200形成在弛豫硅-鍺(SiGe)異質(zhì)結(jié)構(gòu)襯底和形成于應(yīng)變硅層中的溝道區(qū)中。MOSFET 200包括形成于溝槽202內(nèi)的柵電極210。溝槽202從終止于SiGe ρ型漂移區(qū)或外延區(qū)206中的SiGe N阱本體區(qū)(或阱區(qū))204的頂表面延伸。在一個(gè)實(shí)施方式中，溝槽202沿應(yīng)變硅層205布置(line)。另外，柵極介電層208覆于應(yīng)變硅層205上。M0SFET200還包括諸如摻雜多晶硅的導(dǎo)電材料210，其作為柵電極。ρ型源極區(qū)212形成在N阱本體區(qū)204內(nèi)靠近溝槽202。 MOSFET 200包括形成于N阱本體區(qū)204內(nèi)的N+重本體區(qū)217。MOSFET 200的漏極端子包括設(shè)置于P型重度摻雜SiGe層214的背面上的金屬襯底218。外延層206和本體區(qū)204形成設(shè)置于重度摻雜P型SiGe層214上的半導(dǎo)體結(jié)構(gòu)層207。源極金屬216對(duì)源極區(qū)212和重本體區(qū)217提供接觸，而介電區(qū)219將金屬區(qū)216與柵電極210隔離。
如圖2所示，ρ型重度摻雜層214、ρ型漂移或外延區(qū)206和η阱本體區(qū)204都形成在弛豫硅-鍺(SiGe)異質(zhì)結(jié)構(gòu)中。弛豫SihGe5x異質(zhì)結(jié)構(gòu)的晶格常數(shù)基本上大于硅層的晶格常數(shù)。已知，當(dāng)在弛豫SiGe合金緩沖器上以假晶形式(pseudomorphically)生長(zhǎng)薄 Si層時(shí)，晶格失配產(chǎn)生雙軸向張應(yīng)力，與未產(chǎn)生應(yīng)變的Si相比，其由于改變的帶結(jié)構(gòu)和電子特性而提高了 Si層的傳輸特性。在導(dǎo)帶中，張應(yīng)變將六個(gè)硅導(dǎo)帶最少分成兩組具有較低能量的2重谷Q-fold valley)和具有較高能量的4重谷0-foldvalley)。電子有效質(zhì)量和谷間散射(inter-valley scatter)明顯降低。理論上，最大電子增強(qiáng)因子是大約1. 8 并且其在大約15%的Ge含量飽和。最大空穴增強(qiáng)因子是大約2. 4并且其在大約30%的Ge 含量飽和。然而，實(shí)驗(yàn)值可被改變。在圖2中，由于硅層和弛豫SiGe異質(zhì)結(jié)構(gòu)的晶格失配，硅層205產(chǎn)生應(yīng)變。因此， 形成于應(yīng)變硅層205中的溝道區(qū)203中的載流子遷移率基本上得以增強(qiáng)。因此，由于較高的載流子遷移率和較低的溝道阻抗，沿著應(yīng)變硅溝道區(qū)203從頂金屬層216到底金屬層218 的導(dǎo)電增加。因此，通過(guò)應(yīng)變硅溝道區(qū)中的增強(qiáng)的載流子遷移率，溝槽柵極MOSFET 200的器件性能得以改善。此外，應(yīng)變硅溝道區(qū)中的空穴和電子的遷移率都增強(qiáng)了。圖2的MGe異質(zhì)結(jié)構(gòu)提供了其他好處。例如，抑制了 MGe異質(zhì)結(jié)構(gòu)中的共用摻雜劑(諸如硼和磷)的擴(kuò)散。該降低的摻雜劑擴(kuò)散可使得能夠?qū)崿F(xiàn)器件結(jié)形成中的更嚴(yán)密的工藝控制。因此，可減小層的厚度，并可減小漂移區(qū)電阻，從而使得器件性能得以改善。此外，通過(guò)減小襯底的電阻，圖2的金屬結(jié)構(gòu)上的重度摻雜SiGe進(jìn)一步減小了器件導(dǎo)通電阻。在圖2中，重度摻雜的SiGe襯底在一個(gè)具體實(shí)施方式
中具有大約1至2 μ m 的厚度。在一個(gè)實(shí)施方式中，MOSFET結(jié)構(gòu)(排除金屬襯底218)可具有大約3至10 μ m的厚度。為了對(duì)這種薄器件結(jié)構(gòu)提供支撐，在本發(fā)明的實(shí)施方式中，金屬襯底218具有足夠的厚度和強(qiáng)度。例如，在一個(gè)具體實(shí)施方式
中，金屬襯底218可以是銅層并可具有大約30至 IOOym的厚度。還可使用其它導(dǎo)體，諸如鋁。另外，由于金屬的更好的導(dǎo)熱性，厚金屬襯底還明顯改善了功率MOSFET的熱消散。因此，與傳統(tǒng)的ρ型溝槽MOSFET相比，在溝槽柵極MOSFET 200中體現(xiàn)出的特征提供了增強(qiáng)的載流子遷移率和更低的漏極與襯底電阻。注意，和其它所包括的圖一樣，僅為了說(shuō)明性目的而示出圖2，并且，其不限制本發(fā)明的可能的實(shí)施方式或權(quán)利要求。而且，雖然在此圖和其它圖中示出了 P溝道晶體管，但是，本發(fā)明的實(shí)施方式可類似地用來(lái)改進(jìn)η溝道器件。在其它圖中示出的特征也可包括在此圖中。然而，應(yīng)理解，本發(fā)明的技術(shù)適用于利用任何工藝技術(shù)的離散器件和集成電路。與這里描述的所有其它圖一樣，在圖中描述的各種元件和部件的相對(duì)尺寸和大小并不精確地反映實(shí)際尺寸并且僅是為了說(shuō)明性的目的。圖3是示出了根據(jù)本發(fā)明的一個(gè)實(shí)施方式的在金屬襯底上具有應(yīng)變半導(dǎo)體溝道區(qū)和重度摻雜漏極區(qū)的屏蔽柵極MOSFET的簡(jiǎn)化橫截面圖。如所示出的，圖3中的MOSFET 300形成在硅-鍺(SiGe)異質(zhì)結(jié)構(gòu)襯底中并且包括與圖2中的MOSFET 200相似的特征。 例如，P型重度摻雜層214、ρ型漂移或外延區(qū)206以及η阱本體區(qū)204都形成在弛豫硅-鍺 (SiGe)異質(zhì)結(jié)構(gòu)中。此外，溝槽202沿應(yīng)變硅層205布置，并且形成于應(yīng)變硅層205中的溝道區(qū)203內(nèi)的載流子遷移率基本上得以增強(qiáng)。圖3中的MOSFET 300包括由導(dǎo)電材料(諸如摻雜多晶硅)制成的屏蔽柵極電極211，其通過(guò)屏蔽介電層209與溝槽202的下部隔離。電極間電介質(zhì)213覆于屏蔽柵極電極 211上并將柵電極210與屏蔽電極211隔離。在一個(gè)實(shí)施方式中，可對(duì)屏蔽柵極211應(yīng)用不同電勢(shì)的偏壓，例如，地電勢(shì)，以減小柵極/漏極耦合電容。與圖2的器件200相似，圖3中的屏蔽柵極溝槽MOSFET 300包括構(gòu)建在弛豫SiGe 異質(zhì)結(jié)構(gòu)上的應(yīng)變硅溝道區(qū)203。因此，MOSFET 300也提供相似的益處，諸如增強(qiáng)的載流子遷移率、減小的襯底電阻、改進(jìn)的導(dǎo)熱性等。此外，雖然圖3示出了 ρ-溝道屏蔽柵極M0SFET， 但是，本發(fā)明的實(shí)施方式可類似地用來(lái)改進(jìn)η-溝道器件。另外，應(yīng)理解，本發(fā)明的原理技術(shù)不限于硅或硅鍺異質(zhì)結(jié)構(gòu)。本發(fā)明的實(shí)施方式提供具有覆于金屬襯底上的異質(zhì)結(jié)構(gòu)半導(dǎo)體上的應(yīng)變半導(dǎo)體溝道區(qū)的場(chǎng)效應(yīng)晶體管器件。在一個(gè)實(shí)施方式中，該器件包括第一金屬層和覆于第一金屬層上的第一半導(dǎo)體層。第一半導(dǎo)體層具有處于弛豫異質(zhì)結(jié)構(gòu)的第一半導(dǎo)體材料和第二半導(dǎo)體材料。第一半導(dǎo)體層是重度摻雜的并且其以第一導(dǎo)電率為特征。第二半導(dǎo)體層也具有處于弛豫異質(zhì)結(jié)構(gòu)的第一半導(dǎo)體材料和第二半導(dǎo)體材料。第二半導(dǎo)體區(qū)具有比第一導(dǎo)電率低的第二導(dǎo)電率。該器件還具有延伸入第二半導(dǎo)體層中的溝槽。溝道區(qū)具有靠近溝槽側(cè)壁的第一半導(dǎo)體材料層。由于溝道區(qū)和弛豫異質(zhì)結(jié)構(gòu)區(qū)之間的晶格失配，增強(qiáng)了載流子遷移率。此外，第二金屬層覆于第二半導(dǎo)體層上。在此器件中，溝道區(qū)中的導(dǎo)電的特征在于應(yīng)變半導(dǎo)體溝道區(qū)中的增強(qiáng)的載流子遷移率。在一個(gè)實(shí)施方式中，由于薄且重度摻雜的第一半導(dǎo)體層和也用作支撐層的厚的第一金屬層，襯底電阻降低。圖4Α至圖4G是示出了根據(jù)本發(fā)明的一個(gè)實(shí)施方式的用于形成在金屬襯底上具有重度摻雜漏極區(qū)的垂直半導(dǎo)體器件的方法的簡(jiǎn)化橫截面圖。在圖4Α中，在硅襯底401上形成SiGe分級(jí)層(graded layer) 402,并在SiGe分級(jí)層402上形成弛豫SiGe層214。可用已知的技術(shù)形成SiGe分級(jí)層402，諸如在超高真空中的化學(xué)蒸汽沉積，以形成具有增加的鍺(Ge)含量的SihGi5x層。在一個(gè)具體實(shí)施方式
中，將Ge含量從0增加至20%或30%。 例如，對(duì)于每1或2 μ m的厚度，可增加2-3%級(jí)別的濃度，直到分級(jí)層中的Ge濃度達(dá)到例如 20%。接下來(lái)，用相似的技術(shù)在SiGe分級(jí)層402上形成重度摻雜的弛豫SiGe層214。在一個(gè)實(shí)施方式中，弛豫SiGe層214可具有大約25%的Ge含量，即Sia75Gi5c^p在圖4A中，例如通過(guò)1 X IO19或1 X IO20Cm-3數(shù)量級(jí)的濃度對(duì)弛豫SiGe層214進(jìn)行重度硼摻雜?？衫迷粨诫s(in-situ dope)或離子注入技術(shù)實(shí)現(xiàn)重度摻雜。在圖4B中，在弛豫重度摻雜SiGe層214上外延地生長(zhǎng)輕度摻雜弛豫SiGe層206。 在一個(gè)實(shí)施方式中，層214可具有大約1 μ m至2 μ m的厚度，且層206可具有1 μ m至10 μ m 的厚度。解析啦，圖4B中的結(jié)構(gòu)可經(jīng)歷器件制造工藝以形成例如諸如圖2中所示的位于弛豫SiGe外延層206中及其上的垂直溝槽MOSFET器件結(jié)構(gòu)。在圖4C中，包括此器件結(jié)構(gòu)的層表示為207。然后，在器件結(jié)構(gòu)207上形成頂部金屬層216。應(yīng)理解，由207和216表示的結(jié)構(gòu)可以是任何適當(dāng)?shù)钠骷Y(jié)構(gòu)。例如，圖4C中的結(jié)構(gòu)207可表示圖2中的溝槽柵極MOSFET結(jié)構(gòu)層207或圖3中的屏蔽柵極MOSFET結(jié)構(gòu)層 207。為了便于去除硅襯底401和SiGe分級(jí)層402，將圖4C的器件結(jié)構(gòu)結(jié)合至支撐襯底 403，例如圖4D所示的玻璃晶片(wafer,晶圓)。在圖4E中，通過(guò)機(jī)械研磨和酸蝕刻去除大部分(例如90% )的硅襯底401。在一個(gè)實(shí)施方式中，可用包括氫氧化鉀(KOH)或乙烯乙二胺鄰苯二酚(EDP)濕法蝕刻工藝來(lái)去除硅襯底?？捎弥T如四甲基氫氧化銨(TMAH)的蝕刻劑去除襯底的剩余部分401A和SiGe 分級(jí)層402的大部分。由于TMAH的高蝕刻選擇性，當(dāng)SiGe的Ge含量達(dá)到大約20%時(shí)，蝕刻基本上停止。也就是說(shuō)，Sia8tlGea2tl層可用作TMAH蝕刻的蝕刻停止層。此特性可有利地用于更好的工藝控制。圖4F示出了去除了剩余的Si層40IA和分級(jí)SiGe層402之后的器件結(jié)構(gòu)。在圖 4G中，將背面金屬218形成為接觸重度摻雜的漏極層214。用金屬襯底218作為支撐，去除玻璃襯底403，從而形成圖4G所示的器件結(jié)構(gòu)。如上所述，圖4A至圖4G是示出了用于形成在金屬襯底上包括重度摻雜弛豫半導(dǎo)體異質(zhì)結(jié)構(gòu)的垂直器件的方法的簡(jiǎn)化圖。如所示出的，該方法包括在半導(dǎo)體襯底上形成一分級(jí)異質(zhì)結(jié)構(gòu)層。分級(jí)層的厚度足以使頂層弛豫。然后，在分級(jí)層上形成具有期望成分的重度摻雜弛豫異質(zhì)結(jié)構(gòu)。在在弛豫異質(zhì)結(jié)構(gòu)層上制造MOSFET器件之后，用上述晶片轉(zhuǎn)移方法去除分級(jí)層?？捎蒙鲜龀谠ギ愘|(zhì)結(jié)構(gòu)構(gòu)建具有應(yīng)變溝道區(qū)的場(chǎng)效應(yīng)晶體管。根據(jù)本發(fā)明的一個(gè)實(shí)施方式，可如下所述地描述一種用于形成具有覆于金屬襯底上的異質(zhì)結(jié)構(gòu)半導(dǎo)體上的應(yīng)變半導(dǎo)體溝道區(qū)的半導(dǎo)體器件的方法。形成覆于半導(dǎo)體襯底上的分級(jí)異質(zhì)結(jié)構(gòu)層。半導(dǎo)體襯底包括第一半導(dǎo)體材料，并且，該分級(jí)異質(zhì)結(jié)構(gòu)層包括第一半導(dǎo)體材料和第二半導(dǎo)體材料。在上述實(shí)施方式中，半導(dǎo)體襯底可以是硅襯底，并且，分級(jí)層可以是具有逐漸增加的Ge 濃度的SiGe層。然而，也可使用半導(dǎo)體材料的其它適當(dāng)組合。形成覆于分級(jí)異質(zhì)結(jié)構(gòu)層上的第一弛豫異質(zhì)結(jié)構(gòu)。第一弛豫異質(zhì)結(jié)構(gòu)包括第一半導(dǎo)體材料和第二半導(dǎo)體材料并且是重度摻雜的，且其特征在于第一導(dǎo)電率。在上述實(shí)例中，第一弛豫異質(zhì)結(jié)構(gòu)可以是重度摻雜的 SiGe層。該方法以形成覆于第一弛豫異質(zhì)結(jié)構(gòu)層上的第二弛豫異質(zhì)結(jié)構(gòu)繼續(xù)。第二弛豫異質(zhì)結(jié)構(gòu)包括第一半導(dǎo)體材料和第二半導(dǎo)體材料并具有比第一導(dǎo)電率低的第二導(dǎo)電率。在上述實(shí)例中，第二弛豫異質(zhì)結(jié)構(gòu)可以是輕度摻雜的外延SiGe層。在以上方法中，形成場(chǎng)效應(yīng)晶體管的各部件。在一個(gè)實(shí)施方式中，場(chǎng)效應(yīng)晶體管具有延伸至第二弛豫異質(zhì)結(jié)構(gòu)中的溝槽和包括襯于溝槽側(cè)壁的應(yīng)變第一半導(dǎo)體材料層的溝道區(qū)。形成頂部導(dǎo)體層和底部導(dǎo)體層以對(duì)場(chǎng)效應(yīng)晶體管提供接觸。在上述實(shí)例中，場(chǎng)效應(yīng)晶體管器件可以是具有形成于弛豫SiGe溝槽側(cè)壁上的應(yīng)變硅溝道區(qū)的溝槽柵極MOSFET或屏蔽柵極M0SFET。在這種器件中，溝道區(qū)中的導(dǎo)電的特征在于應(yīng)變半導(dǎo)體層中的增強(qiáng)的載流子遷移率。圖5A至圖5D是示出了根據(jù)本發(fā)明一個(gè)實(shí)施方式的用于形成具有應(yīng)變半導(dǎo)體溝道區(qū)和重度摻雜漏極區(qū)的溝槽柵極MOSFET器件的方法的簡(jiǎn)化橫截面圖。在圖5A中，在重度摻雜弛豫P型SiGe層214上形成弛豫ρ型SiGe層206。例如，可利用以上結(jié)合圖4A和圖 4B描述的方法來(lái)形成層214和206。如圖4B所示，在器件加工的此階段，弛豫SiGe層214 覆于SiGe分級(jí)層402上，SiGe分級(jí)層402繼而覆于硅襯底401上。為了簡(jiǎn)化起見(jiàn)，在圖5A 至圖5C中未示出層401和402。在SiGe層206中形成η型本體區(qū)204。上述層中的摻雜劑可以在層形成工藝期間原位引入或者通過(guò)注入并擴(kuò)散摻雜劑來(lái)弓I入。在圖5Α中，通過(guò)傳統(tǒng)方法在本體區(qū)204的頂部上形成掩模層(未示出)。將掩模層圖案化以限定開(kāi)口，通過(guò)這些開(kāi)口形成溝槽202?？衫脗鹘y(tǒng)的各向異性硅蝕刻來(lái)蝕刻貫穿本體區(qū)204并終止于本體區(qū)204的底表面下方的溝槽。 在圖5B中，在本體區(qū)204和漂移(外延)區(qū)206的弛豫硅-鍺(SiGe)異質(zhì)結(jié)構(gòu)上外延地生長(zhǎng)硅層205。硅層205產(chǎn)生應(yīng)變，這是因?yàn)槌谠ihGex異質(zhì)結(jié)構(gòu)的晶格常數(shù)基本上大于硅的晶格常數(shù)。因此，可充分增強(qiáng)形成于應(yīng)變硅層205中的溝道區(qū)中的載流子遷移率。 在圖5C中，形成薄柵電介質(zhì)208，其襯于溝槽202的側(cè)壁和底部?？衫靡阎姆椒ㄐ纬蓶烹娊橘|(zhì)208。另外，利用傳統(tǒng)技術(shù)在溝槽202中形成凹槽式柵電極210(例如，包括
多晶娃)O在圖5D中，利用注入和擴(kuò)散技術(shù)形成源極區(qū)212和重本體區(qū)217。因此，沿著每個(gè)溝槽202的側(cè)壁在源極區(qū)212和漂移區(qū)216之間形成場(chǎng)效應(yīng)晶體管的有源區(qū)。在圖5D中， 通過(guò)介電區(qū)219覆蓋凹槽式柵電極210，并且形成源極金屬216以與源極區(qū)212和重本體區(qū)217接觸。另外，可利用圖4E至圖4G中描述的方法來(lái)去除硅襯底和分級(jí)SiGe層。接下來(lái)，形成金屬支撐層218以用作支撐層并用作與SiGe漏極區(qū)214接觸的漏極端子。注意，圖5D中的ρ型溝槽柵極器件結(jié)構(gòu)與圖2中的器件結(jié)構(gòu)200相似，具有覆于金屬襯底上的薄的重度摻雜P型弛豫SiGe漏極層214和具有增強(qiáng)的載流子遷移率的應(yīng)變硅溝道區(qū)203。圖6A至圖6D是示出了根據(jù)本發(fā)明一個(gè)實(shí)施方式的用于形成具有應(yīng)變半導(dǎo)體溝道區(qū)和重度摻雜漏極區(qū)的屏蔽柵極MOSFET器件的方法的簡(jiǎn)化橫截面圖。如所示出的，圖6A 至圖6B示出了與圖5A至圖5B相似的方法和器件結(jié)構(gòu)。在圖6B中，在本體區(qū)204和外延 (漂移)區(qū)206中形成溝槽202，這兩個(gè)區(qū)都是弛豫SiGe異質(zhì)結(jié)構(gòu)。另外，在溝槽202的側(cè)壁上形成應(yīng)變硅層205。在圖6C中，沿著溝槽202的側(cè)壁形成屏蔽電介質(zhì)209。接下來(lái)，利用已知技術(shù)在溝槽202的底部中形成屏蔽電極211。例如，首先形成填充溝槽并在臺(tái)面區(qū)(mesa region) 上延伸的導(dǎo)電材料(例如，包含摻雜或未摻雜的多晶硅)。利用已知技術(shù)將導(dǎo)電材料深凹到溝槽202中，以形成屏蔽電極211。然后，沿著所暴露的上部溝槽側(cè)壁并在臺(tái)面表面上去除屏蔽電介質(zhì)。在圖6C中，在屏蔽電極211上形成厚的電極間電介質(zhì)(IED)層213。接下來(lái)，形成沿著上部溝槽側(cè)壁延伸的柵極介電層208。利用例如多晶硅沉積和深腐蝕(etch back) 的已知技術(shù)在溝槽202中形成凹槽式柵電極210。在圖6D中，在柵電極210上形成介電區(qū) 219?？衫迷趫D4E至圖4G中描述的方法來(lái)去除硅襯底和分級(jí)SiGe層并增加金屬襯底 218，以形成圖6中的ρ型屏蔽柵極M0SFET。注意，圖6D中的ρ型屏蔽柵極器件結(jié)構(gòu)與圖3中的器件結(jié)構(gòu)300相似，具有覆于金屬襯底上的薄重度摻雜P型弛豫SiGe漏極層214和具有增強(qiáng)的空穴遷移率的應(yīng)變硅溝道區(qū)。根據(jù)本發(fā)明的實(shí)施方式，屏蔽柵極FET中的屏蔽電極可以是浮動(dòng)的(S卩，未通過(guò)電力施加偏壓的)、偏壓至源極電勢(shì)(例如，地電勢(shì))或偏壓至與柵電極相同的電勢(shì)?？稍谌魏畏怯性磪^(qū)中形成柵極和屏蔽電極之間的電接觸，諸如在芯片的端部或邊緣區(qū)。雖然以上包括本發(fā)明的具體實(shí)施方式
的描述，但是，可使用各種修改、變化和替代方式。例如，雖然將硅作為襯底材料的一個(gè)實(shí)例，但可使用其它材料。利用溝槽MOSFET示出了本發(fā)明，但是，僅通過(guò)反轉(zhuǎn)襯底的極性，便可將其容易地應(yīng)用于諸如IGBT的其它溝槽柵極結(jié)構(gòu)。類似地，將注入作為引入摻雜劑的一個(gè)實(shí)例，但是可利用其它摻雜方法(諸如氣體或局部摻雜劑源)來(lái)提供摻雜劑以進(jìn)行擴(kuò)散，這取決于所使用的適當(dāng)?shù)难谀！Ｋ枋龅墓に図樞蚴怯糜赑-溝道FET的，但是，鑒于本公開(kāi)，對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，修改這些工藝順序來(lái)形成N-溝道FET將是顯而易見(jiàn)的。而且，雖然將以上討論的一些溝槽示出為在外延層內(nèi)終止，但是，溝槽可能替代地穿過(guò)外延層并在襯底區(qū)內(nèi)終止。此外，本發(fā)明不限于溝槽柵極結(jié)構(gòu)并可用于形成其它器件中，諸如平面柵極垂直M0SFET、平面柵極垂直IGBT、 二極管以及各種類型的晶閘管。僅作為一個(gè)實(shí)例，圖7示出了顯示出根據(jù)本發(fā)明一個(gè)實(shí)施方式的ρ型平面功率 MOSFET 700的簡(jiǎn)化橫截面圖。ρ型平面功率MOSFET 700在形成于弛豫SiGe異質(zhì)結(jié)構(gòu)704 上的應(yīng)變硅層722中具有導(dǎo)電溝道720。如以上參考圖2的溝槽器件200和圖3的器件300 所描述的，溝道區(qū)720中的載流子遷移率可增強(qiáng)，從而使得MOSFET 700的器件性能更好。如圖7所示，輕度摻雜ρ型漂移區(qū)704在設(shè)置于金屬襯底718上的薄重度摻雜ρ 型半導(dǎo)體區(qū)702上延伸。兩個(gè)區(qū)702和704均是弛豫SiGe異質(zhì)結(jié)構(gòu)，且區(qū)702是重度摻雜的，而區(qū)704是輕度摻雜的。N型本體區(qū)(或阱區(qū))706位于漂移區(qū)704的上部中。高度摻雜P型源極區(qū)710位于本體區(qū)706的上部中，且重本體接觸區(qū)708位于本體區(qū)706中靠近源極區(qū)710。在圖7中，柵極718在本體區(qū)706的表面上延伸并與源極區(qū)710和漂移區(qū)704交疊(overlap)。柵極718通過(guò)柵電介質(zhì)716與其下面的層區(qū)隔離。本體區(qū)706的直接位于柵極718下方的部分形成MOSFET溝道區(qū)720。在本發(fā)明的實(shí)施方式中，應(yīng)變溝道區(qū)720提供導(dǎo)電路徑，其中載流子遷移率得以增強(qiáng)。在圖7中，源極導(dǎo)體730與源極區(qū)710和重本體區(qū)708電接觸。金屬襯底718接觸用作漏極區(qū)的重度摻雜P型SiGe異質(zhì)結(jié)構(gòu)半導(dǎo)體區(qū)702?？衫弥T如銅、鋁等的金屬形成源極和漏極導(dǎo)體。在平面MOSFET 700中，頂部和底部金屬層對(duì)器件中的導(dǎo)電提供外部接觸。如上所指出的，希望具有重度摻雜ρ型SiGe異質(zhì)結(jié)構(gòu)半導(dǎo)體區(qū)702的薄層，以減小電阻。根據(jù)本發(fā)明的實(shí)施方式，可利用以上討論的方法形成SiGe漂移區(qū)704和下面層的重度摻雜SiGe半導(dǎo)體區(qū)702?？衫酶鞣N襯底轉(zhuǎn)移工藝來(lái)獲得重度摻雜ρ型SiGe異質(zhì)結(jié)構(gòu)半導(dǎo)體區(qū)702的薄層，例如，以上結(jié)合圖4A至圖4G描述的轉(zhuǎn)移工藝。雖然已經(jīng)示出并描述了本發(fā)明的某些實(shí)施方式，但是，理解本教導(dǎo)的本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，本發(fā)明不僅僅限于這些實(shí)施方式。對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)，許多修改、改變、變化、替代和等同物將是顯而易見(jiàn)的。因此，應(yīng)理解，本發(fā)明旨在覆蓋權(quán)利要求的范圍內(nèi)的所有變化、修改和等同物。
權(quán)利要求
1.一種場(chǎng)效應(yīng)晶體管器件，具有覆于金屬襯底上的異質(zhì)結(jié)構(gòu)半導(dǎo)體上的應(yīng)變半導(dǎo)體溝道區(qū)，包括第一金屬層；第一半導(dǎo)體層，覆于所述第一金屬層上，所述第一半導(dǎo)體層具有處于弛豫異質(zhì)結(jié)構(gòu)中的第一半導(dǎo)體材料和第二半導(dǎo)體材料，所述第一半導(dǎo)體層是重度摻雜的并且特征在于第一EL pb第二半導(dǎo)體層，覆于所述第一半導(dǎo)體層上，所述第二半導(dǎo)體層具有處于弛豫異質(zhì)結(jié)構(gòu)中的所述第一半導(dǎo)體材料和所述第二半導(dǎo)體材料，所述第二半導(dǎo)體層具有比所述第一導(dǎo)電率低的第二導(dǎo)電率；溝槽，延伸至所述第二半導(dǎo)體層中；溝道區(qū)，具有靠近溝槽側(cè)壁的所述第一半導(dǎo)體材料的應(yīng)變層； 第二金屬層，覆于所述第二半導(dǎo)體層上，其中，所述溝道區(qū)中的導(dǎo)電的特征在于所述應(yīng)變半導(dǎo)體層中的增強(qiáng)的載流子遷移率。
2.根據(jù)權(quán)利要求1所述的器件，其中，所述第一半導(dǎo)體層包括弛豫硅-鍺(SiGe)異質(zhì)結(jié)構(gòu)。
3.根據(jù)權(quán)利要求2所述的器件，其中，所述第一半導(dǎo)體層包括大約20-30%的Ge。
4.根據(jù)權(quán)利要求2所述的器件，其中，所述第二半導(dǎo)體層包括弛豫SiGe結(jié)構(gòu)。
5.根據(jù)權(quán)利要求2所述的器件，其中，所述溝道區(qū)包括應(yīng)變硅層。
6.根據(jù)權(quán)利要求1所述的器件，其中，所述第一半導(dǎo)體層具有不大于大約3μ m的厚度。
7.根據(jù)權(quán)利要求1所述的器件，其中，所述第一半導(dǎo)體層的特征在于IXIO2ciCnT3或更高的摻雜濃度。
8.根據(jù)權(quán)利要求1所述的器件，其中，所述第一半導(dǎo)體層的特征在于1.OX IO19cnT3或更高的摻雜濃度。
9.根據(jù)權(quán)利要求1所述的器件，其中，所述第一半導(dǎo)體層的厚度在大約0.5μπι至大約 3 μ m之間。
10.根據(jù)權(quán)利要求1所述的器件，其中，所述第一和第二半導(dǎo)體層是外延層。
11.根據(jù)權(quán)利要求1所述的器件，其中，所述底部金屬層具有足夠的厚度以支撐MOSFET 器件。
12.根據(jù)權(quán)利要求1所述的器件，其中，所述底部導(dǎo)體層具有大約30-100μ m的厚度。
13.根據(jù)權(quán)利要求1所述的器件，其中，所述場(chǎng)效應(yīng)晶體管器件包括溝槽柵極M0SFET， 所述溝槽MOSFET進(jìn)一步包括柵極介電層，襯于所述溝道區(qū)附近的溝槽側(cè)壁； 柵電極，所述柵電極通過(guò)所述柵極介電層與所述溝道區(qū)隔離； 源極區(qū)，在側(cè)面與所述溝槽中的柵電極的每一側(cè)相接； 漏極區(qū)，包括所述重度摻雜的第一半導(dǎo)體層的至少一部分； 漂移區(qū)，覆于所述漏極區(qū)上；以及本體區(qū)，在所述漂移區(qū)上延伸。
14.根據(jù)權(quán)利要求1所述的器件，其中，所述場(chǎng)效應(yīng)晶體管器件包括屏蔽柵極溝槽 MOSFET，所述屏蔽柵極溝槽MOSFET進(jìn)一步包括屏蔽電介質(zhì)，襯于所述溝槽的側(cè)壁和底表面；屏蔽電極，位于所述溝槽的下部中，所述屏蔽電極通過(guò)所述屏蔽電介質(zhì)與所述第二半導(dǎo)體層隔離；電極間電介質(zhì)，覆于所述屏蔽電極上；所述溝道區(qū)，靠近溝槽側(cè)壁的上部；所述柵極介電層，襯于所述溝道區(qū)附近的溝槽側(cè)壁；以及柵電極，位于所述電極間電介質(zhì)上的溝槽的上部中，所述柵電極通過(guò)所述柵極電介質(zhì)與所述溝道區(qū)隔離。
15.根據(jù)權(quán)利要求14所述的器件，其中，所述第二ρ型半導(dǎo)體層包括 源極區(qū)，在側(cè)面與所述溝槽中的柵電極的每一側(cè)相接；漏極區(qū)，包括所述重度摻雜的第一半導(dǎo)體層的至少一部分； 漂移區(qū)，覆于所述漏極區(qū)上；以及本體區(qū)，在所述漂移區(qū)上延伸。
16.一種場(chǎng)效應(yīng)晶體管器件，具有覆于金屬襯底上的異質(zhì)結(jié)構(gòu)半導(dǎo)體層上的應(yīng)變半導(dǎo)體溝道區(qū)，所述器件包括第一金屬層；第一半導(dǎo)體層，覆于所述第一金屬層上，所述第一半導(dǎo)體層具有處于弛豫異質(zhì)結(jié)構(gòu)中的第一半導(dǎo)體材料和第二半導(dǎo)體材料，所述第一半導(dǎo)體層是重度摻雜的且特征在于第一導(dǎo)電率；第二半導(dǎo)體層，覆于所述第一半導(dǎo)體層上，所述第二半導(dǎo)體層具有處于弛豫異質(zhì)結(jié)構(gòu)中的第一半導(dǎo)體材料和第二半導(dǎo)體材料，所述第二半導(dǎo)體層具有比所述第一導(dǎo)電率低的第~■ EL pb一導(dǎo)電率；溝道區(qū)，具有覆于所述第二半導(dǎo)體層上的所述第一半導(dǎo)體材料的應(yīng)變層； 柵極介電層，覆于所述溝道區(qū)上；以及柵電極，覆于所述柵極介電層上；以及第二金屬層，覆于所述第二半導(dǎo)體層上，其中，所述溝道區(qū)中的導(dǎo)電的特征在于，所述第一半導(dǎo)體材料的應(yīng)變層中的增強(qiáng)的載流子遷移率。
17.根據(jù)權(quán)利要求16所述的器件，其中，所述第一半導(dǎo)體材料包括硅并且所述第二半導(dǎo)體材料包括鍺。
18.根據(jù)權(quán)利要求16所述的器件，其中，所述溝道區(qū)包括應(yīng)變硅層。
19.根據(jù)權(quán)利要求16所述的器件，其中，所述第一金屬層具有足夠的厚度以支撐所述場(chǎng)效應(yīng)晶體管。
20.根據(jù)權(quán)利要求16所述的器件，其中，所述第一導(dǎo)體層具有大約30-100μ m的厚度。
全文摘要
具有覆于金屬襯底上的異質(zhì)結(jié)構(gòu)半導(dǎo)體上的應(yīng)變半導(dǎo)體溝道區(qū)的場(chǎng)效應(yīng)晶體管包括覆于第一金屬層上的第一半導(dǎo)體層。第一半導(dǎo)體層具有處于弛豫異質(zhì)結(jié)構(gòu)中的第一半導(dǎo)體材料和第二半導(dǎo)體材料并且是重度摻雜的。第二半導(dǎo)體層覆于第一半導(dǎo)體層上并具有處于弛豫異質(zhì)結(jié)構(gòu)中的第一半導(dǎo)體材料和第二半導(dǎo)體材料。第二半導(dǎo)體層比第一半導(dǎo)體層更輕度地?fù)诫s。溝槽延伸至第二半導(dǎo)體層中并且溝道區(qū)具有靠近溝槽側(cè)壁的第一半導(dǎo)體材料的應(yīng)變層。應(yīng)變溝道區(qū)提供增強(qiáng)的載流子遷移率并改善場(chǎng)效應(yīng)晶體管的性能。
文檔編號(hào)H01L21/336GK102165594SQ200980138320
公開(kāi)日2011年8月24日 申請(qǐng)日期2009年9月25日 優(yōu)先權(quán)日2008年9月29日
發(fā)明者喬爾·夏普, 塔特·恩蓋, 王 琦 申請(qǐng)人:飛兆半導(dǎo)體公司