專利名稱：包括具有凹陷漏極與源極區(qū)及非保形金屬硅化物區(qū)的mos晶體管的cmos器件的制作方法
技術領域：
大致上在此揭露的發(fā)明內容是有關集成電路，并且，更具體而言，是有關具有凹陷 漏極區(qū)和源極區(qū)以及應變溝道(strained channel)區(qū)的高性能晶體管，該應變信道區(qū)系藉 由使用例如應力迭層(stressed overlayer)的應力源(stress source)以強化在MOS晶 體管的信道區(qū)域中的電荷載子移動率(charge carrier mobility)。
背景技術：
大體上，目前在半導體制造的領域中實行有復數種制造方法技術，其中，就例如微 處理器(microprocessor)、先進儲存芯片(advanced storage chip)等復雜電路而言，CMOS 技術在操作速度和/或電力消耗和/或成本效益方面由于具有優(yōu)秀的特性而成為目前最有 前景的方案。在使用CMOS技術制造復雜的集成電路期間，數百萬個晶體管(亦即N-溝道 (N-channel)晶體管和P-溝道(P-charmel)晶體管)會形成在包含結晶(crystalline)半 導體層的基材上。MOS晶體管，不論就N-信道晶體管或P-信道晶體管而言，包括所謂的PN 接面(PN junction)，該PN接面藉由配置于漏極區(qū)和源極區(qū)之間的反向(inversely)或弱 濃度摻雜的信道區(qū)域與高濃度摻雜的該漏極區(qū)和該源極區(qū)的界面而形成。該信道區(qū)的導電 性(亦即導電信道(conductive channel)的驅動電流(drive current)能力)是由形成 為接近于該信道區(qū)并藉由薄絕緣層分離開的閘極電極(gate electrode)所控制。在由于 施加適當控制電壓于該閘極電極而形成導電信道時，該信道區(qū)的導電性是取決于(除了別 的之外)摻雜濃度、主要電荷載子的移動率以及(對該信道區(qū)域朝該晶體管寬度方向的給 定延伸而言)取決于該源極區(qū)和漏極區(qū)之間的距離(也稱為溝道長度)。因此，該信道區(qū)域 的整體導電性以及當施加該控制電壓至該間極電極時在該絕緣層之下迅速產生導電溝道 的能力系實質上決定了該MOS晶體管的效能。因此，該溝道長度的縮減是用于達成增加該 集成電路的操作速度和封裝密度時的支配性設計標準。然而，該晶體管尺寸的持續(xù)縮減牽涉多個與此相關而必須處理的問題，以避免過 度地抵銷由持續(xù)減少MOS晶體管的該溝道長度所獲致的優(yōu)點。在此考慮上的一個主要問題 是要在漏極區(qū)和源極區(qū)以及任何連接其上的接點中提供低的片電阻(sheet resistivity) 和接觸電阻并維持溝道的可控制性。例如，縮減該溝道長度必須要增加該閘極電極和該信 道區(qū)域之間的電容耦合(capacitive coupling)，這會導致需要縮減該閘極絕緣層的厚度。 目前，以二氧化硅(silicon dioxide)為基礎的閘極絕緣層的厚度是在1至2奈米(nm)的 范圍內，其中，有鑒于當縮減該閘極介電厚度時漏電流(leakage current)典型上會以指數 方式(exponentially)增加，而較不期望進一步的縮減。為了這個原因，在先進晶體管設計 中，高k(high-k)介電材料可使用于該閘極介電層中，其可能與在該閘極電極中的金屬結 合，以增強溝道控制性和縮減由傳統(tǒng)閘極材料的高閘極電阻所引起的訊號傳播延遲，其中， 該傳統(tǒng)閘極材料例如為結合金屬硅化物的多晶硅(polysilicon)。該關鍵尺寸(意即該晶體管的該閘極長度)的持續(xù)尺寸縮減，必需要采用和新發(fā)展出有關上述問題的高度復雜制造方法技術。因此，已提出藉由針對給定之信道長度增加 在信道區(qū)域中的電荷載子移動率而增強該晶體管組件的該信道導電性以促進晶體管效能， 從而提供用以達成能與未來科技節(jié)點(node)的優(yōu)勢匹敵而同時并避免或至少暫緩許多前 述問題效能增進的潛力，或是當與其它效能增進技術(例如高k閘極介電質等)結合時達 到進一步增加之效能。用于增加該電荷載子移動率的一個有效機制是更改在該信道區(qū)域中 的晶格(lattice)結構，例如藉由于該信道區(qū)域的附近產生拉伸或壓縮應力以制造對應的 應變于該信道區(qū)域中，造成電子(electron)與電洞(hole)的更改之移動率。例如，對于標 準硅基材而言，于該信道區(qū)域產生拉伸應變會增加電子的移動率，然后會直接轉換成導電 性、以及驅動電流(drive current)和操作速度的相應增加。另一方面，在該信道區(qū)域的壓 縮應變會增加電洞的移動率，因此提供增強P-型(P-type)晶體管的效能的潛力。將應變 或應力引入集成電路制造是極度有效的方法，因為，例如，應變硅(strained silicon)可視 為“新”形式的半導體材料而可實現快速強力半導體器件的制造，并且不須昂貴的半導體材 料，同時許多廣為接受的生產技術仍可使用。依據一個用于在晶體管組件的信道區(qū)域中產生應變的有效方法，在基本的晶體 管結構之上所形成的介電材料能以高度受應力狀態(tài)來設置以于晶體管(尤其是在晶體 管的信道區(qū)域)引發(fā)需要的應變形式。例如，該晶體管結構典型是埋置于層間介電材料 (interlayer dielectric material)中，而該層間介電材料能提供需要的個別晶體管結構 的機械和電氣完整性并且可提供用于形成額外線路層的平臺，其中，該線路層典型上系為 提供介于該個別電路組件之間的電氣互連(interconnection)所必須者。也就是，典型而 言可提供復數個線路層或金屬化(metallization)層，其包含位準金屬線和具有適當導電 材料之垂直通孔(via)，以建立電氣連結。所以，必須提供適當的接觸結構來將實際的電路 組件連結至第一層的金屬層，其中，該電路組件例如為晶體管、電容器等、或其個別部位。為 了這個目的，該層間介電材料必須適當地圖案化以提供用以連接至該電路組件的期望要接 觸范圍的個別開口，其可典型地藉由使用蝕刻停止材料結合實際的層間介電材料而完成。例如，二氧化硅是一種廣為接受的層間介電材料，其可結合氮化硅(silicon nitride)，而氮化硅可作為在形成接觸開口時的有效蝕刻停止材料。因此，該蝕刻停止材 料(意即氮化硅材料)與該基本晶體管結構緊密接觸，也因此可有效地用于在該晶體管 中引發(fā)應變，特別是氮化硅可基于廣為接受并具有高內部應力的電漿強化化學氣相沉積 (plasma enhanced chemical vapor deposition ;CVD)技術而沉禾只。例如，可藉由選擇適 當沉積參數而將氮化硅可以高達2GPa、甚至更高的高內部壓縮應力予以沉積。另一方面，可 藉由適當調整制造方法參數(例如，特別是，在沉積該氮化硅材料期間離子轟炸的角度)而 將適度高的內部拉伸應力位準產生達到IGpa或更高。結果，在晶體管組件的信道區(qū)域中所 產生的應變強度可取決于該介電蝕刻停止材料的內部應力位準以及受應力之介電材料的 厚度、并結合該高度受應力之介電材料相對于該信道區(qū)域的有效偏移。因此，以強化晶體管 效能的觀點，是期望要增加該內部應力位準并且也要提高在該晶體管組件附近的高度受應 力之介電材料的量，同時將該受應力之介電材料放置成盡量靠近該信道區(qū)域。惟結果是，氮化硅材料的該內部應力位準會受限于目前所有的電漿強化(plasma enhanced)CVD技術的整體沉積能力，且該有效層厚度也會實質上取決于基本的晶體管形貌 (topography)以及鄰近的電路組件之間的距離。因此，雖然提供了顯著的優(yōu)勢，但是該應力
5轉移機制的效率會大幅地依賴制造方法和器件特性并且導致具有間極長度50nm或更短的 廣為接受的標準晶體管設計有降低的效能增益，這是因為給定的器件形貌和各個沉積制造 方法的間隙填充能力，結合由復雜的間隔件(spacer)結構所引起之高度受應力材料從該 信道區(qū)域的普通高之偏移，可能會縮減在該信道區(qū)域中最終獲得之應變。為了這個原因，當在介于該信道區(qū)域和該閘極絕緣層之間的界面附近考慮二維 (two-dimensional)晶體管組構時，已有建議使用凹陷的晶體管架構，亦即在該架構中， 部份的該漏極區(qū)和源極區(qū)相對于該信道區(qū)域(至少其頂表面)而凹陷，以便能將高度受 應力介電材料相較于非凹陷(non-recessed)組構沉積為較低之高度，并因此有效強化 將側邊應力轉移至該信道區(qū)域中的機制，這是因為該介電材料的內部應力也會施加于側 邊方向而不是只受限于該半導體材料的表面區(qū)域。此外，除了主要強化該整體應力轉移 機制之外，形成在該漏極區(qū)和源極區(qū)中的該凹陷也會提供增加的表面區(qū)域而可用于硅化 (silicidation)制造方法，其中，該硅化制造方法系典型地用以縮減在該漏極區(qū)和源極 區(qū)之內的整體串聯電阻。在先進晶體管組件中，典型可使用復數個應變引發(fā)機制，例如 可埋置應變半導體材料于P-溝道晶體管的漏極區(qū)和源極區(qū)中，其中，舉例而言，硅/鍺 (germanium)合金會提供應變狀態(tài)于該漏極區(qū)和源極區(qū)中，這也會引發(fā)壓縮應變于該信道 區(qū)域中。此外，接觸組件可基于也會產生適當的高內部應力位準的沉積配方(recipe)而形 成，其也可有利地被使用以強化晶體管效能。所以，由應變引發(fā)機制所獲得的各種影響的微 妙組合，及結合該金屬硅化物的該凹陷的尺寸與形狀會因此決定該晶體管的整體驅動電流 能力。例如，雖然以強化基本硅材料的導電性之觀點而言，金屬硅化物的增加量是有利的， 但是當調整整體晶體管特性時，用于特定材料組成物(例如硅化鈷(cobalt silicide)、硅 化鎳(nickel silicide)、硅化鎳鉬(nickel platinum silicide)等)的金屬硅化物的質 量，以及該金屬硅化物相對于該信道區(qū)域的距離等，有鑒于與其它的效能強化機制的相互 依賴而都必須列入考慮。例如，雖然金屬硅化物相對于信道區(qū)域的距離之縮減就其本身而 言是視為有利的，但在應變溝道組構中，應變增加的程度會過度補償(overcompensate)串 聯電阻的些微局部縮減(其可藉由縮減介于該金屬硅化物和該信道區(qū)域之間的距離而達 成)。也就是說，藉由將該金屬硅化物配置成較接近該信道區(qū)域，則亦可觀察到應變轉換的 某程度之縮減，這是因為該金屬硅化物系作為緩沖材料并因此相對于傳播進入該信道區(qū)域 的應力系作用為阻力。所以，縮減的電阻有可能被增加之“應力轉移阻力(stress transfer resistance) ”所過度補償，因此導致當個別考慮每個效能增強機制時會預期到的縮減之效 能增益。在其它情況中，例如，當硅/鍺材料可以并入該漏極區(qū)和源極區(qū)時，放置成接近該 信道區(qū)域的該金屬硅化物會消耗應變硅/鍺材料，因此也降低了其效能，這也會導致較不 顯著的效能增益，因此使得例如磊晶(印itaxial)生長技術等的各個制造技術較無效果， 但同時仍然需要大量的循環(huán)時間，因而需要大的整體生產成本。本發(fā)明內容系有關可以避免或至少減少上述提及的一個或多個問題的影響之各 種方法及器件。

發(fā)明內容
以下提出本發(fā)明的簡要總結以提供對本發(fā)明的一些態(tài)樣的基本了解。此
發(fā)明內容
并不是本發(fā)明的詳盡的概要。它并非要辨識本發(fā)明的重要或關鍵組件或要描繪本發(fā)明的范圍。它的唯一目的是以簡化形式提出一些概念以作為對稍后討論的更細節(jié)敘述之序言。大致上，本發(fā)明內容系有關技術及半導體器件，其中，在凹陷的晶體管組構中之漏 極和/或源極電阻可以藉由調適形成在凹陷漏極區(qū)和/或源極區(qū)的暴露表面部份上的金 屬硅化物層的厚度輪廓而被強化。與形成金屬硅化物區(qū)域的傳統(tǒng)策略(其中，實質上均勻 的層厚度以及實質上保形(Conformal)金屬硅化物層可設置于該漏極區(qū)和源極區(qū))相反的 是，本發(fā)明系揭露，至少在其中一種晶體管類型的該漏極區(qū)和源極區(qū)的至少其中之一考慮 到非保形(non-conformal)硅化的過程，因此能夠在該凹處內的實質上垂直表面部份縮減 該金屬硅化物厚度，同時于實質上位準部份(亦即位于該凹處的底部仍然維持所需要的增 加厚度)。所以，仍可提供用于從該信道區(qū)域接受電荷載子的整體增加區(qū)域，因此縮減了用 于“散布(spread)”該漏極/源極電流的電阻，而在另一方面，可縮減在閘極絕緣層附近之 該金屬硅化物的厚度以及該金屬硅化物與該信道區(qū)域的距離。因此，可以降低該金屬硅化 物對于其它應變引發(fā)(strain-inducing)機制(例如形成在該凹處之內的受應力介電材 料、嵌入半導體合金等)的影響，使得可以達成結合強化的整體晶體管效能。在一些于此揭 露的說明態(tài)樣中，可以藉由“非保形”地修改該凹陷漏極和/或源極范圍的結晶結構(例如 藉由執(zhí)行離子注入(ion implantation)制造方法)而達成金屬硅化物之非保形形成，因而 于對應的制造方法期間提供增強的金屬和硅擴散，使得可基于注入參數來調整反應率，其 因而可高度準確地被控制。所以，在適當調適在該凹處之內的該金屬硅化物層的局部厚度 時可以提供高度靈活性，從而能夠逐漸調適晶體管特性。在其它于此揭露的說明態(tài)樣中，該 非保形金屬硅化物可基于用于提供耐火金屬之高度非等向性(anisotropic)沉積配方而 獲得，其接著可導致相應的非保形層厚度。在此揭露的一種例示半導體器件包括晶體管，該晶體管包括連結至溝道區(qū)的漏極 區(qū)和源極區(qū)，其中，該漏極區(qū)和/或該源極區(qū)具有凹陷組構并包括具有非保形厚度的金屬 硅化物層。該半導體器件進一步包括與該金屬硅化物層接觸之應力引發(fā)介電層。一種在此揭露的例示方法包括形成凹處于晶體管的漏極區(qū)和/或源極區(qū)。此外， 金屬硅化物系以非保形方式在該凹處中形成，并且最后在該漏極區(qū)和源極區(qū)之上形成形成 應變引發(fā)層。一種在此揭露的另一種例示方法包括在晶體管的漏極區(qū)和/或源極區(qū)中形成凹 處。此外，執(zhí)行離子注入制造方法以用非保形方式修改在該凹處中的漏極區(qū)和/或源極區(qū) 的暴露區(qū)域。該方法進一步包括沉積金屬于該漏極區(qū)和源極區(qū)之上，以及執(zhí)行熱處理以于 該凹處之內用非保形方式產生金屬硅化物。


本發(fā)明可藉由參考以下敘述及配合隨附的圖式而了解，其中，相同的組件符號代 表相似的組件，并且其中圖Ia至圖If示意地說明半導體器件的截面圖，該半導體器件包含在各種制造階 段期間容置凹陷漏極和源極組構的晶體管，其中，依據說明的實施例，金屬硅化物可以藉由 使用晶格破壞離子注入制造方法而以非保形方式提供。圖Ig示意地說明依據進一步說明的實施例的該半導體器件，其中，非保形性的選 擇性調適程度可以藉由變化注入參數而達成。
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圖Ih至圖Ii示意地說明依據另外的說明實施例之該半導體器件的截面圖，其中， 晶體管組件會相對于凹陷漏極和源極組構而容置非對稱組構，并結合非保形金屬硅化物。圖Ij至圖Ik示意地說明依據進一步說明實施例的該半導體器件的截面圖，其中， 一個晶體管會基于非保形金屬硅化物而容置凹陷組構，而其它晶體管代表平面組構。圖11示說明依據進一步的說明實施例的該半導體器件，其中，可以執(zhí)行選擇性離 子注入制造方法以設置在一種類型的晶體管中的非保形金屬硅化物區(qū)域，以及設置在其它 類型的晶體管中的實質上保形金屬硅化物；以及圖加至圖2b示意地說明依據又另外的實施例，基于非等向性沉積技術用于形成 非保形金屬硅化物的硅化程序期間的半導體器件的截面圖。雖然在此揭露的發(fā)明內容容許各種更改及替代形式，但其特定的實施例已藉由在 圖示中的例子方式而顯示并在此就細節(jié)加以描述。應該了解，雖然，特定實施例的在此描述 并非意欲限制本發(fā)明于特定的揭露形式，但是相反地，本發(fā)明的動機是要涵蓋所有落于隨 附專利申請范圍所定義的本發(fā)明之精神與范疇之內的所有修改、相等物、和替換。
具體實施例方式以下敘述本發(fā)明的多種說明實施例。為求清楚，并未將所有實際實作的特征描述 在說明書中。當然應了解，在發(fā)展任何此類實際實施例中，必須做出許多實作特定性的決定 以達到發(fā)明者的特定目標，例如符合系統(tǒng)相關和商業(yè)相關的限制，這些限制會隨著實施例 而變化。此外，要了解如此的發(fā)展努力是復雜及耗時的，但是對于獲得本發(fā)明內容之益處的 熟知該項技術之人士而言仍然只是例行的慣例。本發(fā)明內容現在參照隨附的圖式予以敘述。各種結構、系統(tǒng)和器件系為了說明之 目的而僅示意地描繪于圖式中，以便不會因熟知該項技術之人士所熟知的細節(jié)而阻擾本發(fā) 明。不過，仍包含隨附圖式以描述并解釋本發(fā)明內容的說明例子。在此使用的字與詞應被 了解并解釋成具有符合習知該項技術之人士所理解之意義的那些字與詞。并沒有想要藉由 在此所一致使用的名稱或詞而暗示用語或詞的特定定義，意即與由習知該項技術之人士所 理解的原本和習慣意義有所不同的定義。對于名稱或詞想要具有特殊意義的情況，意即與 習知該項技術之人士所理解的不同之情況，該類特定定義會在說明書中以直接并且明確地 提供用于該名稱或詞的特殊定義之定義方式提出。大致上，本發(fā)明內容提供半導體器件和用于形成該器件的技術，其中，凹陷組構 (recessed configuration)可實現于MOS晶體管中，也就是，在平面晶體管組構中，形成在 該漏極區(qū)和源極區(qū)中的該金屬硅化物的一部份可位在低于由該晶體管的該間極絕緣層和 該信道區(qū)域之間的界面所定義之高度水平。在三維(three-dimension)晶體管組構中，例 如FinFET、三閘(tri-gate)晶體管等，凹陷晶體管組構系理解成晶體管構造中，在該漏極 范圍和源極范圍的該金屬硅化物的至少一部份會位在低于對應鰭的頂表面的高度水平，其 中，在晶體管操作期間于該鰭中會產生全空乏(fully depleted)溝道。此外，在本發(fā)明的內 容中，凹陷晶體管組構應理解成晶體管中該漏極區(qū)或該源極區(qū)(或兩者)包括一部份的金 屬硅化物，該一部份的金屬硅化物系配置成低于該間極絕緣層和該信道區(qū)域的該界面或配 置成低于在三維晶體管構造中的對應鰭的頂表面。依據在此揭露的原理，藉由于該漏極區(qū) 和源極區(qū)的至少其中之一形成非保形金屬硅化物層，得以達成在凹陷組構中之強化的晶體管效能，因此提供用于適當調整該整體晶體管特性的潛力，從而可以維持凹陷組構之關于 縮減串聯電阻并且一般性地強化整體應力轉移的優(yōu)點，同時有關傳統(tǒng)凹陷晶體管組構的某 些程度上的移動率劣化可以藉由適當地調適緊鄰該信道區(qū)域的該金屬硅化物的厚度而得 以減少。例如，在凹陷組構中，漏極區(qū)和/或源極區(qū)的實質垂直延伸表面區(qū)域可容置適度薄 的金屬硅化物而不會過度地降低任何其它應力引發(fā)源(例如在凹處中所設置的高度受應 力之介電材料、半導體合金、由該接觸組件所產生的應力等)的效率，而適度厚的金屬硅化 物可設置于該凹處的位準表面部份，從而維持該整體串聯電阻于低位準。因此，由于該增加 的表面區(qū)域包含金屬硅化物，所以該“散布(spreading) ”電阻(亦即連結至該晶體管的該 信道區(qū)域的電阻)可由于大體增加的表面區(qū)域而縮減，不過定位成接近該信道區(qū)域的金屬 硅化物的量的“屏蔽(shielding)”效應仍可以降低。因此，在N-溝道晶體管中，一般而言， 可以達成縮減的源極/漏極接面(junction)電阻，其中，一般性之強化效能可以藉由基于 非晶化離子注入(amorphizing ion implantation)提供非保形金屬硅化物厚度而獲得，而 該非晶化離子注入大致可造成所得到之金屬硅化物的強化質量。此外，相較于習知凹陷組 構，由于形成于該凹處中的受拉伸應力的介電材料的經強化之應力轉移并可能結合由接觸 組件所產生的拉伸應力，故可以獲得增強之電子移動率和驅動電流。另一方面，該應變轉換 的效率系如上述解釋被強化。同樣地，對于P-溝道晶體管，該凹陷組構也有優(yōu)勢，因為金屬 硅化物相較于平面晶體管組構可以位在更靠近該信道區(qū)域，并且介電蓋(dielectric cap) 層可形成在該凹處之內，同時可以達成如同以上所討論之強化的應力轉移。特別是，結合埋 置之硅/鍺合金等，材料消耗的縮減程度可以藉由提供該非保形金屬硅化物而達成，同時 仍然縮減在該漏極區(qū)和源極區(qū)中的該散布電阻。 圖Ia示意地說明包括基材101的半導體器件100的截面圖，在該基材101之上 形成有半導體材料102，例如以硅為基礎的半導體材料，該半導體材料的電子特性(例如電 荷載子移動率)系如同上述所討論般可基于應力引發(fā)技術而局部調整。該基材101代表 任何適當的載體材料以用于在其上形成該半導體材料102，例如硅基材、絕緣基材等。在 某些說明實施例中(未圖示)，該基材101結合該半導體材料102可代表絕緣體上覆硅 (silicon-on-insulator ；S0I)組構，其中，埋設絕緣層(buried insulating layer)(未 圖示)可放置成介于該半導體材料102與該基材101之間。在其它情況中，該半導體材料 102代表該基材101的實質結晶半導體材料的上方部份或其至少一部份。在此方式中，可 以定義塊狀(bulk)組構，亦即該半導體材料102的厚度與設置于該半導體層102中的晶體 管活性區(qū)域的典型深度相比是顯著地較大的一種組構。在又其它情況中，視該器件100的 整體需求而定，該半導體器件100包括于不同器件區(qū)域的SOI區(qū)域和塊狀區(qū)域。此外，在 顯示的制造階段中，該半導體器件100包括晶體管150，該晶體管150包括包含有間極電極 材料15IA和閘極絕緣層15IB的閘極電極結構151，該閘極絕緣層15IB將該閘極電極材料 151A與形成在該半導體材料102中的信道區(qū)域153分隔開來。該閘極電極材料151A依據 整體器件組構包括多晶硅、含金屬材料等。同樣地，該閘極絕緣層151B可以二氧化硅為基 礎之介電質的形式或任何其它適當的介電材料的形式來提供，該介電材料包括高k介電材 料，該高k介電材料系理解為具有介電常數約10.0或更高的介電材料。在其它情況中，該 閘極電極結構151代表預留位置(place holder)結構，該預留位置結構能以復雜的閘極電 極結構替換，例如包括結合高k介電質的含金屬材料。此外，該閘極電極結構151可在側壁上形成間隔件結構154。此外，漏極區(qū)和源極區(qū)155形成于該半導體層102中，其中，依據 該晶體管特性而定，可于其中建立多少有些顯著的摻雜物輪廓，例如，所謂的延伸區(qū)域155E 可定義該區(qū)域153的有效信道長度。應該要了解，在圖Ia中，該晶體管150可具有對稱組 構，使得該漏極區(qū)和源極區(qū)在該晶體管150之操作后可加以區(qū)別，而在其它情況中，可針對 漏極區(qū)和源極區(qū)提供非對稱的摻雜物輪廓，例如，如認為適當的話，可以在該源極側提供增 加重迭的延伸區(qū)域155E，而在該漏極區(qū)中可以提供減少的重迭或非重迭以減少過度的閘極 泄漏等。顯示在圖Ia中的該半導體器件100可以基于以下制造方法而形成。在定義該半 導體層102的個別區(qū)域的適當基礎摻雜之前或之后，例如為了定義N-信道晶體管和P-信 道晶體管，可以形成個別的隔離結構，例如溝槽(trench)隔離等(未圖示)。之后，可以設 置該閘極電極結構151，例如藉由形成閘極介電材料并接著沉積適當的閘極電極材料或預 留位置材料，其可包含其它材料，例如中間蝕刻停止層(intermediate etch stop layer), 防反射鍍膜(anti-reflecting coating ；ARC)層或任何其它蓋層，這些材料對于對應的制 造方法策略可能是有需要的。例如，在某些情況中，蓋層(未圖示)可設置于該閘極電極材 料151A的頂部上，并且被維持經過整個制造程序以使用作為蝕刻屏蔽(etch mask)，以避 免在該漏極區(qū)和/或源極區(qū)中形成對應的凹處的蝕刻制造方法103期間，該間極電極材料 151A的過度的材料移除。該閘極電極結構151的圖案化(patterning)可基于任何適當的 技術(包含復雜的微影(lithography)和蝕刻技術)而達成。接下來，該延伸區(qū)域155E可 藉由適當的注入程序而定義，包含環(huán)形注入(halo implant)、非晶化注入(amorphization implant)等，并依據該晶體管150的導電類型而定，引入需要的N-型摻雜物種或P-型摻 雜物種。為了這個目的，可將該間隔件結構1 形成為提供偏移間隔件(未圖示)以維持 該延伸區(qū)域155E的所需偏移以調整所需要的有效溝道長度153。之后，可形成該間隔件結 構154，也就是，個別間隔件組件，并可能形成蝕刻停止襯套(liner)(未圖示)，且執(zhí)行適當 設計的注入制造方法以獲得所需要的整體側向摻雜物輪廓，該輪廓的形狀可基于隨后的回 火(anneal)技術而調整，其中，該回火可以活化(activated)該摻雜物種至某種程度并且 因注入所引發(fā)的損壞也可以被重新結晶(re-crystallized)。如同之前所討論的，在復雜的 制造方案中，可以實施額外的應變引發(fā)機制，例如半導體材料可埋置在該漏極和源極區(qū)域 155中，例如藉由在圖案化該閘極電極結構151之后形成穴或凹處，并且用適當的應變引發(fā) 半導體材料再填充該穴或凹處。例如，對于P-溝道晶體管，具有鍺含量高達約30原子百分比(atom percent)的 硅/鍺合金可提供適度高的應變成分，該成分也會有效地轉移至該信道區(qū)域153中。在其 它情況中，用來重新結晶該漏極和源極范圍的一個或多個回火制造方法可以在有適當剛性 之材料存在的前提下予以執(zhí)行，假如需要的話，該剛性材料也可設有高內部應力位準，使得 先前高度損壞的漏極和源極區(qū)或是先前非晶化的其它區(qū)的再生長可在應變狀態(tài)中發(fā)生，且 該應變狀態(tài)可以在部份或完全移除覆蓋之(overlying)蓋層之后維持至某種程度。個別的 技術也稱為應力記憶(stress memorization)技術并且會造成適度高的應變狀態(tài)，特別是 在N-溝道晶體管，該狀態(tài)的效果在結合該非保形金屬硅化物的生成時也會更高，稍后會加 以描述。因此，在提供該基本的晶體管組構之后，可執(zhí)行該蝕刻制造方法103，例如基于廣為 接受的蝕刻配方，其中，硅材料或含硅材料可相對于該間隔件結構1 而被有效地選擇性移除。在圖Ia中顯示的實施例中，一部份的該閘極電極材料151A在該蝕刻制造方法103 期間也會被移除，而在其它情況中，當對應的材料移除無法兼容于整體制造方法策略時，蓋 層(例如氮化硅層)會維持在該間極電極材料151A的頂部表面中，如先前所討論者。圖Ib示意地說明在該蝕刻制造方法103之后的該半導體器件100。如圖所示，凹 處155R形成在該漏極區(qū)和源極區(qū)155中并具有可基于該蝕刻制造方法103的制造方法參 數而調適的尺寸及形狀。也就是說，對于該蝕刻制造方法103的給定參數設定而言，亦即， 對于給定的蝕刻率而言，該凹處155R的深度155D可基于蝕刻時間而調整，而該凹處155R 相對于該信道區(qū)域153的偏移可以藉由該間隔件結構154的寬度而定義。在某些說明實施 例中，可以使用實質上非等向性的蝕刻配方，因此提供了良好定義的偏移，其中，該偏移因 此可藉由該間隔件結構巧4之寬度而定義。因此，該凹處155R可包括實質上垂直的表面部 份Sl，也就是，可包含表面法線m的表面部份，其中，該表面法線(normal) Nl實質上可朝電 流的方向或晶體管的長度方向(意即在圖Ib中的位準方向)而定位，而藉由表面法線N2 決定的另一表面部份S2可視為實質上位準之部份，其中，該表面法線N2是定位成實質上垂 直該溝道長度方向。圖Ic示意地說明在進一步之制造階段中的該半導體器件100，其中，該漏極區(qū)和 源極區(qū)的暴露部份(亦即該凹處155R和該閘極電極材料151A的表面)可以準備來用于隨 后的硅化制造方法。在所顯示的實施例中，可以執(zhí)行注入制造方法104以產生顯著的結晶 損壞或在該漏極區(qū)和源極區(qū)155的暴露部份中提供實質上非晶化區(qū)。例如，于該注入制造 方法104期間，可使用例如硅、鍺等的離子物種(ionic species)，其中，可適當選擇注入參 數(例如能量和劑量)以獲得所需程度的晶格損壞。因此，對應的參數設定可基于模擬、生 產測試(test run)等而可靠地建立。應要了解，預先非晶化(pre-amorphization)注入可 頻繁地使用于應力記憶技術(如同之前討論者)以及使用于形成該漏極和源極延伸區(qū)域 155E(圖la)的制造方法程序中。在其它情況中，氙(xenon)可使用作為有效注入物種而 能以適度低的注入劑量值提供重度結晶損壞，因此縮減了整體循環(huán)時間。在所顯示的實施 例中，在該制造方法104期間可使用實質上垂直的離子束，因此提供該漏極區(qū)和源極區(qū)155 的暴露部份的高度非保形修改。也就是說，由于實質上非傾斜(non-tilted)的離子束，在 表面區(qū)Sl中的損壞區(qū)帶的厚度Tl可低于對應于該表面S2的損壞區(qū)帶的厚度T2。因此，該 重度結晶損壞或該實質非晶化狀態(tài)會導致金屬的不同程度的擴散，其可于稍后的制造階段 中提供以形成金屬硅化物。因此，對應的擴散制造方法也會以對應于在該漏極和源極區(qū)155 中的該損壞區(qū)帶的各種厚度Tl、T2的非保形方式傳播。應該要了解，該損壞區(qū)帶的尺寸和 形狀可基于該注入制造方法104的參數而有效地調整(亦即基于可從零至任何適當值變化 的傾斜角度)、并根據針對預定的離子物種的能量和劑量等而調整，如同稍后就細節(jié)所描述 者。圖Id示意地說明在進一步之制造階段中的該半導體器件100，其中，耐火金屬層 105可形成在該晶體管150中。該金屬層105包括任何適當材料，例如依金屬硅化物的需求 類型所需的鎳(nickel)、鈷(cobalt)、鎳鉬等。該層105可基于廣為接受的沉積技術(例如 濺鍍沉積(sputter deposition)等)而形成，其中，制造方法參數可基于沉積溫度、壓力、 偏壓(bias voltage)等而調整。在圖Id所顯示的實施例中，可使用實質上保形沉積作用 以形成該層105。應要了解，在沉積該層105之前，其它制造方法如清潔制造方法等，可以依據廣為接受的制造方法策略而執(zhí)行以適當地準備該暴露表面部份以用于容置該金屬層 105。之后，可執(zhí)行熱處理106以啟動在該層105中的金屬與在該閘極電極材料151A和該 漏極和源極區(qū)155中的硅之化學反應。由于先前基于該制造方法104形成的損壞，該硅化 反應會以非保形方式依照該損壞區(qū)段的形狀而進行，其中該損壞區(qū)段系依據其非保形厚度 (例如Tl和T2的厚度(圖Ic))，使得該層104的金屬能以非保形方式轉換成金屬硅化物。 之后，任何的非反應性材料可基于廣為接受的選擇性蝕刻技術予以移除，而假如需要的話， 例如為了穩(wěn)定所得到的金屬硅化物，可以使用任何進一步的熱處理以形成高度導電性的金 屬硅化物復合物等。圖Ie示意地說明在上述的制造方法程序之后的該半導體器件100。如圖所示，包 括該層105的金屬之金屬硅化物156系以非保形方式形成，亦即在該表面區(qū)域Sl的該金屬 硅化物的厚度156A與對應于該表面區(qū)域S2的厚度156B相比是顯著地較小。因此，對應于 該表面區(qū)域Sl的實質上垂直定位之金屬硅化物會消耗明顯較少的剩余之漏極和源極延伸 區(qū)域155E的材料量，并且因此維持在其中所產生的任何應變位準，例如藉由先前提供之應 變引發(fā)材料(如由應力記憶技術所獲得的應變材料)所產生者，而在其它情況中，該延伸區(qū) 域155E包括應變半導體合金，如同先前所討論者。另一方面，該表面區(qū)域Sl提供了用于從 該信道區(qū)域153經由該延伸區(qū)域155E收集電荷載子的增加之區(qū)域，因此縮減整體串聯電 阻，同時在該金屬硅化物156的實質位準部份的增加厚度會提供縮減的接觸電阻。圖If示意地說明在進一步的制造階段中的該半導體器件100，其中，受應力之介 電材料110可以形成在該晶體管150上或之上和于該凹處155R之內。該介電材料110代表 任何適當的材料，例如氮化硅材料、含氮碳化硅(nitrogen-containing silicon carbide) 等，其可具有用于強化在該信道區(qū)域153中的電荷載子移動率所需的高內部應力位準，如 同先前所討論者。該材料110可基于廣為接受的沉積配方而形成，例如使用適當制造方法 參數的電漿強化CVD，而在其它情況中，復數個個別層可以依序沉積以獲得該層110的材料 的適度低的介電常數(permittivity)，但是仍然提供高內部應力位準。因此，由于該凹處 155R，對應的應力成分也可有效地作用于側邊方向，因此提供了高度有效的應變引發(fā)機制， 其中，該縮減的厚度156A不會過度地“阻礙”該應力轉移。因此，可依據該層110的內部應 力位準而獲得適度高的拉伸或壓縮應變。也就是，對于N-溝道晶體管，可以使用拉伸應力 材料，至于P-溝道晶體管，可以使用壓縮應力材料。之后，例如二氧化硅等的層間介電材料 111可基于廣為接受的配方而沉積。接下來，可將該表面形貌予以平面化(planarized)并 形成接觸開口以便連接該漏極區(qū)和/或源極區(qū)155，亦即連結至對應的金屬硅化物156，并 且對應的接觸開口可填充適當的金屬以設置接觸組件112。在某些情況中，可基于適當選擇 的沉積參數而將金屬填充進入該接觸開口，以在該接觸組件112中產生需要的應力類型。 例如，拉伸應力成分可藉由依據習知技術在沉積鎢材料的CVD制造方法期間適當設定例如 壓力、溫度、氣體流率的參數而達成。圖Ig示意地說明依據說明實施例的該半導體器件100，其中，在形成該凹處155R 之后，可以執(zhí)行離子注入制造方法104A以至少在該整個注入制造方法104A的某些階段期 間，藉由使用傾斜角度α修改該損壞區(qū)段155D。依照此觀點，傾斜角度是理解為相對于該 基材101的表面IOlA的表面法線IOlN的非零角度。藉由選擇適當的傾斜角度，可能還結 合經調適的注入能量與劑量，而于針對該漏極和源極區(qū)155個別地調整損壞區(qū)段155D的尺寸與形狀時會有高度靈活性。例如，在圖Ig中，假設該源極區(qū)是在左手邊并且在垂直表面 區(qū)域Sl需要增加厚度。藉由使用約5至10度的對應的傾斜角度，該離子束會在右手邊被 阻斷(右手邊假設是該漏極區(qū)15 ，因此對應地縮減在該注入104A期間的損壞影響。然 而應要了解，該制造方法104A也包含實質上非傾斜的注入步驟，以于該漏極區(qū)155的該表 面部份Sl中提供縮減的損壞區(qū)段，與參照圖Ia至圖If的以上敘述相似。因此，藉由變化 至少一個該注入參數，最終獲得的金屬硅化物區(qū)域156(未圖標)的尺寸與形狀可以依據整 體器件的需求而予以調適。應要了解，例如藉由使用傾斜角度所獲得的某種程度上的非保 形性，可以兩邊都使用傾斜角度的對稱方式來施用，而在其它情況中，可以使用顯示于圖Ig 中的非對稱組構。之后，如同上述般，可以繼續(xù)進一步的處理。圖Ih示意地說明依據進一步的說明實施例的該半導體器件100，其中，關于該凹 處155R之形成可以達成非對稱的組構。為了這個目的，可例如以氮化硅、二氧化硅等的形 式提供蝕刻屏蔽107，并可還結合蓋層151C以保護該閘極電極材料151A。該蓋層151C可 于該閘極電極結構151的圖案化期間設置，如同先前所討論的。在形成該基本晶體管組構 后，如同圖Ih所顯示，可藉由微影方式設置該屏蔽層107，其中，其它晶體管(未圖示)以及 該晶體管150的一側可被覆蓋。圖Ii示意地說明在進一步的制造階段中的該半導體器件100。如圖所示，凹處 155R選擇性地形成于該漏極區(qū)和源極區(qū)155的其中之一。此外，移除該屏蔽107，且依據整 體制造方法策略還可能將蓋層151C—并移除。此外，如前所述，該器件100暴露于該離子 轟炸104或104A。因此，在該凹陷的漏極和源極區(qū)中的該損壞區(qū)段155D可設有非保形形 狀，而該損壞區(qū)段和該非凹陷的漏極和源極區(qū)巧5可以實質上保形的方式設置。因此，在該 器件100的進一步處理期間，所需要的非保形金屬硅化物會形成在右手邊，同時可于右手 邊獲得實質上保形和平面金屬硅化物組構。圖Ij示意地說明該半導體器件100，該半導體器件100包括第二晶體管150A，其 系顯示與顯示在圖Ia中的晶體管具有實質上相同的組構，其中，應要了解該晶體管150A代 表不須凹陷金屬硅化物區(qū)域的任何晶體管。例如，該晶體管150A代表不同的導電類型，對 該導電類型而言，整體器件效能在沒有提供凹陷組構時會較高，其系例如因在該信道區(qū)域 153等中所需的較低應變位準之故。此外，加入蝕刻屏蔽107A以覆蓋該晶體管150A，同時 如前所述將該晶體管150暴露于蝕刻環(huán)境103。因此，該凹處155R可選擇性地形成在該晶 體管150中。圖Ik示意地說明依據在該晶體管150中的該金屬硅化物區(qū)域的所需要的組構，在 移除該蝕刻屏蔽107A之后與離子注入制造方法104、104A期間的該半導體器件100。也就 是說，依據用在該晶體管150A的傾斜注入的兼容性，可以執(zhí)行傾斜或非傾斜的注入程序。 之后，可以如前所述繼續(xù)進一步的處理以獲得在該晶體管150中的非保形金屬硅化物，同 時在該晶體管150A中設置實質上保形的金屬硅化物層。圖11示意地說明依據進一步說明的實施例的該半導體器件100，其中，凹陷組構 可針對兩個晶體管150、150A予以設置，然而，非保形金屬硅化物區(qū)域可形成在該晶體管 150中。為此，在針對兩個晶體管150、150A執(zhí)行對應的蝕刻制造方法103(圖Ij)之后，可 以形成注入屏蔽107B例如作為抗蝕屏蔽(resist mask)，以在該離子注入制造方法104、 104A期間覆蓋該晶體管150A。因此，該非保形損壞區(qū)段155D可選擇性地形成于該晶體管
13150中，而傳統(tǒng)硅化制造方法在隨后的制造方法期間可執(zhí)行于該晶體管150A中。應要了解 如同先前所解釋者，在該晶體管150中的該損壞區(qū)段155D的非保形層厚度的程度可以適當 地予以調適，例如依據整體器件需求，藉由設置經修改而對稱的經調適之輪廓(例如藉由 使用對稱的傾斜角度)，或藉由設置非對稱組構來達成。之后，如同前述可以繼續(xù)進一步的處理。因此，可以藉由上述的實施例而提供高度的靈活性，以便適當地放置和塑造該損 壞區(qū)段155D以控制實際的硅化制造方法。因此，可選擇性地設置凹陷組構以獲得關于該凹 陷組構的優(yōu)勢，同時也降低對應于該表面區(qū)域Sl的遮蔽效應，而在其它情況中，仍然有某 種程度的受應力成分(其系例如以壓縮應力成分的形式由該金屬硅化物本身所引發(fā))會維 持在對應于該表面區(qū)域S2的部份。此外，藉由適當選擇用于該離子注入104、104A的制造 方法參數，該金屬硅化物的非保形厚度的程度以及相關于相同晶體管的漏極和源極區(qū)或相 關于不同晶體管的任何非對稱程度，可如上述般基于對應的屏蔽方案而輕易地獲得。參照圖加至圖2b，現在將加以描述進一步說明的實施例，其中，該硅化制造方法 的非保形進行可藉由以非保形方式提供該金屬層而達成。圖加示意地說明對應于晶體管250的一部份的半導體器件200。該器件包括基材 201、半導體層202，其中，漏極區(qū)和源極區(qū)會以凹陷組構形成，并且設置閘極電極結構251。 對于這些組件，如同先前參照該器件100所解釋般，施用相同標準。此外，在顯示的制造階 段中，包括用于形成金屬硅化物的任何適當材料的金屬層205，如同以上所指出者，是形成 在該晶體管250之上及凹處255R之內。該層205的厚度會以非保形方式變化，以便在表 面部份Sl提供不同厚度Tl，其可是形成在表面部份S2上的該層205的厚度T2以下。例 如，該厚度Tl可大約是該厚度T2的一半以下，而介于Tl和T2之間的其它值可基于沉積 制造方法209的制造方法參數而調整。如同先前所指出的，耐火金屬的沉積可基于廣為接 受的制造方法技術而形成，例如濺鍍沉積、CVD等，其中，至少在例如濺鍍沉積的某些沉積技 術中，依據對應的表面法線的角度，可以調整制造方法參數使其產生不同的沉積率。例如， 在該沉積制造方法209期間的溫度和壓力，及可能結合偏壓(假如有施加的話)，會導致方 向性(directionality)的程度經強化，亦即，對應的粒子會較佳地朝實質上相對于該基材 201的垂直方向移動。因此，在位準表面部份上的該沉積率相較于實質上垂直表面部份(例 如該表面區(qū)域Si)會比較大。圖2b示意地說明在進一步的制造階段中的該半導體器件200，其中，可以提供非 保形金屬硅化物區(qū)域256，其具有對應于該表面區(qū)域Sl縮減的厚度256A以及位于對應于該 表面區(qū)域S2的位置之增加的厚度256B。該金屬硅化物256可基于前述的制造方法技術而形成，亦即可以執(zhí)行熱處理，其 中，該層205的厚度差異(圖2a)會導致被該硅化制造方法所消耗的硅的不同量。之后，可 以例如從該介電部份移動該非反應材料，并且可以執(zhí)行任何進一步用于穩(wěn)定或調整該金屬 硅化物256的整體特性的任何進一步的熱處理。之后，如前所述基于相似的制造方法技術 可以繼續(xù)進一步的處理。因此，也在這個例子中，該非保形金屬硅化物256對于任何應變引發(fā)機制(例如應 力記憶技術、埋置半導體合金、將形成于該凹處255R中的高度受應力介電材料等等)可提 供縮減的負面影響。
因此，本發(fā)明內容提供下述之技術和半導體器件，其中，該漏極和源極區(qū)的至少其 中之一具有非保形金屬硅化物區(qū)域以強化整體器件效能，其系例如藉由不縮減使用應變引 發(fā)(例如介電蓋層、應變漏極和源極區(qū)域(其可藉由應力記憶技術而形成)、埋置半導體合 金等、受應力之接觸材料等)的效果而達成者。應要了解，在此揭露的原理也可輕易地應用 到三維晶體管組構，例如FinFETS、三閘晶體管等，其中，一部份的該金屬硅化物會相對于對 應的信道區(qū)域的頂部表面而凹陷，其中，在此例子中，也可以達成該金屬硅化物的至少一部 份的縮減的應變松弛效果。以上揭露的特定實施例僅用于說明，因為本發(fā)明可以不同但等效的方式來修改與 實行，這些方式對于受到此處教示而獲益的熟知該項技術之人士而言系明顯的。例如，以上 提出的制造方法步驟可以不同順序執(zhí)行。此外，并無意圖限制在此顯示的構造細節(jié)或設計， 除了以下的申請專利范圍所述者之外。因此，很明顯的是，以上揭露的特定實施例可以變動 或修改，并且所有此種變動是視為在本發(fā)明的范圍和精神之內。因此，在此尋求的保護系如 以下的申請專利范圍所提出者。
權利要求
1.一種半導體器件，包括晶體管(150)，包括連結至溝道區(qū)的漏極區(qū)和源極區(qū)(155)，該漏極區(qū)和源極區(qū)(155) 中的至少一個具有凹陷組構(155R)并包括具有非保形厚度的金屬硅化物層(156)；以及應變引發(fā)介電層(110)，其與該金屬硅化物層(156)接觸。
2.如權利要求1所述的半導體器件，其中，該金屬硅化物層(156)具有彼此方向實質上 互相垂直的第一表面區(qū)域(Si)和第二表面區(qū)域(S2)。
3.如權利要求2所述的半導體器件，其中，該第一表面區(qū)域(Si)的法線約沿著溝道長 度方向定位。
4.如權利要求3所述的半導體器件，其中，在該第一表面區(qū)域(Si)的該金屬硅化物層 (156)的厚度是在該第二表面區(qū)域(S》的該金屬硅化物層(156)的厚度以下。
5.如權利要求1所述的半導體器件，其中，該漏極區(qū)和源極區(qū)(15 的每一個包括該凹 陷組構(155R)并包括具有非保形厚度的該金屬硅化物層(156)。
6.如權利要求5所述的半導體器件，其中，在該漏極區(qū)中的該非保形厚度相對于在該 源極區(qū)中的該金屬硅化物層(156)的該非保形厚度做非對稱變化。
7.如權利要求5所述的半導體器件，其中，該漏極區(qū)和源極區(qū)(15 的每一個包括該凹 陷組構(155R)，其中，該漏極區(qū)和源極區(qū)的其中之一包括具有實質上保形厚度的該金屬硅 化物。
8.如權利要求1所述的半導體器件，其中，僅該漏極區(qū)和該源極區(qū)的其中之一具有非 凹陷組構。
9.如權利要求1所述的半導體器件，進一步包括第二晶體管(150A)，該第二晶體管包 括具有非凹陷組構的漏極區(qū)和源極區(qū)。
10.如權利要求1所述的半導體器件，進一步包括具有漏極區(qū)和源極區(qū)的第二晶體管 (150A)，其中，該第二晶體管(150A)相較于該晶體管(150)具有相反的導電類型，并且該第 二晶體管(150A)的該漏極區(qū)和源極區(qū)具有凹陷組構。
11.一種方法，包括在晶體管(150)的漏極區(qū)和源極區(qū)的至少其中之一中形成凹處(155R)；在該凹處(155R)中以非保形方式形成金屬硅化物層(156)；以及在該漏極區(qū)和源極區(qū)之上形成應變引發(fā)層(110)。
12.如權利要求11所述的方法，其中，以非保形方式形成該金屬硅化物層(156)包括在 該凹處(155R)中以非保形方式產生晶體損壞。
13.如權利要求12所述的方法，其中，產生晶體損壞包括執(zhí)行離子注入制造方法。
14.如權利要求13所述的方法，其中，該注入制造方法包括使用非零傾斜角度的注入。
15.如權利要求11所述的方法，其中，以非保形方式形成該金屬硅化物層(156)包括非 等向性地沉積金屬以及開始該漏極區(qū)和源極區(qū)(15 的硅材料與該金屬之間的化學反應。
16.如權利要求11所述的方法，其中，凹處(155R)形成于該漏極區(qū)和該源極區(qū)中，以及 其中，該金屬硅化物層(156)以實質上保形方式在該漏極區(qū)和源極區(qū)(15 的其中之一中 形成。
17.一種方法，包括在晶體管(150)的漏極區(qū)和源極區(qū)(155)的至少其中之一中形成凹處(155R)；執(zhí)行離子注入制造方法以用非保形方式修改在該凹處(155R)中的漏極區(qū)和源極區(qū)中 的至少其中之一的暴露區(qū)域；在該漏極區(qū)和源極區(qū)(15 之上沉積金屬；以及 執(zhí)行熱處理以用非保形方式在該凹處(K5R)之內產生金屬硅化物。
全文摘要
具有凹陷漏極與源極組構的晶體管(150)中的非保形金屬硅化物層(156)對于應變引發(fā)機制、漏極/源極電阻等可以提供增強的效率。為了此目的，在某些情況中，非晶化注入制造方法可以在硅化制造方法之前予以執(zhí)行，而在其它情況中，可以使用非等向性沉積耐火金屬(156)。
文檔編號H01L21/265GK102077321SQ200980125492
公開日2011年5月25日 申請日期2009年6月30日 優(yōu)先權日2008年6月30日
發(fā)明者A·魏, J·霍尼舒爾, U·格里布諾 申請人:先進微裝置公司