專利名稱：Semiconductor chip and semiconductor device的制作方法
半導(dǎo)體芯片及半導(dǎo)體裝置技術(shù)區(qū)域本發(fā)明涉及半導(dǎo)體芯片(比如說，存儲芯片，邏輯電路芯片等)、以及具備有這些 半導(dǎo)體芯片的半導(dǎo)體裝置的技術(shù)區(qū)域。
背景技術(shù)：
近年來，伴隨著LSI的大規(guī)模化和制程的復(fù)雜化，將不同種的半導(dǎo)體芯片組裝在 一個(gè)封裝上的、所謂的SIP(系統(tǒng)級封裝)手法正在不斷地得到普及。通過這種手法，可以 與其他公司的半導(dǎo)體芯片給予混合組裝。也可以與光、機(jī)械等的不同種的半導(dǎo)體芯片給予 混合組裝等，以促進(jìn)多功能化。這樣的半導(dǎo)體芯片的組裝手法有，比如說，象倒裝芯片的組裝那樣，在半導(dǎo)體芯片 的半導(dǎo)體電路主面上，根據(jù)需要，在給予追加配線以后加工形成焊錫、金、銅的凸起，然后將 組裝基板和半導(dǎo)體電路的主面相對著加壓接合，從而實(shí)現(xiàn)高密度的半導(dǎo)體芯片的組裝的手 法。但是，對于半導(dǎo)體芯片來說，人們不斷地提出作為各種用途的電極的位置或形狀， 對組裝結(jié)構(gòu)進(jìn)行改良的方案(比如說，日本專利文獻(xiàn)1 7)。因此，比如說，作為以提高處理速度為目的，把在半導(dǎo)體芯片里形成的半導(dǎo)體電路 (存儲電路或邏輯電路)的構(gòu)成區(qū)域進(jìn)行分割。還有，將電極集約(集中)到由分割了的半 導(dǎo)體電路形成區(qū)域之間所構(gòu)成的間隙區(qū)域的中央附近的方法也得到了實(shí)施。這是為了提高 針對分割了的半導(dǎo)體電路的信號輸入輸出配線形成效率或盡可能把電極的芯片的占有面 積減到最小而實(shí)施的方法。還有，一般地說，作為體現(xiàn)半導(dǎo)體處理速度的指標(biāo)，頻帶寬度(傳送率)是眾所周 知的。這個(gè)頻帶寬度是按半導(dǎo)體裝置的動作頻率和半導(dǎo)體裝置的輸入輸出數(shù)據(jù)數(shù)(輸入輸 出位數(shù))的積而給予規(guī)定的。比如說，從泛用的DDR、DRAM來看，在半導(dǎo)體裝置的動作頻率 是166MHz，半導(dǎo)體裝置的輸入輸出數(shù)據(jù)數(shù)是32個(gè)情況下，其頻帶寬度就是0. 66GB/s。[專利文獻(xiàn)1]日本特開平7-263449[專利文獻(xiàn)2]日本特開2000-188381[專利文獻(xiàn)3]日本特開2000-315776[專利文獻(xiàn)4]日本特開2002-26037[專利文獻(xiàn)5]日本特開2003-258154[專利文獻(xiàn)6]日本特開2006-147629[專利文獻(xiàn)7]日本特表2007-529930但是，把電極集中配置在半導(dǎo)體芯片的中央部附近的話，將半導(dǎo)體芯片往組裝基 板(也包含配線芯片)進(jìn)行倒裝芯片組裝時(shí)，與組裝基板的平行度的保持就變得較困難 (也就是說半導(dǎo)體芯片容易相對于組裝基板被傾斜著組裝)，有可能會發(fā)生接觸不良。再說，為了保持組裝時(shí)的半導(dǎo)體芯片與組裝基板的平行度，將電極形成在半導(dǎo)體 電路形成區(qū)域上的話，由在組裝的時(shí)候的壓力的作用，半導(dǎo)體電路有可能被破壞，從而降低可靠性。

發(fā)明內(nèi)容
在此，本發(fā)明的課題是提供一種半導(dǎo)體芯片、以及具備有該芯片的半導(dǎo)體裝置，該 半導(dǎo)體芯片能在極力地減少電極個(gè)數(shù)的同時(shí)，在組裝時(shí)保持好與組裝基板的平行度，以防 止接觸不良，而且還可以控制半導(dǎo)體電路的破壞。以上課題乃是通過以下的手段給予解決的，也就是說，權(quán)利要求書第1項(xiàng)所涉及 的發(fā)明是一種半導(dǎo)體芯片，其具備有第1 第4半導(dǎo)體電路形成區(qū)域，其是分別形成有半 導(dǎo)體電路的矩形的4個(gè)第1 第4半導(dǎo)體電路形成區(qū)域，按照使正交的2邊保持預(yù)定的間 隙相對的方式設(shè)置；十字形的電極配置區(qū)域，由相互的前述第1 第4半導(dǎo)體電路形成區(qū)域間所形成 的間隙所構(gòu)成，而且由正交的兩個(gè)第1 第2區(qū)域所構(gòu)成；第1電極群，其配置在前述十字形的電極配置區(qū)域中的前述第1區(qū)域內(nèi)的至少一 個(gè)部分中，與前述半導(dǎo)體電路連接，對前述半導(dǎo)體電路供給電力或信號；以及第2的電極群，其配置在前述十字形的電極配置區(qū)域中的前述第二區(qū)域內(nèi)的至少 一個(gè)部分中，與前述半導(dǎo)體電路連接，對前述半導(dǎo)體電路供給電力或信號與權(quán)利要求書第2項(xiàng)相關(guān)的發(fā)明乃為權(quán)利要求書第1項(xiàng)里所記載的半導(dǎo)體芯片， 前述第1電極群是包括進(jìn)行信號輸入輸出用的電極的電極群，并且前述第2電極群是包括 進(jìn)行電力供給用的電極以及接地用的電極的電極群。與權(quán)利要求書第3項(xiàng)相關(guān)的發(fā)明乃為權(quán)利要求書第1項(xiàng)或是第2項(xiàng)所記載的半導(dǎo) 體芯片，前述半導(dǎo)體電路是存儲電路，并且前述半導(dǎo)體芯片是存儲裝置芯片。與權(quán)利要求書第4項(xiàng)相關(guān)的發(fā)明乃為一半導(dǎo)體裝置，其具有配線芯片；第1半導(dǎo)體芯片，其在前述配線芯片的主面上，與電極群相對安裝；以及第2半導(dǎo)體芯片，其與前述第1半導(dǎo)體芯片不同，在前述配線芯片的主面上，與電 極群相對安裝，前述第2半導(dǎo)體芯片是權(quán)利要求1 3中任意一項(xiàng)里所述的半導(dǎo)體芯片。與權(quán)利要求書第5項(xiàng)相關(guān)的發(fā)明乃是一種半導(dǎo)體裝置，前述第2的半導(dǎo)體芯片是 權(quán)利要求書第1 3的任意1項(xiàng)里所記載的半導(dǎo)體芯片，其具備著第1半導(dǎo)體芯片；以及第2半導(dǎo)體芯片；其與前述第1半導(dǎo)體芯片不同，在前述第1半導(dǎo)體芯片的主面 上，與電極群相對安裝，前述第2半導(dǎo)體芯片是權(quán)利要求1 3中的任意1項(xiàng)里所述的半導(dǎo)體芯片。


圖1是與實(shí)施方式相關(guān)的半導(dǎo)體裝置的平面圖。圖2是圖1的A-A截面圖。圖3是圖1的B-B截面4是表示與實(shí)施方式有關(guān)的半導(dǎo)體裝置里的存儲裝置芯片的平面圖。
圖5表示與其他的實(shí)施方式有關(guān)的半導(dǎo)體裝置里的存儲裝置芯片的平面圖。圖6表示與其他的實(shí)施方式有關(guān)的半導(dǎo)體裝置里的存儲裝置芯片的平面圖。圖7表示與其他的實(shí)施方式有關(guān)的半導(dǎo)體裝置里的存儲裝置芯片的平面圖。圖8表示與其他的實(shí)施方式有關(guān)的半導(dǎo)體裝置里的存儲裝置芯片的平面圖。圖9表示與其他的實(shí)施方式有關(guān)的半導(dǎo)體裝置里的存儲裝置芯片的平面圖。圖10圖9的C-C截面圖。標(biāo)號說明10 配線芯片11A，11B:連接襯墊20 存儲裝置芯片21A 信號輸入輸出用連接凸塊2IB 電力·接地用連接凸塊22A、22B、22C、22D 存儲器池23 連接凸塊配置區(qū)域23A、23B:區(qū)域31 連接凸塊40 焊錫42 底部填充樹脂42A:阻擋部件100 半導(dǎo)體裝置101 半導(dǎo)體裝置
具體實(shí)施例方式接下來，就本發(fā)明可以適用的實(shí)施方式進(jìn)行說明。以下的說明是針對本發(fā)明的實(shí) 施方式而作的說明，本發(fā)明并不受以下的實(shí)施方式所限定。為了明確化地進(jìn)行說明，對以下 的記載及圖面給予適宜、省略及簡化處理，還有，只要是本行業(yè)的人，在本發(fā)明的范圍內(nèi)，對 以下的實(shí)施方式的各要素，容易地給予變更、追加、變換是可能的，還有，在各個(gè)圖里，被標(biāo) 上同樣的標(biāo)號的部分都表示同樣的構(gòu)成部分，將適宜地省略說明。圖1是與實(shí)施方式有關(guān)的半導(dǎo)體裝置的平面圖。圖2是圖1的A-A截面圖。圖3 是圖1的B-B截面圖。圖4是與實(shí)施方式相關(guān)的半導(dǎo)體裝置的存儲裝置芯片的平面圖。與本實(shí)施方式相關(guān)的半導(dǎo)體裝置(100)乃如圖1 圖3所示，在做為插入(組裝基 板)的配線芯片(10)的同一主表面上，倒裝有2個(gè)存儲裝置芯片(20)(第2半導(dǎo)體芯片) 和、專用芯片(Application SpecificChip 專用集成電路。以下稱為ASIC 第1半導(dǎo)體芯 片)(30)。2個(gè)存儲裝置芯片(20)和ASIC (30)被按照使2個(gè)存儲裝置芯片(20)的各自的 一邊和ASIC(30)的一邊相向的方式設(shè)置。因此，在配線芯片(10)和存儲裝置芯片(20)以 及ASIC(30)之間，填充有底部填充樹脂(42)(密封材料)。這個(gè)底部填充樹脂(42)由被 突出設(shè)置在配線芯片(10)的同一主要表面上、同時(shí)被半導(dǎo)體芯片組裝區(qū)域(存儲裝置芯片 (20)以及ASIC (30)的組裝區(qū)域)圍起來而設(shè)置的阻擋部件(42A)(截堵部件)所截堵，從 而被填充。還有，示出了阻擋部件(42A)設(shè)置在半導(dǎo)體芯片組裝區(qū)域外側(cè)的方式，將其設(shè)置在半導(dǎo)體芯片組裝區(qū)域內(nèi)側(cè)也是可以的。只是，阻擋部件(42A)必須設(shè)置在比電極群形成 區(qū)域更外側(cè)的位置。配線芯片(10)是在硅基板上配置未圖示的多個(gè)金屬配線(比如說，鋁線或銅線 等)所形成著的。所以，如圖1 圖3所示，在各金屬配線的一端側(cè)以及另一端側(cè)，組裝存 儲裝置芯片(20)用的連接襯墊(IlA)和組裝ASIC (30)用的連接襯墊(IlB)被各自連接著 而形成群。這些連接襯墊(IlAUlB)比如說可以是用鋁等導(dǎo)電性材料來構(gòu)成。配線芯片(10)的連接襯墊(IlAUlB)是與要組裝的存儲裝置芯片(20)及 ASIC(30)的連接襯墊對應(yīng)起來而被排列著的。當(dāng)然，配線芯片(10)的連接襯墊(IlAUlB) 在其配置區(qū)域內(nèi)，與要組裝的存儲裝置芯片(20)及ASIC(30)的連接襯墊相應(yīng)，即可以按格 子狀、鋸齒狀地排列，也可以按其他的形式排列。這些配線芯片(10)的連接襯墊(IlAUlB)的配線間距是根據(jù)要組裝的芯片而 適當(dāng)?shù)卦O(shè)定的。比如說，在本實(shí)施方式，作為2個(gè)存儲裝置芯片(20)，與256M位的多媒體 存儲器和ASIC(30)的頻帶寬度相對應(yīng)，存儲裝置芯片(20)的輸入輸出位數(shù)最起碼需要 256位X2 = 512位。所以，為了組裝這些部件，連接襯墊(IlAUlB)的排列間距必須要有 20 μ m。不受此限制，比如說，可以在20μπι 60μπι的范圍內(nèi)適當(dāng)設(shè)定。還有，在這里，就上面提到的2個(gè)存儲裝置芯片(20)，針對256Μ位的多媒體存儲器 和ASIC(30)的頻帶寬度而進(jìn)行說明。如前所述，這個(gè)頻帶寬度被規(guī)定為半導(dǎo)體裝置的動作 頻率和半導(dǎo)體裝置的輸入輸出數(shù)據(jù)數(shù)(輸入輸出位數(shù))的積。比如說，在把本實(shí)施方式的半導(dǎo)體裝置的工作頻率作為33MHz，把半導(dǎo)體裝置的輸 入輸出數(shù)據(jù)數(shù)作為256X2 = 512個(gè)的情況下，其頻帶寬度為2. lGB/s。配置芯片(10)的連接襯墊(IlAUlB)的數(shù)量也是根據(jù)要組裝的芯片而適當(dāng)?shù)脑O(shè) 定的。比如說在本實(shí)施方式，為了搭載2個(gè)做為2個(gè)存儲裝置芯片(20)的256M位的多媒 體存儲器和ASIC(30)，約設(shè)置了 2500個(gè)。不受此限制，根據(jù)組裝的半導(dǎo)體芯片，比如說可以 是在2000個(gè) 5000個(gè)的范圍里適當(dāng)設(shè)定。配線芯片(10)是由與要組裝的存儲裝置芯片(20)及ASIC(30)相同的硅基板所 制成的。因此，對抗熱或伸縮等物理因素的強(qiáng)度高，可以確保其可靠性。存儲裝置芯片(20)是在硅基板上由半導(dǎo)體制法而制成的。在本實(shí)施方式，沒有用 圖給予表示，比如說，搭載著有存儲容量為256M位的多媒體存儲器。還有，作為存儲裝置芯片(20)，不受此限制，泛用的動態(tài)隨機(jī)存取存儲器(DRMA) 也可以使用。同樣地，作為存儲裝置芯片(20)，泛用的靜態(tài)隨機(jī)存取存儲器(SRAM)、非易失 性存儲裝置等也可以使用。因此，存儲裝置芯片乃如圖4所示，在其主面?zhèn)仍O(shè)置有被分割為4個(gè)的矩形的存儲 器庫22A 22D (第1 第4半導(dǎo)體電路形成區(qū)域)，在該存儲器庫22A 22D里分別形成 有構(gòu)成存儲器的存儲電路(半導(dǎo)體電路，未予圖示)。還有，沒有用圖給予表示，存儲電路例 如包含有下列構(gòu)成要素多個(gè)存儲單元；具有被分別連接到多個(gè)存儲單元上的多個(gè)位線和 字線，根據(jù)地址信號而從前述多個(gè)存儲單元里選擇預(yù)定的存儲單元的存取電路。具體地說，存儲器池22A和存儲器池22B被配置成使得存儲器池22A的一邊和存 儲器池22B的一邊間隔預(yù)定的間隙相對。還有，存儲器池22A和存儲器池22C被配置成使 得存儲器池22A的邊中的和與存儲器池22B相對的一邊成正交的另一邊和存儲器池22C的一邊保持著預(yù)定的間隙相對。還有，存儲器池22B和存儲器池22C被配置成使得存儲器池 22B的邊中的和與存儲器池22A相對的一邊成正交的另一邊和存儲器池22D的一邊保持著 預(yù)定的間隙相對。然后，存儲器池22C和存儲器池22D被配置成使得存儲器池22C的邊中的 和與存儲器池22A相對的一邊成正交的另一邊和存儲器池22D的邊中的和與存儲器池22B 相對的一邊成正交的另一邊保持著預(yù)定的間隙相對。也就是說，在存儲裝置芯片(20)的主面?zhèn)?，使正交著的兩邊保持著預(yù)定的間隙相 對，來配置矩形的4個(gè)存儲器池22A 22D，存儲器池22A 22D整體形成為沿著該主面的 緣部的形狀(存儲裝置芯片(20)的形狀矩形狀)。在存儲裝置芯片(20)的主面上設(shè)有 由保持著預(yù)定的間隙相對的各存儲器池22A 22D之間間隙所形成的十字形的間隙。這個(gè)十字形間隙被用作作為設(shè)置連接凸塊(突出著的電極)的區(qū)域的連接凸塊配 置區(qū)域(23)(電極配置區(qū)域)。這個(gè)十字形的連接凸塊區(qū)域(23)是由正交著的兩個(gè)區(qū)域 (23A、23B)所形成的。具體地說，在十字形的連接凸塊配置區(qū)域(23)，區(qū)域(23A)是設(shè)置在存儲器池 22A以及存儲器池22B和存儲器池22C以及22D之間的間隙在存儲器池22A以及22B的相 對著的方向(存儲器池22C以及22D的相對著的方向)上延伸到存儲裝置芯片(20)的主 面的相對的兩邊緣部為止的區(qū)域。另外，區(qū)域23B、區(qū)域23A是設(shè)置在存儲器池22A及22C 和存儲器池22B及22D之間的間隙在存儲器池22A及22C的相對著的方向(存儲器池22B 及22D的相對著的方向)上延伸到存儲裝置芯片(20)的主面的相對的兩邊緣部為止的區(qū) 域。從而，在區(qū)域23A，用于輸入輸出存儲裝置芯片(20)(存儲電路)的信號或者是輸 出至該芯片的信號的信號輸入輸出用連接凸塊(21A)(第1電極)在存儲器池22A及存儲 器池22B的相對著的方向(存儲器池22C及22D的相對著的方向)成群地連續(xù)地被設(shè)置 著。這個(gè)信號輸入輸出用的連接凸塊(21A)的排列即可以是呈格子狀，又可以是鋸齒狀的。 在這里，在十字形的連接凸塊配置區(qū)域(23)里的區(qū)域23A和區(qū)域23B交叉而重疊著的區(qū)域 里，設(shè)置有信號輸入輸出用連接凸塊(21A)。不受此限制，設(shè)置電力 接地用連接凸塊(21B) 的方式也是可以的。另外，在區(qū)域23B，用于往存儲裝置芯片(20)(存儲電路)供給電力及接地用的電 力 接地用連接凸塊(21B)(第2電極)按照在存儲器池22A及22C的相對著的方向(存 儲器池22B及存儲器池22D的相對著的方向)延伸的方式形成群而連續(xù)地配置。這個(gè)電 力·接地用連接凸塊(21B)的排列即可以格子狀的，又可以是鋸齒狀的。也就是說，在本實(shí)施方式，信號輸入輸出用凸塊(21A)及電力·接地用連接凸塊 (21B)被配置在十字形的連接凸塊配置區(qū)域(23)里，被配置成形成十字形的連接凸塊群。還有，信號輸入輸出用的連接凸塊(21A)以及電力·接地用連接凸塊(21B)是按 照在各區(qū)域內(nèi)成為預(yù)定寬度的方式而被設(shè)置著的。因而，信號輸入輸出用的連接凸塊(21A) 的排列幅度(凸塊數(shù))設(shè)定成比電力 接地用連接凸塊(21B)的排列幅度(凸塊數(shù))多是 比較好的。具體地說，比如說，在區(qū)域(23A)里設(shè)置的信號輸入輸出用連接凸塊(21A)(總 數(shù))是按13 (寬度方向的數(shù)量)X 122 (長度方向的數(shù)量)而排列；區(qū)域(23B)里設(shè)置的電 力 接地用連接凸塊(21B)(總數(shù))是按8 (寬度方向的數(shù)量)X 103 (長度方向的數(shù)量)而 被排列。由此，存儲裝置芯片(20)(存儲電路)和配線芯片(10)的倒式組裝成為可能。還有，凸塊數(shù)(管腳數(shù))如果增加的話，在低電力化的同時(shí)，還可以提高抑制發(fā)熱的效果。根據(jù)存儲裝置芯片(20)(存儲電路)的配置(版面)式樣不同而不同，設(shè)置在區(qū) 域(23A)沿著其寬度方向的凸塊數(shù)量(電極數(shù))為10 30個(gè)是比較好的。設(shè)置在區(qū)域 (23B)沿著其寬度方向的凸塊數(shù)(電極數(shù))為4 32個(gè)是比較好的。但是，各凸塊(信號 輸入輸出用連接凸塊(21A)以及電力·接地用連接凸塊(21B))從存儲器池的邊緣(與凸 塊相對的邊緣)往外側(cè)按預(yù)定的間隔距離設(shè)置是比較好的(比如說，從該邊緣開始，最短距 離為150 μ m以上的距離最短距離在圖3中用t標(biāo)示)。由此，組裝時(shí)或是受到來自半導(dǎo) 體外部的沖擊而各凸塊受到壓力時(shí)，通過該各凸塊為中介，存儲器池受到的壓力的影響得 到回避。還有，就從各凸塊產(chǎn)生的α線來說，α線耐受量也得到確保。由α線還可以抑 制在存儲器池產(chǎn)生的存儲電路(存儲單元)里存儲的信息被反轉(zhuǎn)。在此，未給予圖示，信號輸入輸出用連接凸塊(21Α)的正下方(芯片厚度方向正下 方)設(shè)置形成該凸塊的襯墊，與此同時(shí)，設(shè)置有包括與該襯墊電氣連接著的輸入輸出電路 的單位單元區(qū)域。與信號輸入輸出用連接凸塊(21Α) —起構(gòu)成將包括輸入輸出電路的單位 單元區(qū)域排列成陣列狀的I/O陣列。存儲裝置芯片(20)被配置成使上述構(gòu)成的連接凸塊(信號輸入輸出用連接凸塊 (21Α)與電力·接地用連接凸塊(21Β))與配線芯片(10)的連接襯墊(IlA)相對。存儲裝置芯片(20)配置成與配線芯片(10)的相互間的電極(凸塊、襯墊)相對， 用焊錫給予機(jī)械連接，而且，給予電氣連接，在配線芯片(10)上被倒裝安裝。還有，在本實(shí)施方式，按十字形的連接凸塊配置區(qū)域(23)里的區(qū)域(23Α)與 ASIC(30)的存儲裝置芯片(20)的對向邊成為平行的方式把該存儲裝置芯片(20)組裝在配 線芯片(10)上。由此，因?yàn)榇鎯ρb置芯片(20)和配線芯片(10)是電氣式的連接著的，所 以，配線芯片的配線構(gòu)造被簡單化，接觸不良等得到控制。還有，各連接凸塊有必要以十字形的連接凸塊配置區(qū)域23的中央部(區(qū)域23Α和 區(qū)域23Β重疊的區(qū)域)為中心，配置在區(qū)域23Α及區(qū)域23Β的長度方向的兩側(cè)。比較理想 的是對象地配置。ASIC(30)是在硅基板上用半導(dǎo)體工藝而制成的。比如說，采用包含泛用CPU的邏 輯電路。在本實(shí)施方式，作為存儲裝置芯片(20)，其存儲容量搭載有2個(gè)256M位的多媒體 存儲器，所以ASIC(30)的輸入輸出位數(shù)也是與頻帶寬度為2. 1GB/S相對應(yīng)的512位。當(dāng)然， 與存儲裝置芯片(20)的性能(比如說頻帶寬度)相應(yīng)著，采用比上述更高的位數(shù)也可以。還有，作為ASIC (30)，不受此限制，比如說，也可以使用包含有將模擬信號變換為 數(shù)字信號的A/D變換器的泛用模擬電路。在ASIC(30)，其連接凸塊(31)沿著與存儲裝置芯片(20)相對的方向的兩邊沿部， 分別成群地被配置，這個(gè)電力 接地用連接凸塊(21B)的排列即可以是格子狀的，也可以是 鋸齒狀的。ASIC(30)是按其連接凸塊(31)與配線芯片(10)的連接襯墊(IlB)相對著的樣子 而被配置著的。ASIC (30)是按與配線芯片(10)相互的電極(襯墊，凸塊)相對著被配置著，用焊 接(40)給予物理連接，而且還被電氣連接，在配線芯片(10)上被倒裝安裝。存儲裝置芯片(20)和ASIC(30)是通過被連接到配線芯片(10)的連接襯墊的金屬配線(未予圖示)被電氣而且物理連接著，還有，關(guān)于ASIC(30)，作為存儲裝置芯片 (20)，與2個(gè)256M位的多媒體存儲器電氣連接，因此是以每512位為單位并行地進(jìn)行信號 的輸入輸出的。這樣，存儲裝置芯片(20)的各個(gè)連接凸塊和ASIC(30)的各個(gè)連接凸塊通過連接 到配線芯片(10)的連接襯墊上的金屬配線(未予圖示)被電氣連接，所以可以實(shí)現(xiàn)總線連接。還有，未予圖示，在配線芯片(10)設(shè)置有與外部連接用的連接襯墊，將其連接線 電氣連接，通過該連接線進(jìn)行半導(dǎo)體存儲裝置(100)與外部的連接。在以上說明的與本實(shí)施方式相關(guān)的半導(dǎo)體存儲裝置(100)，就存儲裝置芯片來說， 在其主面一側(cè)作為構(gòu)成存儲器的存儲電路(半導(dǎo)體電路，未予圖示)的形成區(qū)域，被分割為 4個(gè)，正交的2邊維持著預(yù)定的間隙相向而對，設(shè)置著矩形的4個(gè)存儲器池22A 22D。因 此，設(shè)置了由維持著預(yù)定的間隙而相向而對著的各存儲器池22A 22D之間所形成的十字 形的連接凸塊配置區(qū)域(23)。這樣，在十字形的連接凸塊配置區(qū)域(23)里的區(qū)域(23A)， 信號輸入輸出用連接凸塊(21A)(第1電極)成群地被配置著。也就是說，將信號輸入輸出 用連接凸塊(21A)偏倚(集中)設(shè)置起來，對于分割了的存儲電路來說，實(shí)現(xiàn)了信號輸入輸 出配線形成效率及電極的芯片占有面積的最小化。另外，與該信號輸入輸出用連接凸塊(21A)形成群的區(qū)域(23A)呈正交著的區(qū)域 (23B)里，設(shè)置有電力·接地用凸塊(21B)的群。因而，將存儲裝置芯片(20)往配線芯片 (10)里組裝時(shí)，該存儲裝置芯片(20)中，與該存儲裝置芯片(20)的信號輸入輸出用連接 凸塊(21A)的群的長度方向交叉的方向(特別是與長度方向正交的方向)的傾斜由該電 力·接地用連接凸塊(21B)所支撐(通過焊錫支撐)，向與該存儲裝置芯片(20)的該電 力 接地用連接凸塊(21B)的長度方向相交叉的方向(特別是與長度方向正交的方向)的 傾斜由信號輸入輸出用連接凸塊(21A)所支撐(通過焊錫給予支撐)。也就是說，存儲裝 置芯片(20)是與配線芯片(10)之間保持著一定的間隙而被設(shè)置著，換而言之，存儲裝置 芯片(20)和配線芯片(10)的對向面是成平行關(guān)系的。還有，在存儲裝置芯片(20)和配 線芯片(10)的間隙為20μπι至30μπι的情況下，所謂的一定的間隙，其意味著存儲裝置芯 片(20)和配線芯片(10)的相對著的面的間隔的誤差，比如說在芯片的全體的對向區(qū)域?yàn)?士3μπι 士4μπι 以內(nèi)。其結(jié)果，以最小限度的凸塊數(shù)保持了存儲裝置芯片(20)和配線芯片(10)的組裝 時(shí)的平行度。另外，通過將用于保持該平行度的電力·接地用凸塊(21Β)設(shè)置在存儲器池 的非形成區(qū)域，由存儲裝置芯片(20)往配線芯片(10)組裝時(shí)的壓力而導(dǎo)致的存儲電路的 破壞也可以得到防止。作為用于保持平行度的凸塊(電極)，采用電力·接地用連接凸塊， 所以也可以得到電氣上的電源接地連接強(qiáng)化的效果。還有，在本實(shí)施方式，在存儲裝置芯片(20)和配線芯片(10)之間填充有底部填充 樹脂(42)，在存儲裝置芯片(20)的存儲器的形成區(qū)域沒有介入有電極群，底部填充劑被直 接填充。還有，在存儲裝置芯片(20)的存儲器池的形成區(qū)域里電極群很少，因此該存儲器 池的形成區(qū)域不會發(fā)生填充不良，容易無間隙地填充底部填充樹脂(42)。其結(jié)果，作為針對 物理沖擊的緩沖材料的底部填充樹脂(42)的機(jī)能得到了充分的發(fā)揮，存儲裝置芯片(20) 的存儲器池的由沖擊而產(chǎn)生的損壞的預(yù)防效果得到提升。
還有，在本實(shí)施方式，在與該信號輸入輸出用連接凸塊(21A)成群配置著的區(qū)域 (23A)呈正交的區(qū)域(23B)內(nèi)設(shè)置有電力·接地用凸塊(21B)的群，也就是說，因?yàn)樵O(shè)置在 形成于矩形的4個(gè)存儲器池22A 22D中的中央部位的間隙內(nèi)，所以，電力 接地用連接凸 塊(21B)的群可以被設(shè)置在距離各存儲器池最近的地方，所以實(shí)現(xiàn)了往形成于各存儲器池 里的存儲電路(存儲器單元)的電力供給·接地的均等化，而且還實(shí)現(xiàn)了最短的配線。因此，在本實(shí)施方式，存儲裝置芯片(20)在極力減少電極(凸塊)的同時(shí)，保持組 裝時(shí)與組裝基板(配電芯片(10))的平行度，防止接觸不良，而且還可以控制半導(dǎo)體電路 (存儲電路)的破壞。還有，在本實(shí)施方式，就存儲裝置芯片，在十字形的連接凸塊配置區(qū)域(23)里的 區(qū)域(23B)，作為用于保持平行度的凸塊(電極)，對把電力·接地用連接凸塊(21B)的群 連續(xù)排列的方式作了說明，但并不受此限定。比如說，如圖5所示，也可以是在十字形的連 接凸塊配置區(qū)域(23)里的區(qū)域(23B)里將電力·接地用連接凸塊(21B)的群斷斷續(xù)續(xù)的 排列的方式。還有，在本實(shí)施方式，就存儲裝置芯片，在十字形的連接凸塊配置區(qū)域(23)里的 區(qū)域(23B)，作為用于保持平行度的凸塊(電極)，對應(yīng)用了電力·接地用連接凸塊(21B) 的方式做了說明，但并不受此限定。比如說，作為電力·接地用連接凸塊(21B)的代替物， 信號輸入輸出用連接凸塊或虛凸塊也可以應(yīng)用。具體地說，比如說，可以舉出如圖6所示的 方式，在十字形的連接凸塊配置區(qū)域(23)里的區(qū)域(23B)，也可以按照與設(shè)置在區(qū)域(23A) (與區(qū)域23B重疊的區(qū)域)的信號輸入輸出用凸塊(21A)連續(xù)而形成群的方式排列信號輸 入輸出用連接凸塊(21A)的群。在這種方式的情況下，被設(shè)計(jì)在區(qū)域(23B)里的信號輸入 輸出用連接凸塊(21A)被設(shè)置在從芯片中央部位開始到各存儲器池的對向區(qū)域的中央程 度為止的位置里。因而，電力·接地用連接凸塊(21B)以形成群的方式設(shè)置在區(qū)域(23B) 的長度方向兩端部位(芯片的兩緣部)還有，在本實(shí)施方式，就存儲裝置芯片(20)，將分割了的4個(gè)存儲器池22A 22D 配設(shè)到芯片邊緣部的方式做了說明，但并不受此限制。比如說，將各存儲器(22)與芯片邊 緣部之間設(shè)置預(yù)定的間隙也是可以的。具體地，比如說，可以列舉如圖7所示的，按照使存 儲器池22A以及22B與存儲裝置芯片(20)的邊緣部(區(qū)域(23B)的長度方向側(cè)的一個(gè)邊 緣部)之間保持有間隙的方式，同樣地，存儲器池22C及22和存儲裝置芯片(20)的另一邊 緣部(區(qū)域(23B)的長度方向側(cè)的另一邊緣部)之間保持有間隙的方式來設(shè)置各存儲器， 從而在該兩間隙，沿著各邊緣部設(shè)置電力 接地用連接凸塊(21B)。在該兩間隙沿著該各邊 緣部設(shè)置的電力 接地用連接凸塊(21B)從存儲器的邊緣(與凸塊相對著的邊緣)往外側(cè) 離開預(yù)定的間隙距離而設(shè)置也是比較好的(比如說，從該邊緣開始，最短距離為150μπι以 上的間隔。在圖3中，最短距離用t標(biāo)示)。還有，這個(gè)方式除此以外與圖6所示的方式是 相同的。還有，在本實(shí)施方式，就形成分割了的4個(gè)存儲器池22A 22D的方式做了說明， 但并不受此限制。具體地比如說，如圖8所示，在一個(gè)存儲裝置芯片的主面上，將4個(gè)存儲 器池22A 22D作為一組，(包括連接凸塊被設(shè)置的十字形的連接凸塊設(shè)置區(qū)域(23))，將 其設(shè)置2組的方式也是可以的。當(dāng)然，2組以上也是可以的。還有在本實(shí)施方式，只說明了僅在存儲裝置芯片(20)上，在十字形的連接凸塊配置區(qū)域(23)里形成連接凸塊的方式，但不受此限制。同樣地，也可以應(yīng)用于將邏輯電路(半 導(dǎo)體電路)分割成4個(gè)的ASIC(30)。更進(jìn)一步地說，在本實(shí)施方式，將存儲裝置芯片(20) 和ASIC(30)在做為插入(組裝基板)的配線芯片(10)的同一主要表面上的倒裝組裝以后 的方式做了說明。做為配線芯片(10)的代用物，使用ASIC芯片，所謂的COC(芯片與芯片) 來組裝半導(dǎo)體裝置也是可以的，具體地說，比如如圖9及圖10所示的，在ASIC(30)的主面 上，將存儲裝置芯片(20)倒裝起來的半導(dǎo)體裝置(101)的組態(tài)可以得到列舉。本組態(tài)的情 況下，ASIC(30)的電極群(連接凸塊)是與存儲裝置芯片(20)的電極群(連接凸塊)按 同樣的排列而被排列著的。
權(quán)利要求
一種半導(dǎo)體芯片，其具備有第1～第4半導(dǎo)體電路形成區(qū)域，其是分別形成有半導(dǎo)體電路的矩形的4個(gè)區(qū)域，按照使正交的2邊保持預(yù)定的間隙相對的方式設(shè)置；十字形的電極配置區(qū)域，由相互的前述第1～第4半導(dǎo)體電路形成區(qū)域間所形成的間隙所構(gòu)成，而且由正交的兩個(gè)第1～第2區(qū)域所構(gòu)成；第1電極群，其配置在前述十字形的電極配置區(qū)域中的前述第1區(qū)域內(nèi)的至少一個(gè)部分中，與前述半導(dǎo)體電路連接，對前述半導(dǎo)體電路供給電力或信號；以及第2電極群，其配置在前述十字形的電極配置區(qū)域中的前述第二區(qū)域內(nèi)的至少一個(gè)部分中，與前述半導(dǎo)體電路連接，對前述半導(dǎo)體電路供給電力或信號。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片，其中前述第1電極群是包括進(jìn)行信號輸入輸出 用的電極的電極群，并且前述第2電極群是包括進(jìn)行電力供給用的電極以及接地用的電極 的電極群。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體芯片，其中前述半導(dǎo)體電路是存儲電路，并且前述 半導(dǎo)體芯片是存儲裝置芯片。
4.一種半導(dǎo)體裝置，其具有配線芯片；第1半導(dǎo)體芯片，其在前述配線芯片的主面上，與電極群相對安裝；第2半導(dǎo)體芯片，其與前述第1半導(dǎo)體芯片不同，在前述配線芯片的主面上，與電極群 相對安裝，前述第2半導(dǎo)體芯片是權(quán)利要求1 3中任意一項(xiàng)所述的半導(dǎo)體芯片。
5.一種半導(dǎo)體裝置，其具有第1半導(dǎo)體芯片；以及第2半導(dǎo)體芯片，其與前述第1半導(dǎo)體芯片不同，在前述第1半導(dǎo)體芯片的主面上，與 電極群相對安裝，前述第2半導(dǎo)體芯片是權(quán)利要求1 3的任意一項(xiàng)所述的半導(dǎo)體芯片。
全文摘要
文檔編號H01L25/18GK101952956SQ20098010576
公開日2011年1月19日 申請日期2009年2月16日 優(yōu)先權(quán)日2008年2月19日
發(fā)明者Mabuchi Yoshihiro 申請人:Liquid Design Systems Inc