專利名稱：半導體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體裝置，尤其涉及利用了碳化硅的半導體裝置。
背景技術(shù)：
近年來，作為電力用半導體元件，推進開發(fā)一種利用了 M0SFET(Metal Oxide Semiconductor Field Effect Transistor)或 IGBT (Insulated Gate Bipolar Transistor)的電力轉(zhuǎn)換用半導體裝置。其中，與硅(Si)相比，利用了碳化硅(SiC)半導體 的裝置由于SiC的帶隙寬、絕緣破壞電場大一數(shù)量級等的理由而被特別關(guān)注。圖25表示利用了現(xiàn)有SiC的功率型MOSFET的構(gòu)造的一例。現(xiàn)有的功率型M0SFET， 在η+型SiC半導體基板11的表面設(shè)置有η_型SiC半導體外延層1。在η_型SiC半導體外 延層1的表層部設(shè)置有P型雜質(zhì)區(qū)域14和η.型雜質(zhì)區(qū)域5，其中η+型雜質(zhì)區(qū)域5在該ρ型 雜質(zhì)區(qū)域14內(nèi)夾持ρ+型雜質(zhì)區(qū)域2。以往，為了形成SiC的雜質(zhì)區(qū)域，基于在Si半導體中利用的熱擴散法難以形成雜 質(zhì)區(qū)域，所以通常利用離子注入法(例如，參照專利文獻1)。專利文獻1 日本特開2002-299620號公報可是，在利用了 SiC的MOSFET中，在ρ型雜質(zhì)區(qū)域14的與柵極絕緣膜6的界面附 近(溝道區(qū)域)的雜質(zhì)濃度變大時，在溝道區(qū)域中的遷移率就會變低。因此，為了降低P型 雜質(zhì)區(qū)域14的表面附近的雜質(zhì)濃度，需要減少雜質(zhì)離子的注入劑量且使ρ型雜質(zhì)區(qū)域14 的雜質(zhì)濃度整體降低加以抑制。結(jié)果，在施加了逆電壓的情況下，在P型雜質(zhì)區(qū)域14發(fā)生 擊穿。因此，存在著未產(chǎn)生SiC本來的絕緣破壞電場的優(yōu)點、無法得到高耐壓的問題。另外，在用不同的掩模分別形成了護環(huán)(guard ring)或ρ型雜質(zhì)區(qū)域、η型雜質(zhì) 區(qū)域的情況下，存在著制造工序增加、成品率下降的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種可提高耐壓性、簡化制造工序的半導體裝置。用于達成上述目的的本發(fā)明的一個方式，提供一種如下半導體裝置，具備含有碳 化硅，由第1主電極區(qū)域構(gòu)成的基板；層疊在所述基板的表面，由碳化硅構(gòu)成的第1導電型 外延層；在所述外延層的表面層相互隔離地配置的第1導電型的第2主電極區(qū)域；被所述 第2主電極區(qū)域夾持的第2導電型阱接觸區(qū)域；與所述第2主電極區(qū)域及所述第2導電型 阱接觸區(qū)域的所述基板側(cè)表面相接地配置的第2導電型阱區(qū)域；配置為夾持所述第2主電 極區(qū)域及所述第2導電型阱區(qū)域的第2導電型阱擴展區(qū)域；隔著柵極絕緣膜而在被所述第 2主電極區(qū)域及所述外延層的表面露出部夾持的所述第2導電型阱擴展區(qū)域的表面配置的 柵極電極；與所述第2主電極區(qū)域及所述第2導電型阱接觸區(qū)域的表面共同接觸地配置的 第2主電極；和配置在所述基板的與表面對置的背面的第1主電極，其中，在從所述外延層 的表面向所述基板的深度方向，所述第2導電型阱區(qū)域具有的第2導電型雜質(zhì)的濃度的濃 度峰值位置比所述第2導電型阱擴展區(qū)域具有的所述第2導電型雜質(zhì)的濃度的濃度峰值位置深。發(fā)明效果根據(jù)本發(fā)明，能夠提供一種可提高耐壓性、簡化制造工序的半導體裝置。


圖1是本發(fā)明的第1實施方式所涉及的半導體裝置的示意剖面構(gòu)造圖。圖2是圖1的示意俯視圖。圖3是本發(fā)明的第1實施方式所涉及的半導體裝置的制造方法的說明圖，(a)是 在基板11的表面形成外延層1的工序圖、(b)是利用能夠同時形成護環(huán)部的ρ型用掩模在 外延層1的表層部形成P型阱擴展區(qū)域4的工序圖，(C)是利用η型用掩模在外延層1的 表面層形成P型阱區(qū)域3的工序圖。圖4是本發(fā)明的第1實施方式所涉及的半導體裝置的制造方法的說明圖，(d)是 利用η型用掩模形成η+型源極區(qū)域5及ρ型阱接觸區(qū)域2的工序圖，(e)是在形成了柵極 絕緣膜6之后形成柵極電極7的工序圖，(f)是在形成了層間絕緣層8之后形成源極電極9 的工序圖。圖5是表示以離子注入能量380keV、劑量3. 6X IO13CnT2進行摻雜(dope)時的深 度方向的雜質(zhì)濃度的圖。圖6是表示以離子注入能量300keV、劑量1. 8 X IO13CnT2進行摻雜時的深度方向的 雜質(zhì)濃度的圖。圖7是表示以離子注入能量300keV、劑量6. OX IO12CnT2進行摻雜時的深度方向的 雜質(zhì)濃度的圖。圖8是表示以離子注入能量250keV、劑量1. 8 X IO13CnT2進行摻雜時的深度方向的 雜質(zhì)濃度的圖。圖9是表示以離子注入能量200keV、劑量8. OX IO12CnT2進行摻雜時的深度方向的 雜質(zhì)濃度的圖。圖10是表示模擬仿真下的形狀模型的圖，(a)是表示本發(fā)明的第1實施方式所涉 及的半導體裝置的形狀模型，(b)是表示現(xiàn)有的半導體裝置的形狀模型的圖。圖11是表示本發(fā)明的第1實施方式所涉及的半導體裝置的模擬仿真結(jié)果的圖，是 針對第1級將雜質(zhì)的照射條件設(shè)為300keV/l. 2X 1013cnr2、針對第2級將雜質(zhì)的照射條件設(shè) 為380keV/3. 6 X IO13CnT2的情況下的圖。圖12是表示本發(fā)明的第1實施方式所涉及的半導體裝置的模擬仿真結(jié)果的圖，是 針對第1級將雜質(zhì)的照射條件設(shè)為300keV/l. 5X 1013Cm_2、針對第2級將雜質(zhì)的照射條件設(shè) 為380keV/3. 6 X IO13CnT2的情況下的圖。圖13是表示本發(fā)明的第1實施方式所涉及的半導體裝置的模擬仿真結(jié)果的圖，是 針對第1級將雜質(zhì)的照射條件設(shè)為300keV/l. 8X 1013cm_2、針對第2級將雜質(zhì)的照射條件設(shè) 為380keV/3. 6 X IO13CnT2的情況下的圖。圖14是表示本發(fā)明的第1實施方式所涉及的半導體裝置的模擬仿真結(jié)果的圖，是 針對第1級將雜質(zhì)的照射條件設(shè)為250keV/6. OX 1012cm_2、針對第2級將雜質(zhì)的照射條件設(shè) 為380keV/3. 6 X IO13CnT2的情況下的圖。
圖15是表示本發(fā)明的第1實施方式所涉及的半導體裝置的模擬仿真結(jié)果的圖，是 針對第1級將雜質(zhì)的照射條件設(shè)為300keV/6. OX 1012cm_2、針對第2級將雜質(zhì)的照射條件設(shè) 為380keV/3. 6 X IO13CnT2的情況下的圖。圖16是表示本發(fā)明的第1實施方式所涉及的半導體裝置的模擬仿真結(jié)果的圖，是 針對第1級將雜質(zhì)的照射條件設(shè)為250keV/l. 2X 1013cnT2、針對第2級將雜質(zhì)的照射條件設(shè) 為380keV/3. 6 X IO13CnT2的情況下的圖。圖17是表示本發(fā)明的第1實施方式所涉及的半導體裝置的模擬仿真結(jié)果的圖，是 針對第1級將雜質(zhì)的照射條件設(shè)為250keV/l. 5X 1013cnT2、針對第2級將雜質(zhì)的照射條件設(shè) 為380keV/3. 6 X IO13CnT2的情況下的圖。圖18是表示本發(fā)明的第1實施方式所涉及的半導體裝置的模擬仿真結(jié)果的圖，是 針對第1級將雜質(zhì)的照射條件設(shè)為250keV/l. 8X 1013cm_2、針對第2級將雜質(zhì)的照射條件設(shè) 為380keV/3. 6 X IO13CnT2的情況下的圖。圖19是表示本發(fā)明的第1實施方式所涉及的半導體裝置的模擬仿真結(jié)果的圖，是 針對第1級將雜質(zhì)的照射條件設(shè)為200keV/8. OX 1012cm_2、針對第2級將雜質(zhì)的照射條件設(shè) 為300keV/4. OX 1012cm_2的情況下的圖。 圖20是表示本發(fā)明的第1實施方式所涉及的半導體裝置的模擬仿真結(jié)果的圖，是 針對第1級將雜質(zhì)的照射條件設(shè)為200keV/l. 2X 1013cnr2、針對第2級將雜質(zhì)的照射條件設(shè) 為300keV/6. OX 1012cm_2的情況下的圖。圖21是表示現(xiàn)有的半導體裝置的模擬仿真結(jié)果的圖，是針對第1級將雜質(zhì)的照射 條件設(shè)為380keV/l. 8 X IO13CnT2的情況下的圖。圖22是表示現(xiàn)有的半導體裝置的模擬仿真結(jié)果的圖，是針對第1級將雜質(zhì)的照射 條件設(shè)為380keV/3. 6 X IO13CnT2的情況下的圖。圖23是本發(fā)明的第2實施方式所涉及的半導體裝置的示意俯視圖。圖24是本發(fā)明的第3實施方式所涉及的半導體裝置的示意剖面構(gòu)造圖。圖25是現(xiàn)有的半導體裝置的示意剖面構(gòu)造圖。符號說明1-n型外延(印itaxial)層；2_p型阱(well)接觸區(qū)域；3_p型阱區(qū)域；4_p型阱 擴展(extension)區(qū)域；5_n+型源極區(qū)域；6-柵極絕緣膜；7-柵極電極；8-層間絕緣層； 9_源極電極；10-漏極電極；11-基板；21-n型外延層；22-p型阱接觸區(qū)域；23_p型阱區(qū)域； 24-p型阱擴展區(qū)域；25-n+型發(fā)射極區(qū)域；26-柵極絕緣膜；27-柵極電極；28-層間絕緣層； 29-發(fā)射極電極；30-集電極電極；31-基板。
具體實施例方式以下，參照附圖對本發(fā)明實施方式的半導體裝置進行說明。在以下的附圖記載中， 對相同或類似部分附加相同或類似的符號。其中，附圖只是示意圖，與實際的不同。另外， 應(yīng)注意在附圖相互間也包括相互尺寸關(guān)系或比率不同的部分。[第1實施方式](半導體裝置的構(gòu)造)參照圖1及圖2，對作為本發(fā)明的第1實施方式所涉及的半導體裝置的功率型MOSFET進行說明。如圖1所示，第1實施方式的功率型MOSFET具備含有碳化硅，由第1主電極區(qū)域 構(gòu)成的基板11 ；層疊在基板11的表面，由碳化硅構(gòu)成的第1導電型外延層1 ；在外延層1的 表面層相互隔離地配置的第1導電型的第2主電極區(qū)域5 ’被第2主電極區(qū)域5夾持的第2 導電型阱接觸區(qū)域2 ；與第2主電極區(qū)域5及第2導電型阱接觸區(qū)域2的基板11側(cè)表面相 接地配置的第2導電型阱區(qū)域3 ；配置為夾持第2主電極區(qū)域5及第2導電型阱區(qū)域3的 第2導電型阱擴展區(qū)域4 ；隔著柵極絕緣膜6配置在被第2主電極區(qū)域5及被外延層1的 表面露出部夾持的第2導電型阱擴展區(qū)域4的表面的柵極電極7 ’與第2主電極區(qū)域5及 第2導電型阱接觸區(qū)域2的表面共同接觸地配置的第2主電極9 ；配置在基板11的與表面 對置的背面的第1主電極10，其中，在從外延層1的表面向基板11的深度方向，第2導電型 阱區(qū)域3具有的第2導電型雜質(zhì)的濃度的濃度峰值位置比第2導電型阱擴展區(qū)域4具有的 第2導電型雜質(zhì)的濃度的濃度峰值位置深。這里，所謂主電極區(qū)域是指位于主電流的通路的兩端的半導體區(qū)域，所謂主電極 是指漏極電極、源極電極等的主電極。由第1主電極區(qū)域構(gòu)成的基板11具有第1導電型，第1主電極區(qū)域為漏極區(qū)域， 第2主電極區(qū)域5為源極區(qū)域，第1主電極10為漏極電極，第2主電極9為源極電極。第1導電型和第2導電型互為反導電型。S卩、如果第1導電型為η型則第2導電 型為P型，如果第1導電型為P型則第2導電型為η型。以下，第1導電型為η型、第2導 電型為P型。含有碳化硅(SiC)的基板11由η型雜質(zhì)濃度相對高的η+型SiC半導體構(gòu)成，在 基板11的表面配置了具有比基板11低的η型雜質(zhì)濃度的η型SiC半導體外延層1。圖2是表示配置在外延層1的表面層的各雜質(zhì)區(qū)域的構(gòu)造的一例的俯視圖。在圖 2中，柵極絕緣膜6、柵極電極7、層間絕緣層8及源極電極9被省略了。沿著圖2的I-I線 切割的部分的剖面圖為圖1。在圖2所示的例子中，在俯視的情況下，η+型源極區(qū)域5具有四角框狀的形狀，ρ 型阱接觸區(qū)域2配置為被包圍在η+型源極區(qū)域5的四角框內(nèi)。ρ型阱區(qū)域3與η+型源極 區(qū)域5及ρ型阱接觸區(qū)域2的基板11側(cè)表面相接地配置，ρ型阱擴展區(qū)域4配置為夾持η+ 型源極區(qū)域5及ρ型阱區(qū)域3的側(cè)面。ρ型阱區(qū)域3的基板11側(cè)表面與ρ型阱擴展區(qū)域4的基板11側(cè)表面相比，其距離 外延層1表面的深度深。在各區(qū)域中，關(guān)于距外延層1的表面的深度，ρ型阱接觸區(qū)域2有0. 2 0. 5 μ m、 η.型源極區(qū)域5有0. 05 0. 1 μ m、ρ型阱區(qū)域3有0. 2 0. 7 μ m、ρ型阱擴展區(qū)域4有 0. 15 0. 5 μ m0在外延層1上依次層疊柵極絕緣膜6及柵極電極7。柵極絕緣膜6例如由氧化硅 (SiO2)構(gòu)成，配置為跨在η+型源極區(qū)域5的外周緣部和P型阱擴展區(qū)域4外之間，覆蓋著 在η+型源極區(qū)域5的外周緣部和ρ型阱擴展區(qū)域4外之間的外延層1的表面。柵極電極7例如由多晶硅構(gòu)成，與外部電極端子連接。層間絕緣層8例如由SiO2構(gòu)成，配置為覆蓋柵極絕緣膜6及柵極電極7，將源極電 極9和柵極電極7絕緣。
源極電極9例如由鋁(Al)等的金屬形成，形狀例如在俯視的狀態(tài)下有四角形狀， 且配置在層間絕緣層8上。源極電極9與包括η+型源極區(qū)域5的內(nèi)周緣部的表面和ρ型 阱接觸區(qū)域2的表面在內(nèi)的源極接觸區(qū)域連接。也可以隔著Ni等的金屬薄膜與源極接觸 區(qū)域連接。漏極電極10例如由Al等的金屬構(gòu)成，配置為在基板11的背面?zhèn)?與外延層1相 反的側(cè))整體覆蓋基板11的背面。為了確保半導體裝置的耐壓，優(yōu)選含有ρ型雜質(zhì)的護環(huán)(省略圖示)被配置在外 延層1的外周緣部的表面附近。在從外延層1的表面向基板11的深度方向，P型阱區(qū)域3具有的ρ型雜質(zhì)的濃度 的濃度峰值位置比P型阱擴展區(qū)域4具有的P型雜質(zhì)的濃度的濃度峰值位置深。ρ型阱區(qū)域3的ρ型雜質(zhì)濃度，在最深部(與外延層1的交界部)附近具有峰值， 優(yōu)選越接近表面越連續(xù)、緩慢地降低。例如，ρ型阱區(qū)域3的ρ型雜質(zhì)的峰值濃度為2 X IO17 3 X 1018cnT3，優(yōu)選4 X IO17 2X 1018cm_3。另外，ρ型雜質(zhì)濃度的峰值位置為0. 3 0. 6 μ m，優(yōu)選0. 4 0. 5 μ m。ρ型阱擴展區(qū)域4的ρ型雜質(zhì)濃度，在最深部(與外延層1的交界部)附近具有峰 值，優(yōu)選越接近表面越連續(xù)、緩慢地降低。例如，ρ型阱擴展區(qū)域4的ρ型雜質(zhì)的峰值濃度為IXlO17 2X1018cm_3，優(yōu)選 5X IO17 IX 1018cm_3，在表面附近的ρ型雜質(zhì)濃度為IX IO16cnT3以下，優(yōu)選5X IO15cnT3以 下。另外，P型雜質(zhì)濃度的峰值位置為0. 2 0. 5 μ m，優(yōu)選0. 3 0. 4 μ m。優(yōu)選，ρ型阱接觸區(qū)域2與ρ型阱區(qū)域3及ρ型阱擴展區(qū)域4相比，其ρ型雜質(zhì)的 平均濃度高。因P型雜質(zhì)的平均濃度高，故降低了通態(tài)電阻。(工作原理)本發(fā)明的第1實施方式所涉及的功率型MOSFET的工作原理如下所述。向柵極電極7施加正的電壓。通過該電壓施加，從而在柵極電極7下的ρ型阱擴 展區(qū)域4的表層部形成了反轉(zhuǎn)層，通過該反轉(zhuǎn)層導通了 η+型源極區(qū)域5和外延層1。由此， 電流能夠從外延層1下的基板11背面所設(shè)置的漏極電極10流向η+型源極區(qū)域5的表面 所設(shè)置的源極電極9。S卩、能夠通過施加于柵極電極的電壓來控制電流。(制造方法)圖3及圖4是對本發(fā)明的第1實施方式的半導體裝置的制造方法進行說明的圖。本發(fā)明的第1實施方式所涉及的半導體裝置的制造方法具有在含有碳化硅、由 第1主電極區(qū)域構(gòu)成的基板11的表面，形成由碳化硅構(gòu)成的第1導電型外延層1的工序； 通過用第2導電型用掩模向外延層1的表面層離子注入第2導電型雜質(zhì)，來形成第2導電 型阱擴展區(qū)域4的工序；通過用第1導電型用掩模向外延層1的表面層離子注入第2導電 型雜質(zhì)，來形成第2導電型阱區(qū)域3的工序；和通過用第1導電型用掩模離子注入第1導電 型雜質(zhì)，來形成第1導電型的第2主電極區(qū)域5的工序。以下，對制造工序進行詳細敘述。(a)首先，如圖3(a)所示，在形成有η+型SiC半導體的基板11的表面，使與基板 11相同的η型SiC半導體外延生長，從而形成了外延層1。(b)其次，如圖3(b)所示，用能同時形成護環(huán)部的ρ型區(qū)域形成用掩模，在外延層1的表層部，根據(jù)離子注入法，在注入能量250keV、劑量1.8X1013cm_2的照射條件下，摻雜 (doping)p型雜質(zhì)，形成了 ρ型阱擴展區(qū)域4。作為ρ型雜質(zhì)，能夠舉出B、Al、In、Ga等。也可優(yōu)選利用B或Al。這里，通過調(diào)節(jié)注入能量，能夠控制形成有ρ型雜質(zhì)的深度。另外，通過調(diào)節(jié)劑量， 能夠控制P型雜質(zhì)的濃度。圖5 9示出下述例子在改變了注入能量和劑量的情況下，距所得到的雜質(zhì)濃度 的外延層1的表面的深度方向的濃度的例子。圖8是表示在上述照射條件下得到的、ρ型阱擴展區(qū)域4具有的ρ型雜質(zhì)的深度 方向的濃度的一例的圖。關(guān)于濃度的峰值位置，距外延層1的表面的深度約為0. 31μπι。在 峰值位置的P型雜質(zhì)濃度約為IX 1018cm_3，在表面附近約為5X 1015cm_3。(c)接著，如圖3(c)所示，用η型源極區(qū)域形成用掩模，在外延層1的表面層，根據(jù) 離子注入法，在注入能量380keV、劑量3. 6 X IO13CnT2的照射條件下，例如摻雜作為ρ型雜質(zhì) 的Al，從而形成了 ρ型阱區(qū)域3。由此，由于在ρ型阱區(qū)域3中，除了 ρ型阱擴展區(qū)域4的雜 質(zhì)濃度以外還調(diào)和P型阱區(qū)域3的雜質(zhì)濃度，故能夠有效防止在縱向引起的擊穿。此外，因 為P型阱區(qū)域3與溝道區(qū)域無關(guān)，所以雖然在表面的雜質(zhì)濃度變高，但是卻不影響遷移率。圖5是表示在上述的照射條件下得到的、ρ型阱區(qū)域3具有的ρ型雜質(zhì)的深度方 向的濃度的一例的圖。關(guān)于濃度的峰值位置，與P型阱擴展區(qū)域4的情況相比，通過提高注 入能量，從而距外延層1的表面的深度形成在更深的位置，該深度約為0. 48 μ m。另外，在峰 值位置的P型雜質(zhì)濃度約為2X 1018cm_3。(d)接著，如圖4(d)所示，利用相同的η型源極區(qū)域形成用掩模，根據(jù)離子注入法 離子注入η型雜質(zhì)，從而形成了 η+型源極區(qū)域5。接著，用ρ型阱接觸區(qū)域形成用掩模，形 成了 P型阱接觸區(qū)域2。作為η型雜質(zhì)，能夠舉出N，P，As，Sb等。也可優(yōu)選N或P。(e)接著，如圖4(e)所示，在根據(jù)發(fā)熱(Pyrogenic)法熱氧化外延層1的表面并形 成了柵極絕緣膜6之后，根據(jù)減壓CVD(Chemical Vapor D印osition)法形成多晶硅，用光 刻法形成了柵極電極7。(f)接著，如圖4(f)所示，在根據(jù)發(fā)熱法進行熱氧化并形成了層間絕緣層8之后， 根據(jù)RIE(Reactive Ion Etching)使外延層1的表面的電極接觸部分露出之后，對鋁等進 行蒸鍍，形成了源極電極9。(g)最后，在基板11的背面蒸鍍鋁等，形成了漏極電極10，從而完成了圖1所示的 半導體裝置。通過這樣的制造方法，能夠制造在ρ型阱區(qū)域3和ρ型阱擴展區(qū)域4中具有ρ型 雜質(zhì)濃度的峰值位置的深度不同的2級構(gòu)造的ρ阱構(gòu)造的半導體裝置。(模擬仿真)圖11 20表示本發(fā)明的第1實施方式所涉及的半導體裝置的模擬仿真結(jié)果，圖 21及22表示現(xiàn)有的半導體裝置的模擬仿真結(jié)果。關(guān)于圖11 22中的(a) (c)，在水平 方向(單位10_6m)及深度方向(單位10_6m)的二維方向上，(a)表示受主(acceptor)密 度分布、(b)表示空穴密度分布、(c)表示電流密度分布、(d)的橫軸表示將η+型源極區(qū)域 5和ρ型阱擴展區(qū)域4的界面設(shè)為零、從該界面向ρ型阱擴展區(qū)域4側(cè)的水平方向(單位IO-1V)、⑷的縱軸表示電流密度。圖10是表示模擬仿真下的形狀模型的圖，圖10(a)對應(yīng)于圖11 20的各(a) (c)的水平方向及深度方向的位置。圖10(b)對應(yīng)于圖21及22的各(a) (c)的水平方 向及深度方向的位置。關(guān)于ρ型雜質(zhì)(受主)的摻雜，是在第1級的ρ阱4 (ρ型阱擴展區(qū)域4)和第2級 的P阱3(p型阱區(qū)域3)中分別通過在不同的注入能量及劑量的條件下的照射進行的。關(guān)于上述得到的半導體裝置，在源極-漏極電極間施加逆電壓，并使其增加的情 況下，利用公知的裝置·模擬仿真方法進行了模擬仿真。如圖14、圖17、圖18及圖20所示，即使在耐壓1200V的情況下，也未發(fā)生第1級ρ 阱4的橫向45及第2級ρ阱3的縱向35的擊穿、在外延層1未流過電流，表示了高耐壓。如圖11、圖12、圖13、圖15、圖16及圖19所示，在這些雜質(zhì)照射條件下，發(fā)生了擊 穿?？墒?，關(guān)于擊穿剛剛發(fā)生前的耐壓，在圖11中為120V、在圖12中為500V、在圖13中為 700V、在圖15中為200V、在圖16中為800V、在圖19中為1100V，表示了高耐壓。另一方面，關(guān)于現(xiàn)有的半導體裝置而言，在摻雜ρ型雜質(zhì)(受主)的照射條件注 入能量380keV、劑量1. 8 X 1013cm_2下形成了僅有1級的ρ阱14的半導體裝置如圖21所示， 在耐壓500V的情況下，在僅有1級的ρ阱14的橫向41及縱向51發(fā)生了擊穿，電流流向了 外延層1。此外，在上述的現(xiàn)有的半導體裝置中，在將劑量提高至3. 6Χ IO13CnT2的情況下，如 圖22所示，即使耐壓1200V也不會發(fā)生擊穿?？墒?，在溝道區(qū)域的遷移率卻降低了。根據(jù)本發(fā)明的第1實施方式，ρ阱構(gòu)造為2級構(gòu)造，第1級ρ阱4的深部中的ρ型 雜質(zhì)濃度高，所以即使在施加了逆電位的情況下，也能夠抑制在P阱4的橫向45引起的擊 穿。另外，由于第2級ρ阱3的深部中的ρ型雜質(zhì)濃度高，所以能夠抑制在第2級ρ阱3的 縱向35引起的擊穿。根據(jù)本發(fā)明的第1實施方式，因為在第1級ρ阱4的表面附近的ρ型雜質(zhì)濃度低， 所以能夠確保良好的遷移率、能夠減少通態(tài)電阻。根據(jù)本發(fā)明的第1實施方式，因為在形成了 η+型源極區(qū)域5之后且在形成ρ阱3 之際利用共用的η型用掩模，所以能夠在制造工序不增加的情況下形成耐壓構(gòu)造。根據(jù)本發(fā)明的第1實施方式，因為ρ阱構(gòu)造為2級構(gòu)造，所以即使在和護環(huán)一起形 成第1級P阱4的制造工序中，也能夠?qū)⒆o環(huán)的雜質(zhì)濃度設(shè)定為期望濃度。根據(jù)本發(fā)明的第1實施方式所涉及的半導體裝置，能夠提高耐壓性、簡化制造工 序。[第2實施方式]參照圖23，對本發(fā)明的第2實施方式所涉及的半導體裝置進行說明。此外，在第2 實施方式中，對與第1實施方式相同的部分附加相同的參考符號，并省略重復的說明。圖23是表示被配置于外延層1的表面層的各雜質(zhì)區(qū)域的構(gòu)造的一例的俯視圖。 在圖23中，柵極絕緣膜6、柵極電極7、層間絕緣層8及源極電極9被省略了。沿著圖23的 I-I線的部分的剖面圖為圖1。本發(fā)明的第2實施方式所涉及的半導體裝置，如圖23所示，在俯視的狀態(tài)下為四 角形狀的η+型源極區(qū)域5相互隔離地配置，且配置有被η+型源極區(qū)域5夾持的ρ型阱接觸區(qū)域2。因為其他構(gòu)成與第1實施方式相同，故省略說明。由于第2實施方式所涉及的半導體裝置的制造方法中的形成η+型源極區(qū)域5的 方法與第1實施方式中的制造方法不同，其他的都與第1實施方式相同，所以省略重復的說 明。根據(jù)本發(fā)明的第2實施方式所涉及的半導體裝置，能夠提高耐壓性、簡化制造工序。[第3實施方式](半導體裝置的構(gòu)造)參照圖24，對作為本發(fā)明的第3實施方式所涉及的半導體裝置的IGBT進行說明。 其中，在第3實施方式中，對與第1實施方式相同的部分附加相同的參考符號，并省略重復 的說明。如圖24所示，第3實施方式的IGBT具備含有碳化硅、由第1主電極區(qū)域構(gòu)成的 基板31 ；層疊在基板31的表面、由碳化硅構(gòu)成的第1導電型外延層21 ；在外延層21的表 面層相互隔離地配置的第1導電型的第2主電極區(qū)域25 ；被第2主電極區(qū)域25夾持的第2 導電型阱接觸區(qū)域22 ；與第2主電極區(qū)域25及第2導電型阱接觸區(qū)域22的基板31側(cè)表 面相接地配置的第2導電型阱區(qū)域23 ；配置為夾持第2主電極區(qū)域25及第2導電型阱區(qū) 域23的第2導電型阱擴展區(qū)域24 ；隔著柵極絕緣膜26配置被在第2主電極區(qū)域25及被 外延層21的表面露出部夾持的第2導電型阱擴展區(qū)域24的表面的柵極電極27 ；與第2主 電極區(qū)域25及第2導電型阱接觸區(qū)域22的表面共同接觸地配置的第2主電極29 ；和配置 在基板31的與表面對置的背面的第1主電極30，其中，在從外延層21的表面向基板31的 深度方向，第2導電型阱區(qū)域23具有的第2導電型雜質(zhì)的濃度的濃度峰值位置比第2導電 型阱擴展區(qū)域24具有的第2導電型雜質(zhì)的濃度的濃度峰值位置深。由第1主電極區(qū)域構(gòu)成的基板31具有第2導電型，第1主電極區(qū)域為集電極區(qū)域， 第2主電極區(qū)域25為發(fā)射極區(qū)域，第1主電極30為集電極電極，第2主電極29為發(fā)射極 電極。以下，第1導電型為η型、第2導電型為P型。含有碳化硅(SiC)的基板31由ρ型雜質(zhì)濃度相對高的P+型SiC半導體構(gòu)成，在 基板31的表面配置有η型SiC半導體外延層21。在外延層21的表面層，在俯視的狀態(tài)下為四角形狀的η+型發(fā)射極區(qū)域25相互隔 離地配置，且配置有被η+型發(fā)射極區(qū)域25夾持的ρ型阱接觸區(qū)域22。ρ型阱區(qū)域23配置 為與η+型發(fā)射極區(qū)域25及ρ型阱接觸區(qū)域22的基板31側(cè)表面相接，ρ型阱擴展區(qū)域24 配置為夾持η+型發(fā)射極區(qū)域25及ρ型阱區(qū)域23的側(cè)面。ρ型阱區(qū)域23的基板31側(cè)表面與ρ型阱擴展區(qū)域24的基板31側(cè)表面相比，距外 延層21表面的深度深。在各區(qū)域中，關(guān)于距外延層21的表面的深度，ρ型阱接觸區(qū)域22有0. 2 0. 5 μ m、 η.型發(fā)射極區(qū)域25有0. 05 0. 1 μ m、p型阱區(qū)域23有0. 2 0. 7 μ m、p型阱擴展區(qū)域24 有 0. 15 0. 5 μ m0柵極絕緣膜26及柵極電極27依次層疊在外延層21上。柵極絕緣膜26例如由氧 化硅(SiO2)構(gòu)成，配置為跨在η+型發(fā)射極區(qū)域25的外周緣部與ρ型阱擴展區(qū)域24外之間，覆蓋了 n+型發(fā)射極區(qū)域25的外周緣部與ρ型阱擴展區(qū)域24外之間的外延層21的表面。柵極電極27例如由多晶硅構(gòu)成，與外部電極端子連接。層間絕緣層28例如由SiO2構(gòu)成，配置為覆蓋柵極絕緣膜26及柵極電極27，將發(fā) 射極電極29和柵極電極27絕緣。發(fā)射極電極29例如由鋁(Al)等的金屬構(gòu)成，在俯視的狀況下，形狀例如具有四角 形狀，且配置在層間絕緣層28上。發(fā)射極電極29與包括η+型發(fā)射極區(qū)域25的內(nèi)周緣部 的表面和P型阱接觸區(qū)域22的表面在內(nèi)的接觸區(qū)域連接。也可隔著Ni等的金屬薄膜與接 觸區(qū)域連接。集電極電極30例如由Al等的金屬構(gòu)成，配置為在基板31的背面?zhèn)?與外延層21 相反的側(cè))整體覆蓋基板31的背面。為了確保半導體裝置的耐壓，優(yōu)選含有ρ型雜質(zhì)的護環(huán)(省略圖示)配置在外延 層21的外周緣部的表面附近。因為ρ型阱區(qū)域23具有的ρ型雜質(zhì)的濃度與第1實施方式中的P型阱區(qū)域3的 濃度相同、P型阱擴展區(qū)域24具有的P型雜質(zhì)的濃度與第1實施方式中的ρ型阱擴展區(qū)域 4的濃度相同，故省略說明。(工作原理)本發(fā)明的第3實施方式所涉及的IGBT的工作原理如下所述。在發(fā)射極電極29施加了負的電壓、集電極電極30施加了正的電壓的狀態(tài)下，向柵 極電極27施加比發(fā)射極電壓高的電壓。通過該電壓施加，從而在柵極電極27下的ρ型阱 擴展區(qū)域24的表層部形成有反轉(zhuǎn)層，電子從發(fā)射極區(qū)域25經(jīng)由反轉(zhuǎn)層而注入基板31，并且 空穴從基板31向外延層21注入。由此，電流從外延層21下的基板31背面所設(shè)置的集電 極電極30流向發(fā)射極區(qū)域25的表面所設(shè)置的發(fā)射極電極29。通過施加于柵極電極27的 電壓能夠控制該電流。關(guān)于第3實施方式所涉及的半導體裝置的制造方法，其形成基板31的方法與第1 實施方式中的制造方法不同，因為其他都與第1實施方式相同，故省略了重復的說明。根據(jù)本發(fā)明的第3實施方式所涉及的半導體裝置，能夠提高耐壓性、簡化制造工序。[其他的實施方式]以上，雖然通過上述的第1至第3實施方式對本發(fā)明進行了詳細說明，但是對于本 技術(shù)領(lǐng)域的技術(shù)人員來說，本發(fā)明并不限定于在本說明書中說明的第1至第3實施方式是 顯而易見的。本發(fā)明只要在不脫離由權(quán)利要求書所規(guī)定的本發(fā)明的宗旨及范圍，就能夠進 行修正及變更來加以實施。因此，本說明書的記載只是為了例示說明，不具有對本發(fā)明作任 何限制的意思。以下，對變更了上述的第1至第3實施方式的一部分的變更方式進行說明。在上述的第1至第3實施方式所涉及的半導體裝置中，雖然將第1導電型作為η 型、將第2導電型作為ρ型進行了說明，但也可將第1導電型作為ρ型、將第2導電型作為 η型。在該構(gòu)成中，得到分別與上述的第1至第3實施方式同樣的效果。
權(quán)利要求
一種半導體裝置，具備含有碳化硅，由第1主電極區(qū)域構(gòu)成的基板；層疊在所述基板的表面，由碳化硅構(gòu)成的第1導電型外延層；在所述外延層的表面層相互隔離地配置的第1導電型的第2主電極區(qū)域；被所述第2主電極區(qū)域夾持的第2導電型阱接觸區(qū)域；與所述第2主電極區(qū)域及所述第2導電型阱接觸區(qū)域的所述基板側(cè)表面相接地配置的第2導電型阱區(qū)域；配置為夾持所述第2主電極區(qū)域及所述第2導電型阱區(qū)域的第2導電型阱擴展區(qū)域；隔著柵極絕緣膜而在被所述第2主電極區(qū)域及所述外延層的表面露出部夾持的所述第2導電型阱擴展區(qū)域的表面配置的柵極電極；與所述第2主電極區(qū)域及所述第2導電型阱接觸區(qū)域的表面共同接觸地配置的第2主電極；和配置在所述基板的與表面對置的背面的第1主電極，在從所述外延層的表面向所述基板的深度方向，所述第2導電型阱區(qū)域具有的第2導電型雜質(zhì)的濃度的濃度峰值位置比所述第2導電型阱擴展區(qū)域具有的所述第2導電型雜質(zhì)的濃度的濃度峰值位置深。
2.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于，所述第1主電極區(qū)域具有第1導電型，并且所述第1主電極區(qū)域為漏極區(qū)域、所述第2 主電極區(qū)域為源極區(qū)域、所述第1主電極為漏極電極、所述第2主電極為源極電極。
3.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于，所述第1主電極區(qū)域具有第2導電型，并且所述第1主電極區(qū)域為集電極區(qū)域、所述第 2主電極區(qū)域為發(fā)射極區(qū)域、所述第1主電極為集電極電極、所述第2主電極為發(fā)射極電極。
4.根據(jù)權(quán)利要求1 3中任意一項所述的半導體裝置，其特征在于，所述第2導電型阱區(qū)域的濃度峰值位置的第2導電型雜質(zhì)的濃度比所述第2導電型阱 擴展區(qū)域的濃度峰值位置的第2導電型雜質(zhì)的濃度高。
5.根據(jù)權(quán)利要求1 4中任意一項所述的半導體裝置，其特征在于，所述第2導電型阱區(qū)域的所述基板側(cè)表面與所述第2導電型阱擴展區(qū)域的所述基板側(cè) 表面相比，其距離所述外延層的表面的深度深。
全文摘要
本發(fā)明提供一種能提高耐壓性、簡化制造工序的半導體裝置。本發(fā)明的半導體裝置具備層疊在含有SiC的n+型基板(11)，含有SiC的n型外延層(1)；在外延層(1)的表面層相互隔離地配置的n+型源極區(qū)域(5)；被源極區(qū)域(5)夾持的p型阱接觸區(qū)域(2)；與源極區(qū)域(5)及p型阱接觸區(qū)域(2)的基板(11)側(cè)表面相接地配置的p型阱區(qū)域(3)；配置為夾持源極區(qū)域(5)及p型阱區(qū)域(3)的p型阱擴展區(qū)域(4)。在從外延層(1)的表面向基板(11)的深度方向，p型阱區(qū)域(3)的雜質(zhì)濃度的濃度峰值位置比p型阱擴展區(qū)域(4)的雜質(zhì)濃度的濃度峰值位置深。
文檔編號H01L29/78GK101939843SQ200980104440
公開日2011年1月5日 申請日期2009年2月6日 優(yōu)先權(quán)日2008年2月6日
發(fā)明者大塚拓一, 箕谷周平 申請人:羅姆股份有限公司