專利名稱：半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器件，特別涉及一種由SRAM (Static Random Access Memory，靜態(tài)隨機(jī)存取存儲(chǔ)器)所構(gòu)成的半導(dǎo)體存儲(chǔ)器件。
背景技術(shù)：
為了實(shí)現(xiàn)半導(dǎo)體器件的高集成化、高性能化，已有提出一種在半導(dǎo)體基板的表面 形成柱狀半導(dǎo)體，且具有在其側(cè)壁以包圍柱狀半導(dǎo)體層的方式所形成的柵極的縱型柵極晶 體管的SGT(Surrounding Gate Transistor，環(huán)繞柵極晶體管)的方案(例如專利文獻(xiàn)1 日本特開平2-188966)。在SGT中是于垂直方向配置有漏極、柵極、源極，因此相較于現(xiàn)有技 術(shù)的平面(planar)型晶體管可將所占面積大幅縮小。使用SGT構(gòu)成LSI (大規(guī)模集成電路)時(shí)，作為這些快取(cache)用存儲(chǔ)器，須使 用由SGT的組合所構(gòu)成的SRAM(以下稱SGT-SRAM)。近年來(lái)，由于對(duì)于搭載于LSI的SRAM 的大容量化有極大要求，因此要求在使用SGT時(shí)也要實(shí)現(xiàn)具有極小的存儲(chǔ)單位(cell)面積 的SRAM。然而，在SGT-SRAM中，也通過(guò)發(fā)揮晶體管形成于縱方向的特征，相較于現(xiàn)有技術(shù)的 由平面型晶體管所構(gòu)成的SRAM可將SRAM存儲(chǔ)單位面積縮小。將專利文獻(xiàn)1的實(shí)施例所示使用4個(gè)SGT與2個(gè)負(fù)載電阻元件所構(gòu)成的E/R型 4T-SRAM的平面圖顯示于圖20中(a)，且將平面圖的沿切割線(cutline) A-A’的剖面圖顯 示于圖20中(b)。參照?qǐng)D20中(a)的平面圖及圖20中(b)的剖面圖說(shuō)明如下。SRAM存儲(chǔ)單位的構(gòu) 成包括存取晶體管，用以存取由2個(gè)柱狀硅層(601a、601b)所形成的存儲(chǔ)器存儲(chǔ)單位；驅(qū) 動(dòng)晶體管，為了進(jìn)行讀取及寫入由2個(gè)柱狀硅層(602a、602b)所形成的數(shù)據(jù)而驅(qū)動(dòng)存儲(chǔ)器 存儲(chǔ)單位；及由多晶硅配線所形成的2個(gè)負(fù)載電阻元件(Ra6、Rb6)。在各個(gè)柱狀硅層的底 部形成下部擴(kuò)散層(607a、607b、607c)，而于上部形成上部擴(kuò)散層608，于柱狀硅層的周圍 則形成柵極電極(606a至606c)。BL6及BLB6為位線、WL6為字線(word line)、Vcc6為電源電位配線、Vss6為接地 電位配線。此外，Ma6及Mb6是顯示由配線層所形成的用以存儲(chǔ)數(shù)據(jù)的存儲(chǔ)節(jié)點(diǎn)(node)。(專利文獻(xiàn)1)日本特開平2-188966號(hào)公報(bào)

發(fā)明內(nèi)容
(發(fā)明所欲解決的問(wèn)題)然而，關(guān)于上述SRAM具有下述問(wèn)題。首先，在上述SRAM中，是通過(guò)配線層(Ma6、Mb6)形成存儲(chǔ)節(jié)點(diǎn)，而于數(shù)據(jù)讀取時(shí)， 存儲(chǔ)節(jié)點(diǎn)的數(shù)據(jù)被讀取于存取晶體管的底部的下部擴(kuò)散層(607a、607b)。所讀取的數(shù)據(jù)通 過(guò)接點(diǎn)(contact) (603a、603b)傳送至由配線層所構(gòu)成的位線(BL6、BLB6)。在此，接點(diǎn)并 非為用以構(gòu)成SRAM的必須的要素，而于例如可由柱狀硅層底部的下部擴(kuò)散層形成存儲(chǔ)節(jié) 點(diǎn)的SRAM構(gòu)成時(shí)，由于存儲(chǔ)節(jié)點(diǎn)的數(shù)據(jù)通過(guò)形成于存取晶體管的上部的接點(diǎn)而傳送至由
4配線層所構(gòu)成的位線，因此上述SRAM中的接點(diǎn)(603a、603b)不再需要。因此，可將SRAM存 儲(chǔ)單位面積縮小相當(dāng)于2個(gè)接點(diǎn)的面積。接著，在上述SRAM中，由于負(fù)載電阻元件(Ra6、Rb6)是由多晶硅配線層所形成，因 此形成負(fù)載電阻元件所導(dǎo)致的SRAM存儲(chǔ)單位面積的增加即甚大。因此，為了縮小SRAM存 儲(chǔ)單位面積，須使用追加面積較少的負(fù)載電阻元件。再者，在上述SRAM中，字線WL6是由多晶硅所形成，因此成為高電阻。為了達(dá)成目 前LSI所要求的動(dòng)作速度，須于字線加裝1個(gè)追加的接點(diǎn)，并通過(guò)配線層支持字線，借此而 降低電阻。因此，上述SRAM存儲(chǔ)單位的面積將更為增大。綜上所述，在上述SRAM中，相較于由平面晶體管所構(gòu)成的SRAM存儲(chǔ)單位，晶體管 形成于縱方向的部分雖可縮小面積，若考慮到上述問(wèn)題，則可進(jìn)一步縮小面積。本發(fā)明是有鑒于上述情形而研創(chuàng)，其目的為在使用SGT的E/R型4T-SRAM中實(shí)現(xiàn) 面積更小的SRAM存儲(chǔ)單位。(解決問(wèn)題的手段)依據(jù)本發(fā)明，提供一種半導(dǎo)體存儲(chǔ)器件，其包括有在基板上形成有4個(gè)MOS晶體管 及2個(gè)負(fù)載電阻元件的絕緣膜上所配列的靜態(tài)(static)型存儲(chǔ)器存儲(chǔ)單位，其特征在于， 所述4個(gè)MOS晶體管分別是將源極擴(kuò)散層、漏極擴(kuò)散層及柱狀半導(dǎo)體層在基板上所形成的絕緣膜上朝垂直方 向階層性地配置，而所述柱狀半導(dǎo)體層配置于所述源極擴(kuò)散層與所述漏極擴(kuò)散層之間，且 于所述柱狀半導(dǎo)體層的側(cè)壁形成有柵極；發(fā)揮作為第1及第2NM0S的存取晶體管、第1及第2NM0S的驅(qū)動(dòng)晶體管的功能，其 中該第1及第2NM0S的存取晶體管是用以為了保持存儲(chǔ)器存儲(chǔ)單位數(shù)據(jù)而供給電荷并且對(duì) 存儲(chǔ)器進(jìn)行存取，而該第1及第2NM0S的驅(qū)動(dòng)晶體管是用以為了寫入及讀取存儲(chǔ)器存儲(chǔ)單 位的數(shù)據(jù)而驅(qū)動(dòng)存儲(chǔ)節(jié)點(diǎn)；第1NM0S的存取晶體管及第1NM0S的驅(qū)動(dòng)晶體管相互鄰接配列；第2NM0S的存取晶體管及第2NM0S的驅(qū)動(dòng)晶體管相互鄰接配列；在第1NM0S的存取晶體管及第1NM0S的驅(qū)動(dòng)晶體管中發(fā)揮作為保持?jǐn)?shù)據(jù)的第1存 儲(chǔ)節(jié)點(diǎn)功能的第1擴(kuò)散層作為所述第1NM0S的存取晶體管及所述第1NM0S的驅(qū)動(dòng)晶體管共 通的擴(kuò)散層而配置于所述絕緣膜上；在第2NM0S的存取晶體管及第2NM0S的驅(qū)動(dòng)晶體管中發(fā)揮作為保持?jǐn)?shù)據(jù)的第2存 儲(chǔ)節(jié)點(diǎn)功能的第2擴(kuò)散層作為所述第2NM0S的存取晶體管及所述第2NM0S的驅(qū)動(dòng)晶體管共 通的擴(kuò)散層而配置于所述絕緣膜上；將所述2個(gè)負(fù)載電阻元件的各個(gè)分別配置于所述第1擴(kuò)散層及所述第2擴(kuò)散層之上。此外，在本發(fā)明的另一優(yōu)選的實(shí)施例中，在所述半導(dǎo)體器件中，所述2個(gè)負(fù)載電 阻元件是形成作為由所述第1擴(kuò)散層上所形成的半導(dǎo)體或金屬所構(gòu)成的第1接點(diǎn)插塞 (contact plug)及由所述第2擴(kuò)散層上所形成的半導(dǎo)體或金屬所構(gòu)成的第2接點(diǎn)插塞。此外，在本發(fā)明的另一優(yōu)選的實(shí)施例中，在所述半導(dǎo)體器件中，從第1及第2NM0S 的存取晶體管的柵極電極延伸的柵極配線上所形成的接點(diǎn)的至少一個(gè)，是與從相鄰接的存 儲(chǔ)器存儲(chǔ)單位的NMOS的存取晶體管的柵極電極延伸的柵極配線上所形成的接點(diǎn)共有化。
此外，在本發(fā)明的另一優(yōu)選實(shí)施例中，從發(fā)揮作為所述第1存儲(chǔ)節(jié)點(diǎn)功能的擴(kuò)散 層上所形成的驅(qū)動(dòng)晶體管的柵極延伸的柵極配線，通過(guò)與發(fā)揮作為所述第2存儲(chǔ)節(jié)點(diǎn)功能 的擴(kuò)散層共通的接點(diǎn)而連接；從發(fā)揮作為所述第2存儲(chǔ)節(jié)點(diǎn)功能的擴(kuò)散層上所形成的驅(qū)動(dòng)晶體管的柵極延伸 的柵極配線，通過(guò)與發(fā)揮作為所述第1存儲(chǔ)節(jié)點(diǎn)功能的擴(kuò)散層共通的接點(diǎn)而連接。此外，在本發(fā)明的另一優(yōu)選的實(shí)施例中，用以形成存取晶體管的柱狀半導(dǎo)體層、與 用以形成驅(qū)動(dòng)晶體管的柱狀半導(dǎo)體層的側(cè)壁的周圍長(zhǎng)(peripherallength)，是根據(jù)讀取時(shí) 的動(dòng)作裕度(margin)及寫入時(shí)的動(dòng)作裕度而決定。此外，依據(jù)本發(fā)明，在所述半導(dǎo)體器件中，所述4個(gè)MOS晶體管配列2行(row) 2列 (column)于所述絕緣膜上；所述4個(gè)MOS晶體管配列2行2列于所述絕緣膜上，所述第1NM0S的存取晶體管配列于第1行第1列，所述第1NM0S的驅(qū)動(dòng)晶體管配列于第2行第1列，所述第2NM0S的存取晶體管配列于第1行第2列，所述第2NM0S的驅(qū)動(dòng)晶體管配列于第2行第2列。此外，依據(jù)本發(fā)明，在所述半導(dǎo)體器件中，所述4個(gè)MOS晶體管配列2行2列于所 述絕緣膜上；所述4個(gè)MOS晶體管配列2行2列于所述絕緣膜上，所述第1NM0S的存取晶體管配列于第1行第1列，所述第1NM0S的驅(qū)動(dòng)晶體管配列于第2行第1列，所述第2NM0S的存取晶體管配列于第2行第2列，所述第2NM0S的驅(qū)動(dòng)晶體管配列于第1行第2列。


圖1是顯示本發(fā)明第1實(shí)施例的SRAM的等效電路。 圖2是本發(fā)明第1實(shí)施例的SRAM的平面圖。 圖3(a)是本發(fā)明第1實(shí)施例的SRAM的剖面圖。 圖3(b)是本發(fā)明第1實(shí)施例的SRAM的剖面圖。 圖3(c)是本發(fā)明第1實(shí)施例的SRAM的剖面圖。 圖3(d)是本發(fā)明第1實(shí)施例的SRAM的剖面圖。 圖4是依步驟順序顯示本發(fā)明的制造方法的步驟圖。 圖5是本發(fā)明的外圍電路及邏輯電路的一例的CMOS反相器的平面圖。 圖6是依步驟順序顯示本發(fā)明的制造方法的步驟圖。 圖7是依步驟順序顯示本發(fā)明的制造方法的步驟圖。 圖8是依步驟順序顯示本發(fā)明的制造方法的步驟圖。 圖9是依步驟順序顯示本發(fā)明的制造方法的步驟圖。 圖10是依步驟順序顯示本發(fā)明的制造方法的步驟圖。 圖11是依步驟順序顯示本發(fā)明的制造方法的步驟圖。 圖12是依步驟順序顯示本發(fā)明的制造方法的步驟圖。
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圖13是依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖14是依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖15是依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖16是本發(fā)明第2實(shí)施例的SRAM的平面圖。圖17是本發(fā)明第3實(shí)施例的SRAM的平面圖。圖18是本發(fā)明第4實(shí)施例的SRAM的平面圖。圖19是本發(fā)明第5實(shí)施例的SRAM的平面圖。圖20是顯示使用現(xiàn)有技術(shù)SGT的SRAM的平面圖及剖面圖。其中，附圖標(biāo)記說(shuō)明如下101、201、301、401、501 埋入氧化膜102a、202a、302a、402a、502a、102b、202b、302b、402b、502b 平面狀硅層103a、103b N+漏極擴(kuò)散層106a、206a、306a、406a、506a、106b、206b、306b、406b、506b 存取晶體管源極擴(kuò)散
層上接點(diǎn)107、207、307a、407a、307b、407b、507 存取晶體管柵極配線上接點(diǎn)108a、208a、308a、408a、508a、108b、208b、308b、408b、508b 驅(qū)動(dòng)晶體管源極擴(kuò)散
層上接點(diǎn)110a、510a、110b、510b 存儲(chǔ)節(jié)點(diǎn)上接點(diǎn)llla、511a、lllb、511b 柵極配線上接點(diǎn)210a、210b、310a、310b、410a、410b 共通接點(diǎn)114 N+源極擴(kuò)散層 117柵極絕緣膜118 柵極電極118a、118b、118c 柵極配線119氮化硅膜120平面狀硅層121a、121b存取晶體管柱狀硅層122a、122b驅(qū)動(dòng)晶體管柱狀硅層131氧化硅膜 132氮化硅膜側(cè)壁133 光刻膠 601a、601b 存取晶體管602a,602b 驅(qū)動(dòng)晶體管603a、603b、604a、604b、605 接點(diǎn)606a、606b、606c 柵極電極607,607a,607b N+下部擴(kuò)散層608 N+上部擴(kuò)散層 611 LOCOSBL1、BL2、BL3、BL4、BL5、BL6、BLB1、BLB2、BLB3、BLB4、BLB5、BLB6 位線Mal、Mbl、Ma6、Mb6 存儲(chǔ)節(jié)點(diǎn)Nal、Nbl、Na5、Nb5 節(jié)點(diǎn)連接配線Qall、Qa21、Qal2、Qa22、Qal3、Qa23、Qal4、Qa24、Qal5、Qa25 存取晶體管Qdll、Qd21、Qdl2、Qd22、Qdl3、Qd23、Qdl4、Qd24、Qdl5、Qd25 驅(qū)動(dòng)晶體管Ral、Rbl、Ra2、Rb2、Ra3、Rb3、Ra4、Rb4、Ra5、Rb5、Ra6、Rb6 負(fù)載電阻元件Vccl 電源電位
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Vccla、Vcclb、Vss2a、Vcc2b、Vcc3、Vcca、Vcc4b、Vcc5a、Vcc5b、Vcc6、Vssl、Vss2、 Vss3a、Vss3b、Vss4、Vss5、Vss6 接地電位線Vssl 接地電位WL1、WL2、WL3、WL4、WL5、WL6 字線
具體實(shí)施例方式(實(shí)施例1)圖1是顯示使用在本發(fā)明的E/R型4T-SRAM的存儲(chǔ)器存儲(chǔ)單位的等效電路圖。在 圖1中各元件符號(hào)顯示如下BL1及BLBl為位線、WLl為字線、Vccl為電源電位、Vssl為接 地電位、Qall及Qa21為用以對(duì)存儲(chǔ)器存儲(chǔ)單位進(jìn)行存取的存取晶體管、Qdll及Qd21是為 讀取及寫入存儲(chǔ)器存儲(chǔ)單位的數(shù)據(jù)而驅(qū)動(dòng)存儲(chǔ)節(jié)點(diǎn)的驅(qū)動(dòng)晶體管、Ral及Rbl是用以供給 電荷至存儲(chǔ)節(jié)點(diǎn)的負(fù)載電阻元件、Mal及Mbl是用以存儲(chǔ)數(shù)據(jù)的存儲(chǔ)節(jié)點(diǎn)。圖2是顯示使用本發(fā)明的SRAM存儲(chǔ)器存儲(chǔ)單位的布局圖。在SRAM存儲(chǔ)單位布局 內(nèi)，重復(fù)配置有圖2所示的單元存儲(chǔ)單位UC。圖3(a)至圖3(d)是顯示圖2的布局圖的沿 切割線A-A’至D-D’的剖面結(jié)構(gòu)。首先參照?qǐng)D2及圖3說(shuō)明本發(fā)明的布局。在形成于基板上的埋入氧化膜層101等的絕緣膜上形成有平面狀硅層(102a、 102b)，且上述平面狀硅層(102a、102b)通過(guò)進(jìn)行雜質(zhì)注入等而成為N+擴(kuò)散層(103a、 103b)。平面狀硅層(102aU02b)分別發(fā)揮作為存儲(chǔ)節(jié)點(diǎn)(MaUMbl)功能。Qall及Qa21為 存取晶體管、Qdll及Qd21為驅(qū)動(dòng)晶體管、Ral及Rbl為由多晶硅等所構(gòu)成的接點(diǎn)插塞所形 成的負(fù)載電阻元件。在本實(shí)施例中，1個(gè)單元存儲(chǔ)單位UC包括有配列2行2列在埋入氧化膜層101上 的晶體管。在第1列，于第1存儲(chǔ)節(jié)點(diǎn)的平面狀硅層102a之上，從圖的上側(cè)分別配列有存 取晶體管Qall及驅(qū)動(dòng)晶體管Qdll。此外，在第2列，于第2存儲(chǔ)節(jié)點(diǎn)的平面狀硅層102b之 上，從圖的上側(cè)分別配列有存取晶體管Qa21及驅(qū)動(dòng)晶體管Qd21。本實(shí)施例的SRAM存儲(chǔ)單 位陣列是通過(guò)將具備此種4個(gè)晶體管的單元存儲(chǔ)單位(unit cell)UC連續(xù)地配列于圖的上 下方向所構(gòu)成。由圖2及圖3可明了，發(fā)揮作為第1存儲(chǔ)節(jié)點(diǎn)功能的N+擴(kuò)散層103a(平面狀硅 層102a)是作為存取晶體管Qall及驅(qū)動(dòng)晶體管Qdll共通的擴(kuò)散層而配置于埋入氧化膜層 101上。此外，同樣地，發(fā)揮作為第2存儲(chǔ)節(jié)點(diǎn)功能的N+擴(kuò)散層103b (平面狀硅層102b)是 作為存取晶體管Qa21及驅(qū)動(dòng)晶體管Qd21共通的擴(kuò)散層而配置于埋入氧化膜層101上。形成于平面狀硅層102a上的接點(diǎn)IlOa通過(guò)節(jié)點(diǎn)連接配線Nal而與在從驅(qū)動(dòng)晶體 管Qd21的柵極電極延伸的柵極配線上所形成的接點(diǎn)Illb連接，而形成于平面狀硅層102b 上的接點(diǎn)IlOb通過(guò)節(jié)點(diǎn)連接配線Nbl而與在從驅(qū)動(dòng)晶體管Qdll的柵極電極延伸的柵極配 線上所形成的接點(diǎn)Illa連接。形成于存取晶體管Qall上部的接點(diǎn)106a連接于位線BL1，而 形成于存取晶體管Qa21上部的接點(diǎn)106b連接于位線BLB1。在從存取晶體管Qall及Qa21 的柵極電極延伸的柵極配線上所形成的接點(diǎn)107是連接于字線WL1。此外，形成于驅(qū)動(dòng)晶體 管(Qdll、Qd21)上部的接點(diǎn)(108a、108b)均是連接于接地電位的配線層Vssl。通過(guò)多晶 硅等所形成的接點(diǎn)插塞的Ral及Rbl分別連接于電源電位的配線層Vccla及Vcclb。
字線的配線、位線的配線、電源電位的配線及接地電位的配線是與其他存儲(chǔ)器存 儲(chǔ)單位的配線共用，因此優(yōu)選為在較各存儲(chǔ)器存儲(chǔ)單位內(nèi)的配線的節(jié)點(diǎn)連接配線更上位(a higher-level layer)的層連接。另外，作為上述的階層性配線的一構(gòu)成例，為了使各配線不會(huì)與不應(yīng)接觸的接點(diǎn) 接觸，其構(gòu)成可實(shí)現(xiàn)為將節(jié)點(diǎn)連接配線(Nal)、節(jié)點(diǎn)連接配線(Nbl)、及接地電位的配線 Vssl形成在最下位的層，且將電源電位的配線(Vccla、Vcclb)形成于這些上位的層，且于 這些上位的層形成位線(BL1、BLB1)，將字線(WLl)配線在最上位的層。在本發(fā)明中，是將構(gòu)成SRAM的各晶體管的源極及漏極定義如下。關(guān)于驅(qū)動(dòng)晶體 管(Qdll、Qd21)是將在與接地電壓連接的柱狀半導(dǎo)體層的上部所形成的擴(kuò)散層定義為源 極擴(kuò)散層，且將在柱狀半導(dǎo)體層的下部所形成的擴(kuò)散層定義為漏極擴(kuò)散層。關(guān)于存取晶體 管(Qall、Qa21)，在柱狀半導(dǎo)體層的上部所形成的擴(kuò)散層及在下部所形成的擴(kuò)散層是依據(jù) 動(dòng)作狀態(tài)而均成為源極或漏極，為了簡(jiǎn)化起見(jiàn)，將在柱狀半導(dǎo)體層的上部所形成的擴(kuò)散層 定義為源極擴(kuò)散層，且將在柱狀半導(dǎo)體層的下部所形成的擴(kuò)散層定義為漏極擴(kuò)散層。接下來(lái)參照?qǐng)D3的剖面結(jié)構(gòu)說(shuō)明本發(fā)明。如圖3(a)所示，在埋入氧化膜層101上形成屬于存儲(chǔ)節(jié)點(diǎn)(Mal、Mbl)的平面狀硅 層(102a、102b)，而上述平面狀硅層(102a、102b)通過(guò)雜質(zhì)注入等而形成作為N+源極擴(kuò)散 層(103a、103b)。在N+源極擴(kuò)散層103a上形成有用以形成存取晶體管Qall的柱狀硅層 121a，而于N+源極擴(kuò)散層103b上形成有用以形成存取晶體管Qa21的柱狀硅層121b。在 各個(gè)柱狀硅層的周圍形成有柵極絕緣膜117及柵極電極118。在柱狀硅層上部通過(guò)雜質(zhì)注 入等形成N+漏極擴(kuò)散層114。雖未圖示，但形成于存取晶體管Qall上的接點(diǎn)106a是連接 于位線BL1，而形成于存取晶體管Qa21上的接點(diǎn)106b是連接于位線BLBl，在從存取晶體管 Qall及Qa21的柵極電極延伸的柵極配線118a上所形成的接點(diǎn)107是連接于字線WL1。如圖3(b)所示，在埋入氧化膜層101上形成屬于存儲(chǔ)節(jié)點(diǎn)(Mal、Mbl)的平面狀硅 層(102a、102b)，而上述平面狀硅層(102a、102b)通過(guò)雜質(zhì)注入等而形成作為N+源極擴(kuò)散 層(103a、103b)。在平面狀硅層102a上形成有由負(fù)載電阻元件的多晶硅等所形成的接點(diǎn)插 塞Ral。雖未圖示，但在從驅(qū)動(dòng)晶體管Qdll的柵極電極延伸的柵極配線118b上所形成的接 點(diǎn)Illa通過(guò)存儲(chǔ)節(jié)點(diǎn)連接配線Nbl而連接于在N+源極擴(kuò)散層102b上所形成的接點(diǎn)110b。如圖3(c)所示，在埋入氧化膜層101上形成屬于存儲(chǔ)節(jié)點(diǎn)(Mal、Mbl)的平面狀硅 層(102a、120b)，而上述平面狀硅層(102a、120b)通過(guò)雜質(zhì)注入等而形成作為N+源極擴(kuò)散 層(103a、103b)。在平面狀硅層102a上形成有用以形成驅(qū)動(dòng)晶體管Qdll的柱狀硅層122a， 而于平面狀硅層102b上形成有用以形成驅(qū)動(dòng)晶體管Qd21的柱狀硅層122b。在各個(gè)柱狀硅 層的周圍形成有柵極絕緣膜117及柵極電極118。在柱狀硅層上部通過(guò)雜質(zhì)注入等形成有 N+漏極擴(kuò)散層114。雖未圖示，但在驅(qū)動(dòng)晶體管(Qdll、Qd21)上所形成的接點(diǎn)(108a、108b) 均是通過(guò)配線層而連接于接地電位Vssl。如圖3(d)所示，在埋入氧化膜層101上形成有屬于存儲(chǔ)節(jié)點(diǎn)的平面狀硅層102a， 而上述平面狀硅層102a通過(guò)雜質(zhì)注入等而形成作為N+源極擴(kuò)散層103a。在平面狀硅層 102a上形成有用以構(gòu)成存取晶體管Qall的柱狀硅層121a、及用以構(gòu)成驅(qū)動(dòng)晶體管Qdll的 柱狀硅層122a。在各個(gè)柱狀硅層的周圍形成有柵極絕緣膜117及柵極電極118。在各個(gè)柱 狀硅層上部通過(guò)雜質(zhì)注入等形成有N+漏極擴(kuò)散層114。雖未圖示，但在存取晶體管Qall上
9所形成的接點(diǎn)106a是連接于位線BL1，而在驅(qū)動(dòng)晶體管Qdll上所形成的接點(diǎn)108a是連接 于電源電位配線Vssla，而多晶硅插塞Ral是連接于電源電位配線Vcc 1。此外，漏極擴(kuò)散層 上的接點(diǎn)IlOa通過(guò)存儲(chǔ)節(jié)點(diǎn)連接配線Nal而連接于在從驅(qū)動(dòng)晶體管Qd21的柵極電極延伸 的柵極配線上所形成的接點(diǎn)111b。若將本發(fā)明的SRAM與圖20的現(xiàn)有技術(shù)例作比較，首先，在本發(fā)明中是將存儲(chǔ)節(jié)點(diǎn) 通過(guò)與埋入氧化膜鄰接的平面狀硅層形成，因此不再需要圖20的現(xiàn)有技術(shù)例中用以將數(shù) 據(jù)上傳至位線的接點(diǎn)(603a、603b)。此外，在本發(fā)明中雖是通過(guò)形成存儲(chǔ)節(jié)點(diǎn)的2個(gè)擴(kuò)散層(103a、103b)來(lái)形成SRAM 存儲(chǔ)單位，但在圖20的現(xiàn)有技術(shù)例中是通過(guò)3個(gè)擴(kuò)散層(607、607a、607b)來(lái)形成。因此，在 本發(fā)明中擴(kuò)散層的面積效率較高，而容易設(shè)計(jì)更小的SRAM面積。再者，每一所述擴(kuò)散層是 由單純的長(zhǎng)方形形狀所構(gòu)成，因此容易通過(guò)OPC(Optical Proximity Correction，光學(xué)鄰 近修正)進(jìn)行圖案形狀的修正，而為適于用以實(shí)現(xiàn)較小SRAM存儲(chǔ)單位面積的布局。此外， 負(fù)載電阻元件(Ral、Rbl)并非如現(xiàn)有技術(shù)例配置在多晶硅配線層，而是配置于發(fā)揮作為存 儲(chǔ)節(jié)點(diǎn)功能的擴(kuò)散層(103a、103b)之上。因此，在本發(fā)明中，在與配置晶體管的區(qū)域之外其 他的區(qū)域不須設(shè)置負(fù)載電阻元件配置用的空間，而可較現(xiàn)有技術(shù)例將SRAM面積更為縮小。在本發(fā)明中，負(fù)載電阻元件是通過(guò)由多晶硅等所形成的接點(diǎn)插塞來(lái)形成。負(fù)載電 阻元件的電阻值可通過(guò)多晶硅成膜時(shí)的雜質(zhì)的濃度來(lái)控制。通過(guò)多晶硅等所形成的接點(diǎn)插 塞也可形成于柱狀硅層間的較狹窄的區(qū)域，因此可有效縮小SRAM存儲(chǔ)單位面積。另外，接點(diǎn)插塞即使不以多晶硅等的半導(dǎo)體形成，而通過(guò)將TiN等電阻較高的金 屬埋入于插塞整體也可形成。此外，在本發(fā)明的實(shí)施例所示的布局以外，上述接點(diǎn)插塞也可通過(guò)一面微調(diào)整 SRAM存儲(chǔ)單位的布局一面以最佳的布局進(jìn)行配置而設(shè)計(jì)面積較小的SRAM存儲(chǔ)單位。在本發(fā)明中，柵極絕緣膜是以Hf02等的High_k(高介電常數(shù))膜形成，而柵極電 極是以TiN及TaN等的金屬膜、或金屬膜與部分經(jīng)硅化物化的多晶硅的疊層結(jié)構(gòu)來(lái)形成為 優(yōu)選。此外，在本發(fā)明中，上述柱狀硅層的溝道部是以未摻雜有雜質(zhì)，或雜質(zhì)濃度在 le-17cm-3以下為優(yōu)選。若雜質(zhì)濃度高到此程度以上，則由于雜質(zhì)的統(tǒng)計(jì)上的變動(dòng)所導(dǎo)致的 晶體管的特性參差不齊就會(huì)變大，且讀取裕度等的SRAM動(dòng)作裕度就會(huì)顯著劣化之故。此 時(shí)，晶體管的閾值調(diào)整可不通過(guò)溝道部的雜質(zhì)濃度進(jìn)行，而通過(guò)調(diào)整柵極材料的工作函數(shù) 來(lái)進(jìn)行。以下參照?qǐng)D4至圖15說(shuō)明用以形成本發(fā)明的半導(dǎo)體器件的一制造方法例。在各 圖中，(a)是顯示平面圖，(b)是顯示沿A-A’線的剖面圖。如圖4所示，在埋入氧化膜101上于形成有膜厚IOOnm至400nm左右SOI層的 SOI (Silicon-On Insulator，絕緣層上覆硅)基板上，進(jìn)行膜厚50nm至IOOnm左右的氮化 硅膜等的掩膜119的成膜。之后，通過(guò)光刻形成柱狀硅層的圖案，且通過(guò)蝕刻形成柱狀硅層 (121a、121b、122a、122b)。柱狀硅層的直徑為5至50nm左右、高度為30至300nm左右。此 時(shí)，在柱狀半導(dǎo)體底部先以IOnm至50nm左右的厚度形成平面狀硅層120。如圖5所示，將硅層分離，形成作為存儲(chǔ)節(jié)點(diǎn)的平面狀硅層(102a、102b)。在本發(fā) 明中，元件分離僅以將平面狀硅層分離即可形成，因此步驟數(shù)較少，且可形成具有最小加工尺寸的分離寬度的元件分離。其后，通過(guò)離子注入等導(dǎo)入雜質(zhì)，而將平面狀硅層形成作為柱 狀硅層下部的N+漏極擴(kuò)散層。此時(shí)，雜質(zhì)是以到達(dá)埋入氧化膜101，再者雜質(zhì)是以分布成覆 蓋柱狀硅層的底部的方式調(diào)整注入條件為優(yōu)選。此外，通過(guò)氮化硅膜掩膜119而使雜質(zhì)不 導(dǎo)入于柱狀硅層上部。如圖6所示，通過(guò)CVD (Chemical Vapor Deposition,化學(xué)氣相沉積)法或 ALD (Atomic Layer Deposition,原子層沉積)法將 Hf02 等的 High-k 膜 117 以 1 至 5nm 左 右的厚度成膜作為柵極絕緣膜。接下來(lái)，將TiN或TaN等的柵極導(dǎo)電膜118以10至50nm 左右的厚度成膜作為柵極導(dǎo)電膜。如圖7所示，將氧化硅膜131成膜而將柱狀硅層間埋入。如圖8所示，通過(guò)CMP(Chemical Mechanical Polishing，化學(xué)機(jī)械研磨)將氧化 硅膜131、柱狀硅層上部的柵極導(dǎo)電膜118、High-k膜117進(jìn)行研磨，使柵極上面平坦化。通 過(guò)CMP將柵極上部平坦化，借此可實(shí)現(xiàn)良好的柵極形狀，且可抑制柵極長(zhǎng)度的參差不齊。在 CMP時(shí)，使用柱狀硅層上部的氮化硅膜掩膜119作為CMP的阻擋層(stopper)。通過(guò)使用氮 化硅膜掩膜119作為CMP阻擋層，即可重現(xiàn)性良好地控制CMP研磨量。如圖9所示，為了決定柵極長(zhǎng)度，乃將柵極導(dǎo)電膜118及氧化硅膜131進(jìn)行回蝕， 以形成柱狀硅層側(cè)壁的柵極電極。此時(shí)，盡可能以相同速率將柵極導(dǎo)電膜118與氧化硅膜 131進(jìn)行蝕刻，甚且使用相對(duì)于氮化硅膜掩膜119采取高選擇比的蝕刻條件。如圖10所示，將氮化硅膜成膜，且通過(guò)回蝕，于金屬柵極的上部形成氮化硅膜側(cè) 壁(side wall) 132。此時(shí)，以殘留于柵極上的氮化硅膜側(cè)壁132剛好覆蓋柵極的方式設(shè)定 氮化硅膜成膜量與回蝕量。由此氮化硅膜側(cè)壁所覆蓋的部分的柵極是在后續(xù)步驟的柵極蝕 刻時(shí)受到保護(hù)，因此可按柵極導(dǎo)電膜的成膜膜厚量自行調(diào)整形成柵極電極。如圖11所示，通過(guò)濕蝕刻將殘存于金屬柵極上的氧化硅膜131加以去除。如圖12所示，使用光刻膠或多層光刻膠133，通過(guò)光刻方式形成柵極配線圖案。如圖13所示，以光刻膠133為掩膜，將柵極底部及柵極下的High_k膜進(jìn)行蝕刻并 予以去除。借此而形成柵極配線(118a至118c)。如上所述，在將氮化硅膜形成于柱狀硅 層的上部的結(jié)構(gòu)中，通過(guò)依序進(jìn)行通過(guò)CMP將柵極上面平坦化的步驟、用以決定柵極長(zhǎng)度 的蝕刻、柵極電極保護(hù)用的氮化膜側(cè)壁的形成、柵極配線的圖案化、以及用以形成柵極配線 的蝕刻，即可以良好的柵極形狀形成尺寸差異甚小的柵極，且可更自由地形成柵極配線。此 外，由于可自行調(diào)整地控制柵極電極的膜厚，因此可縮小占有面積及削減柵極與擴(kuò)散層間 的寄生電阻。如圖14所示，通過(guò)濕蝕刻處理將氮化硅膜掩膜119及氮化硅膜側(cè)壁132加以去 除。之后，通過(guò)離子注入等導(dǎo)入雜質(zhì)，而形成柱狀硅層上部的N+源極擴(kuò)散層114。如圖15所示，形成由多晶硅等所形成的接點(diǎn)插塞(Ral、Rbl)作為負(fù)載電阻元件。 于多晶硅的成膜時(shí)添加磷或硼等的雜質(zhì)，即可通過(guò)調(diào)整雜質(zhì)濃度而調(diào)整電阻值。之后，形成 通常的接點(diǎn)(107、106a、108a、110a、llla、106b、108a、110a、llla)。在本發(fā)明中是以柱狀硅層底部的N+漏極擴(kuò)散層(103a、103b)形成至埋入氧化膜 層101為止的方式設(shè)定雜質(zhì)分布，且于晶體管操作(operation)時(shí)，是以柱狀硅層內(nèi)部完全 空乏化的方式設(shè)定柱狀硅層的尺寸或雜質(zhì)濃度為優(yōu)選。如上所述，通過(guò)設(shè)定N+漏極擴(kuò)散層 (103a、103b)的雜質(zhì)分布，柱狀硅層的內(nèi)部不依賴晶體管的動(dòng)作狀態(tài)即成為浮體(floating
11body)結(jié)構(gòu)，而可形成不受基板電壓影響的晶體管。此外，通過(guò)將N+漏極擴(kuò)散層(103a、 103b)的雜質(zhì)擴(kuò)散至埋入氧化膜101為止，即可大幅減少漏極擴(kuò)散層電容的底面成分，且可 降低整體漏極擴(kuò)散層的寄生電容。另外，在圖3的剖面圖中，雜質(zhì)雖是以完全覆蓋柱狀硅層 的底部的方式擴(kuò)散，但雜質(zhì)即使不完全覆蓋柱狀硅層底部，在操作上也無(wú)問(wèn)題。(實(shí)施例2)圖16是顯示本實(shí)施例的SRAM存儲(chǔ)單位布局。在本實(shí)施例中與實(shí)施例1不同的處 為以下各點(diǎn)。屬于存儲(chǔ)節(jié)點(diǎn)的平面狀硅層202a、及從驅(qū)動(dòng)晶體管Qd22的柵極電極延伸的柵 極配線通過(guò)跨及兩者所形成的共通的接點(diǎn)210a連接，而屬于存儲(chǔ)節(jié)點(diǎn)的平面狀硅層202b、 及從驅(qū)動(dòng)晶體管Qdl2的柵極電極延伸的柵極配線通過(guò)跨及兩者所形成的共通的接點(diǎn)210b 連接。如上所述，將柵極與存儲(chǔ)節(jié)點(diǎn)通過(guò)接點(diǎn)連接，而非通過(guò)配線層加以連接，即可將SRAM 存儲(chǔ)單位內(nèi)的接點(diǎn)數(shù)減少，因此可通過(guò)調(diào)整柱狀硅層及接點(diǎn)的配置而將存儲(chǔ)單位面積縮 小。另外，如第1實(shí)施例所述，字線的配線、位線的配線、電源電位的配線及接地電位 的配線，為了與其他存儲(chǔ)器存儲(chǔ)單位的配線共用，優(yōu)選為配置在較屬于各存儲(chǔ)器存儲(chǔ)單位 配線的節(jié)點(diǎn)連接配線更上位的層。另外，在本實(shí)施例中，節(jié)點(diǎn)連接配線通過(guò)接點(diǎn)而形成。關(guān)于此以外之點(diǎn)是與實(shí)施例1所示的構(gòu)成相同，故省略說(shuō)明。(實(shí)施例3)圖17是顯示本實(shí)施例的SRAM存儲(chǔ)單位布局。在本實(shí)施例中，在SRAM存儲(chǔ)單位陣 列內(nèi)配列于圖17的單元存儲(chǔ)單位UC的第1列的晶體管，其配置構(gòu)成是與配列在與在該單 元存儲(chǔ)單位UC的上側(cè)或下側(cè)鄰接的存儲(chǔ)器存儲(chǔ)單位的第2列的晶體管相等；而配列于單元 存儲(chǔ)單位UC的第2列的晶體管，其配置構(gòu)成是與配列在與在該單元存儲(chǔ)單位UC的上側(cè)或 下側(cè)鄰接的存儲(chǔ)器存儲(chǔ)單位的第1列的晶體管相等。即，在配列于圖17的單元存儲(chǔ)單位UC 的第1列的晶體管Qal3、Qdl3的上側(cè)，是從上依序配列有與配列于第2列的晶體管Qa23、 Qd23相同的晶體管。因此，在存取晶體管Qal3的圖面上側(cè)是成為鄰接配列有存取晶體管， 而于存取晶體管Qa23的圖面下側(cè)也成為鄰接配列有存取晶體管。通過(guò)如此配置SRAM存儲(chǔ) 單位，從存取晶體管Qal3的柵極電極延伸的柵極配線是與鄰接于圖面的上側(cè)的存儲(chǔ)器存 儲(chǔ)單位的存取晶體管的柵極電極連接，而可將對(duì)于字線WL3的接點(diǎn)(307a、307b)在其柵極 配線上共有。在實(shí)施例1中，對(duì)于字線WL3的接點(diǎn)(307a、307b)雖形成于存儲(chǔ)節(jié)點(diǎn)與存儲(chǔ) 節(jié)點(diǎn)之間，但在本實(shí)施例中是配置于與上下的SRAM存儲(chǔ)單位的邊界上，因此可將存儲(chǔ)節(jié)點(diǎn) 間的空間縮小，且以在圖面上而言，可將SRAM存儲(chǔ)單位的橫方向的長(zhǎng)度縮小。此外，如第1實(shí)施例所述，字線的配線、位線的配線、電源電位的配線及接地電位 的配線，為了與其他存儲(chǔ)器存儲(chǔ)單位的配線共用，優(yōu)選為配置在較屬于各存儲(chǔ)器存儲(chǔ)單位 內(nèi)配線的節(jié)點(diǎn)連接配線更上位的層。以此點(diǎn)而言，作為階層式配線的一構(gòu)成例，可實(shí)現(xiàn)將由 接點(diǎn)所形成的節(jié)點(diǎn)連接配線(310a、310b)在下位的層進(jìn)行配線、將字線(WL3)及接地電位 的配線(Vss3a、Vss3b)在中位的層進(jìn)行配線、將位線的配線(BL3、BLB3)與電源電位的配 線Vcc3在上位的層進(jìn)行配線，而使各配線不會(huì)與不應(yīng)接觸的接點(diǎn)接觸的構(gòu)成。另外，在本 實(shí)施例中，節(jié)點(diǎn)連接配線通過(guò)接點(diǎn)而形成。關(guān)于此以外的構(gòu)成是與實(shí)施例1相同，故省略說(shuō)明。(實(shí)施例4)
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圖18是顯示本實(shí)施例的SRAM存儲(chǔ)單位布局。在本實(shí)施例中與實(shí)施例3不同之點(diǎn) 是將驅(qū)動(dòng)晶體管Qdl4與多晶硅插塞Ra4的位置對(duì)調(diào)之點(diǎn)、及將驅(qū)動(dòng)晶體管Qd24與多晶硅 插塞Rb4的位置對(duì)調(diào)之點(diǎn)。因此，柵極配線的布局乃成為長(zhǎng)方形的形狀，而容易形成柵極 配線。此外，在本實(shí)施例中，電源配線(Vcc4a、Vcc4b)是與字線WL4平行形成，而接地配線 Vss4是與位線(BL4、BLB4)平行形成。另外，如第1實(shí)施例所述，字線的配線、位線的配線、電源電位的配線及接地電位 的配線，為了與其他存儲(chǔ)器存儲(chǔ)單位的配線共用，優(yōu)選為配置在較屬于各存儲(chǔ)器存儲(chǔ)單位 內(nèi)配線的節(jié)點(diǎn)連接配線更上位的層。以此點(diǎn)而言，作為階層式配線的構(gòu)成的一例，可實(shí)現(xiàn)與 實(shí)施例3同樣的構(gòu)成。另外，在本實(shí)施例中，節(jié)點(diǎn)連接配線通過(guò)接點(diǎn)而形成。關(guān)于此以外之點(diǎn)是與實(shí)施例1所示的構(gòu)成相同，故省略說(shuō)明。(實(shí)施例5)圖19是顯示本實(shí)施例的SRAM布局。在本實(shí)施例中與實(shí)施例1不同之點(diǎn)，是用以 形成存取晶體管的柱狀硅層的形狀與用以形成驅(qū)動(dòng)晶體管的柱狀硅層的大小不同。在E/R 型4T-SRAM中，通過(guò)針對(duì)存取晶體管提高驅(qū)動(dòng)晶體管的驅(qū)動(dòng)能力，而可改進(jìn)讀取裕度。如本 實(shí)施例所示，通過(guò)將用以形成驅(qū)動(dòng)晶體管的柱狀硅層的周圍長(zhǎng)度增大，即可提高驅(qū)動(dòng)晶體 管對(duì)于存取晶體管的驅(qū)動(dòng)能力，且可擴(kuò)大讀取裕度。另一方面，欲改進(jìn)寫入裕度時(shí)，針對(duì)驅(qū)動(dòng)晶體管提高存取晶體管的驅(qū)動(dòng)能力可達(dá) 到效果。此時(shí)，通過(guò)將用以形成存取晶體管的柱狀硅層的周圍長(zhǎng)度增大，且通過(guò)提高存取晶 體管對(duì)于驅(qū)動(dòng)晶體管的驅(qū)動(dòng)能力，即可改進(jìn)寫入裕度。然而，若將柱狀硅層的直徑增大，由于通過(guò)柵極的溝道控制會(huì)變?nèi)?，因此短溝?(short channel)效應(yīng)變大，而使晶體管的斷開時(shí)泄漏(off leak)增加。因此，增加柱狀硅 層的周圍長(zhǎng)度時(shí)，須考慮溝道寬度增加所導(dǎo)致的對(duì)于晶體管能力的改進(jìn)與短溝道效應(yīng)所導(dǎo) 致的對(duì)于斷開時(shí)泄漏的增加的取舍(trade off)來(lái)進(jìn)行。另外，柱狀硅層的形狀不僅為圓 形，也可通過(guò)作成橢圓形或長(zhǎng)方形等的形狀來(lái)增長(zhǎng)柱狀硅層的周圍長(zhǎng)度。此時(shí)，可一面抑制 短溝道效應(yīng)，一面改進(jìn)晶體管的能力。如上所述，通過(guò)變更存取晶體管、驅(qū)動(dòng)晶體管的各個(gè)形狀，即可調(diào)整各種SRAM特 性。另外，如第1實(shí)施例所述，字線的配線、位線的配線、電源電位的配線及接地電位 的配線，為了與其他存儲(chǔ)器存儲(chǔ)單位的配線共用，優(yōu)選為配置在較各存儲(chǔ)器存儲(chǔ)單位內(nèi)的 配線的節(jié)點(diǎn)連接配線更上位的層。以此點(diǎn)而言，作為階層式配線的構(gòu)成的一例，可實(shí)現(xiàn)與上 述實(shí)施例1同樣的構(gòu)成。關(guān)于此以外之點(diǎn)是與實(shí)施例1所示的構(gòu)成相同，故省略說(shuō)明。綜上所述，依據(jù)本發(fā)明，在使用4個(gè)MOS晶體管及2個(gè)電阻元件而構(gòu)成的靜態(tài)型存 儲(chǔ)器存儲(chǔ)單位中，所述MOS晶體管是朝垂直方向配置漏極、柵極、源極的SGT，通過(guò)在基板側(cè) 形成存儲(chǔ)節(jié)點(diǎn)的SRAM結(jié)構(gòu)所獲致的面積效率改進(jìn)、使用SOI基板所獲致的分離寬度狹窄的 元件分離、及由多晶硅等所形成的接點(diǎn)插塞作為負(fù)載電阻元件，即可實(shí)現(xiàn)具有較小存儲(chǔ)器 存儲(chǔ)單位面積的E/R型4T-SRAM。
1權(quán)利要求
一種半導(dǎo)體存儲(chǔ)器件，其包括有在基板上形成有4個(gè)MOS晶體管及2個(gè)負(fù)載電阻元件的絕緣膜上所配列的靜態(tài)型存儲(chǔ)器存儲(chǔ)單位；其特征在于，所述4個(gè)MOS晶體管分別是將源極擴(kuò)散層、漏極擴(kuò)散層及柱狀半導(dǎo)體層在基板上所形成的絕緣膜上朝垂直方向階層性地配置，而所述柱狀半導(dǎo)體層配置于所述源極擴(kuò)散層與所述漏極擴(kuò)散層之間，且于所述柱狀半導(dǎo)體層的側(cè)壁形成有柵極；發(fā)揮作為第1及第2NMOS的存取晶體管、第1及第2NMOS的驅(qū)動(dòng)晶體管的功能，其中該第1及第2NMOS的存取晶體管是用以為了保持存儲(chǔ)器存儲(chǔ)單位數(shù)據(jù)而供給電荷并且對(duì)存儲(chǔ)器進(jìn)行存取，而該第1及第2NMOS的驅(qū)動(dòng)晶體管是用以為了寫入及讀取存儲(chǔ)器存儲(chǔ)單位的數(shù)據(jù)而驅(qū)動(dòng)存儲(chǔ)節(jié)點(diǎn)；第1NMOS的存取晶體管及第1NMOS的驅(qū)動(dòng)晶體管相互鄰接配列；第2NMOS的存取晶體管及第2NMOS的驅(qū)動(dòng)晶體管相互鄰接配列；在第1NMOS的存取晶體管及第1NMOS的驅(qū)動(dòng)晶體管中發(fā)揮作為保持?jǐn)?shù)據(jù)的第1存儲(chǔ)節(jié)點(diǎn)功能的第1擴(kuò)散層作為所述第1NMOS的存取晶體管及所述第1NMOS的驅(qū)動(dòng)晶體管共通的擴(kuò)散層而配置于所述絕緣膜上；在第2NMOS的存取晶體管及第2NMOS的驅(qū)動(dòng)晶體管中發(fā)揮作為保持?jǐn)?shù)據(jù)的第2存儲(chǔ)節(jié)點(diǎn)功能的第2擴(kuò)散層作為所述第2NMOS的存取晶體管及所述第2NMOS的驅(qū)動(dòng)晶體管共通的擴(kuò)散層而配置于所述絕緣膜上；將所述2個(gè)負(fù)載電阻元件的各個(gè)分別配置于所述第1擴(kuò)散層及所述第2擴(kuò)散層之上。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，所述2個(gè)負(fù)載電阻元件是形成作 為由所述第1擴(kuò)散層上所形成的半導(dǎo)體或金屬所構(gòu)成的第1接點(diǎn)插塞及由所述第2擴(kuò)散層 上所形成的半導(dǎo)體或金屬所構(gòu)成的第2接點(diǎn)插塞。
3.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，從第1及第2NM0S的存取晶體管 的柵極電極延伸的柵極配線上所形成的接點(diǎn)的至少一個(gè)，是與從相鄰接的存儲(chǔ)器存儲(chǔ)單位 的NMOS的存取晶體管的柵極電極延伸的柵極配線上所形成的接點(diǎn)共有化。
4.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，從發(fā)揮作為所述第1存儲(chǔ)節(jié)點(diǎn)功 能的擴(kuò)散層上所形成的驅(qū)動(dòng)晶體管的柵極延伸的柵極配線，通過(guò)與發(fā)揮作為所述第2存儲(chǔ) 節(jié)點(diǎn)功能的擴(kuò)散層共通的接點(diǎn)而連接；從發(fā)揮作為所述第2存儲(chǔ)節(jié)點(diǎn)功能的擴(kuò)散層上所形成的驅(qū)動(dòng)晶體管的柵極延伸的柵 極配線，通過(guò)與發(fā)揮作為所述第1存儲(chǔ)節(jié)點(diǎn)功能的擴(kuò)散層共通的接點(diǎn)而連接。
5.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，用以形成存取晶體管的柱狀半 導(dǎo)體層、與用以形成驅(qū)動(dòng)晶體管的柱狀半導(dǎo)體層的側(cè)壁的周圍長(zhǎng)，是根據(jù)讀取時(shí)的動(dòng)作裕 度及寫入時(shí)的動(dòng)作裕度而決定。
6.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，所述4個(gè)MOS晶體管配列2行2 列于所述絕緣膜上；所述第1NM0S的存取晶體管配列于第1行第1列， 所述第1NM0S的驅(qū)動(dòng)晶體管配列于第2行第1列， 所述第2NM0S的存取晶體管配列于第1行第2列， 所述第2NM0S的驅(qū)動(dòng)晶體管配列于第2行第2列。
7.如權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，共有在從所述第1及第2NM0S的存取晶體管的柵極延伸的柵極配線上所形成的接點(diǎn)。
8.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，所述4個(gè)MOS晶體管配列2行2 列于所述絕緣膜上；所述第1NM0S的存取晶體管配列于第1行第1列， 所述第1NM0S的驅(qū)動(dòng)晶體管配列于第2行第1列， 所述第2NM0S的存取晶體管配列于第2行第2列， 所述第2NM0S的驅(qū)動(dòng)晶體管配列于第1行第2列。
全文摘要
本發(fā)明是在由縱型晶體管SGT所構(gòu)成的E/R型4T-SRAM中，實(shí)現(xiàn)較小的SRAM存儲(chǔ)單位面積與穩(wěn)定的動(dòng)作裕度。在使用4個(gè)MOS晶體管及2個(gè)負(fù)載電阻元件所構(gòu)成的靜態(tài)型存儲(chǔ)器存儲(chǔ)單位中，構(gòu)成所述存儲(chǔ)器存儲(chǔ)單位的MOS晶體管是形成于在埋入氧化膜上所形成的平面狀硅層上，而所述平面狀硅層為存儲(chǔ)節(jié)點(diǎn)，所述MOS晶體管的漏極、柵極、源極是呈垂直方向配置，而柵極具有包圍柱狀半導(dǎo)體層的結(jié)構(gòu)，負(fù)載電阻元件實(shí)現(xiàn)由在所述平面狀硅層上所形成的多晶硅插塞所形成的較小的面積的SRAM存儲(chǔ)單位。
文檔編號(hào)H01L21/8244GK101911286SQ20098010240
公開日2010年12月8日 申請(qǐng)日期2009年1月29日 優(yōu)先權(quán)日2008年1月29日
發(fā)明者新井紳太郎, 舛岡富士雄 申請(qǐng)人:日本優(yōu)尼山帝斯電子株式會(huì)社