專利名稱：序列號發(fā)生器及其形成方法、集成電路及其形成方法
技術(shù)領域：
本發(fā)明涉及半導體器件及其形成方法，尤其涉及一種序列號發(fā)生器及其形成方 法、含有該序列號發(fā)生器的集成電路及其形成方法。
背景技術(shù)：
集成電路已經(jīng)廣為大家使用，其從保密性功能可以分為具有序列號的集成電路 和沒有序列號的集成電路。對于需要保密的集成電路，需要用具有序列號生成功能的集成 電路，使用含有序列號的集成電路的用戶在使用集成電路時，必須輸入對應的序列號，才可 以順利的使用集成電路，進行相應的操作，這樣可以保護用戶的信息，使集成電路的安全性
得以保障?，F(xiàn)有技術(shù)的序列號發(fā)生器包括多個序列號單元，通常，序列號單元包括兩個晶體 管和金屬互連線(也可以稱為“熔絲”)，圖1為現(xiàn)有技術(shù)的序列號發(fā)生器的部分剖面結(jié)構(gòu) 原理示意圖，該序列號發(fā)生器包括第一晶體管10和第二晶體管20，分別可以產(chǎn)生邏輯1或 0，將第一晶體管10和第二晶體管20按一定的布局進行排列形成序列號發(fā)生器，從而在集 成電路通電時，可以產(chǎn)生序列號。其中，第一晶體管10的金屬互連線11沒有斷開，在通電 時，產(chǎn)生電流，將此種狀態(tài)定義為邏輯1或0 ；第二晶體管20的金屬互連線21用激光切斷， 形成有斷開22，在通電時，不產(chǎn)生電流，將此種狀態(tài)定義為邏輯0或1。現(xiàn)有技術(shù)的序列號發(fā)生器的第一晶體管10和第二晶體管20為傳統(tǒng)的flash (閃 存)浮柵管，在形成第一晶體管10和第二晶體管20以及金屬互連線后，利用激光將一些晶 體管的金屬互連線(熔絲)熔斷，由于激光設備昂貴，另外，在讀取序列號時，需要用到芯片 上電荷泵，因此制造成本高。現(xiàn)有技術(shù)的形成含有序列號發(fā)生器的集成電路的方法通常是將邏輯工藝和 flash(閃存)工藝結(jié)合。參考圖加 2d為現(xiàn)有技術(shù)的形成含有序列號發(fā)生器的集成電路 的方法剖面結(jié)構(gòu)示意圖。其中A區(qū)為邏輯區(qū)，包括具有一定功能的邏輯電路；B區(qū)為存儲區(qū)， 包括序列號發(fā)生器；參考圖加，提供半導體襯底100，在該襯底100內(nèi)形成隔離結(jié)構(gòu)101，阱 區(qū)(圖中未示)，在襯底100的表面依次形成柵氧化層110和第一多晶硅層120 ；參考圖2b， 在第一多晶硅層120的表面沉積氧化硅-氮化硅-氧化硅(ONO)柵介質(zhì)層130，并去除邏輯 電路區(qū)即A區(qū)的ONO柵介質(zhì)層；參考圖2c，在ONO柵介質(zhì)層130以及A區(qū)的第一多晶硅層 120的表面沉積第二多晶硅層140 ；參考圖2d，對邏輯電路區(qū)即A區(qū)的柵氧化層110、第一多 晶硅層120和第二多晶硅層140、存儲區(qū)即B區(qū)的柵氧化層110、第一多晶硅層120、ONO柵 介質(zhì)層130和第二多晶硅層140進行光刻和刻蝕形成邏輯電路區(qū)和存儲區(qū)的柵極，存儲區(qū) 的柵極包括浮柵和控制柵；完成圖2d所示的步驟后，進行后續(xù)的形成源區(qū)/漏區(qū)，側(cè)墻、金 屬互連等工藝，進而形成含有序列號發(fā)生器的集成電路。在形成集成電路后，利用激光將存 儲區(qū)的一些晶體管的互連線切斷，形成序列號發(fā)生器。以上所述現(xiàn)有技術(shù)的形成含有序列號發(fā)生器的集成電路是將邏輯工藝和flash 工藝結(jié)合，工藝復雜；而且在存儲區(qū)形成序列號發(fā)生器時，需要用到激光設備，設備昂貴，增加了制造成本。專利號為5774011的美國專利公開了一種“利用標準的場效應器件的反熔絲集成 電路”，該專利也沒有解決以上所述的現(xiàn)有技術(shù)的缺點

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是現(xiàn)有技術(shù)的含有序列號發(fā)生器的集成電路的形成工 藝復雜，成本高的問題。為解決上述問題，本發(fā)明提供一種序列號發(fā)生器，包括襯底和至少一個序列號單 元，各序列號單元分別包括第一阱區(qū)，形成于所述襯底內(nèi)；第一柵介質(zhì)層和第一多晶硅柵極，依次形成于所述 第一阱區(qū)上；第二柵介質(zhì)層和第二多晶硅柵極，依次形成于所述襯底上，所述第二柵介質(zhì)層的 一側(cè)覆蓋部分第一阱區(qū)；第一摻雜區(qū)，形成于所述第一柵介質(zhì)層和第二柵介質(zhì)層之間、第一阱區(qū)內(nèi)，所述第 一柵介質(zhì)層的一側(cè)覆蓋部分第一摻雜區(qū)；第二摻雜區(qū)，形成于所述第二柵介質(zhì)層另一側(cè)的襯底內(nèi)，所述第二柵介質(zhì)層的另 一側(cè)覆蓋部分第二摻雜區(qū)。可選的，所述序列號單元還包括形成于所述第一摻雜區(qū)和第二柵介質(zhì)層之間、第 一阱區(qū)內(nèi)的隔離結(jié)構(gòu)，所述序列號發(fā)生器還包括形成于相鄰序列號單元之間的隔離結(jié)構(gòu)?？蛇x的，所述隔離結(jié)構(gòu)為淺溝槽隔離結(jié)構(gòu)或者硅局部氧化物隔離結(jié)構(gòu)。可選的，所述第一柵介質(zhì)層在高電壓下?lián)舸?，其中，在第一柵介質(zhì)層厚度為8 12nm時，高電壓范圍為10 15V?？蛇x的，所述襯底為P型襯底，第一阱區(qū)為N型阱區(qū)，第一摻雜區(qū)、第二摻雜區(qū)為N 型重摻雜；或者，所述襯底為N型襯底，第一阱區(qū)為P型阱區(qū)，第一摻雜區(qū)、第二摻雜區(qū)為P型
重摻雜?？蛇x的，所述N型阱區(qū)的摻雜的離子濃度為IXlO15 5X IOlfVcm2 ；所述第一摻雜 區(qū)、第二摻雜區(qū)的N型重摻雜的離子濃度為5 X IO18 5X 1019/cm2。為解決上述問題，本發(fā)明還提供一種序列號發(fā)生器的形成方法，包括提供襯底，在所述襯底內(nèi)形成至少一第一阱區(qū)；在所述第一阱區(qū)上依次形成第一柵介質(zhì)層和第一多晶硅柵極，在所述襯底上依次 形成第二柵介質(zhì)層和第二多晶硅柵極，所述第二柵介質(zhì)層的一側(cè)覆蓋部分第一阱區(qū)；在所述第一柵介質(zhì)層和第二柵介質(zhì)層之間、第一阱區(qū)內(nèi)形成第一摻雜區(qū)，所述第 一柵介質(zhì)層的一側(cè)覆蓋部分第一摻雜區(qū)；在所述第二柵介質(zhì)層另一側(cè)的襯底內(nèi)形成第二摻雜區(qū)，所述第二柵介質(zhì)層的另一 側(cè)覆蓋部分第二摻雜區(qū)?？蛇x的，在所述第一阱區(qū)上依次形成第一柵介質(zhì)層和第一多晶硅柵極，在所述襯 底上依次形成第二柵介質(zhì)層和第二多晶硅柵極，包括在襯底上依次形成介質(zhì)層和多晶硅層；
光刻、刻蝕所述介質(zhì)層和多晶硅層，形成第一阱區(qū)上的第一柵介質(zhì)層和第一多晶 硅柵極，以及襯底上的第二柵介質(zhì)層和第二多晶硅柵極?？蛇x的，還包括在形成第一阱區(qū)前，在襯底內(nèi)形成隔離所述第一摻雜區(qū)和第二柵 介質(zhì)層的隔離結(jié)構(gòu)，以及隔離相鄰序列號單元的隔離結(jié)構(gòu)，所述第一阱區(qū)包圍所述隔離第 一摻雜區(qū)和第二柵介質(zhì)層的隔離結(jié)構(gòu)。可選的，所述襯底為P型襯底，第一阱區(qū)為N型阱區(qū)，第一摻雜區(qū)、第二摻雜區(qū)為N 型重摻雜；或者，所述襯底為N型襯底，第一阱區(qū)為P型阱區(qū)，第一摻雜區(qū)、第二摻雜區(qū)為P 型重摻雜。可選的，所述N型阱區(qū)的摻雜的離子濃度為IXlO15 5X IOlfVcm2 ；所述第一摻雜 區(qū)、第二摻雜區(qū)的N型重摻雜的離子濃度為5 X IO18 5X 1019/cm2。為解決上述問題，本發(fā)明的另一方面還提供一種集成電路，包括邏輯電路區(qū)和存 儲區(qū)，所述邏輯電路區(qū)包括至少一個PMOS晶體管和/或NMOS晶體管，所述存儲區(qū)包括序 列號發(fā)生器，該序列號發(fā)生器包括包括襯底和至少一個序列號單元，各序列號單元分別包 括第一阱區(qū)，形成于所述襯底內(nèi)；第一柵介質(zhì)層和第一多晶硅柵極，依次形成于所述 第一阱區(qū)上；第二柵介質(zhì)層和第二多晶硅柵極，依次形成于所述襯底上，所述第二柵介質(zhì)層的 一側(cè)覆蓋部分第一阱區(qū)；第一摻雜區(qū)，形成于所述第一柵介質(zhì)層和第二柵介質(zhì)層之間、第一阱區(qū)內(nèi)，所述第 一柵介質(zhì)層的一側(cè)覆蓋部分第一摻雜區(qū)；第二摻雜區(qū)，形成于所述第二柵介質(zhì)層另一側(cè)的襯底內(nèi)，所述第二柵介質(zhì)層的另 一側(cè)覆蓋部分第二摻雜區(qū)。為解決上述問題，本發(fā)明的另一方面還提供一種集成電路的形成方法，包括提供襯底；在所述襯底內(nèi)形成至少一第一阱區(qū)、所述PMOS晶體管的阱區(qū)和/或所述匪OS晶 體管的阱區(qū)；在所述第一阱區(qū)上依次形成第一柵介質(zhì)層和第一多晶硅柵極，在所述襯底上依次 形成第二柵介質(zhì)層和第二多晶硅柵極，所述第二柵介質(zhì)層的一側(cè)覆蓋部分第一阱區(qū)，在所 述PMOS晶體管的阱區(qū)上依次形成第三柵介質(zhì)層和第三多晶硅柵極，和/或在所述NMOS晶 體管的阱區(qū)上依次形成第四柵介質(zhì)層和第四多晶硅柵極；在所述第一柵介質(zhì)層和第二柵介質(zhì)層之間、第一阱區(qū)內(nèi)形成第一摻雜區(qū)，所述第 一柵介質(zhì)層的一側(cè)覆蓋部分第一摻雜區(qū)，在所述第二柵介質(zhì)層另一側(cè)的襯底內(nèi)形成第二摻 雜區(qū)，所述第二柵介質(zhì)層的另一側(cè)覆蓋部分第二摻雜區(qū)，在所述第三柵介質(zhì)層兩側(cè)的PMOS 晶體管的阱區(qū)內(nèi)形成PMOS晶體管的源區(qū)和漏區(qū)，在所述第四柵介質(zhì)層兩側(cè)的NMOS晶體管 的阱區(qū)內(nèi)形成NMOS晶體管的源區(qū)和漏區(qū)?？蛇x的，在所述第一阱區(qū)上依次形成第一柵介質(zhì)層和第一多晶硅柵極，在所述襯 底上依次形成第二柵介質(zhì)層和第二多晶硅柵極，所述第二柵介質(zhì)層的一側(cè)覆蓋部分第一阱 區(qū)，在所述PMOS晶體管的阱區(qū)上依次形成第三柵介質(zhì)層和第三多晶硅柵極，和/或在所述 NMOS晶體管的阱區(qū)上依次形成第四柵介質(zhì)層和第四多晶硅柵極包括
在襯底上依次形成介質(zhì)層和多晶硅層；光刻、刻蝕所述柵介質(zhì)層和多晶硅層，形成所述第一阱區(qū)上的第一柵介質(zhì)層和第 一多晶硅柵極、所述襯底上的第二柵介質(zhì)層和第二多晶硅柵極、所述PMOS晶體管的阱區(qū)上 的第三柵介質(zhì)層和第三多晶硅柵極，和/或所述NMOS晶體管的阱區(qū)上的第四柵介質(zhì)層和第 四多晶硅柵極?？蛇x的，還包括在形成第一阱區(qū)、PMOS晶體管的阱區(qū)和/或NMOS晶體管的阱區(qū) 前，在襯底內(nèi)形成隔離所述第一摻雜區(qū)和第二柵介質(zhì)層的隔離結(jié)構(gòu)、隔離相鄰序列號單元 的隔離結(jié)構(gòu)、以及隔離相鄰PMOS晶體管和/或NMOS晶體管的隔離結(jié)構(gòu)，所述第一阱區(qū)包圍 所述隔離第一摻雜區(qū)和第二柵介質(zhì)層的隔離結(jié)構(gòu)。與現(xiàn)有技術(shù)相比，上述技術(shù)方案具有以下優(yōu)點改進了序列號發(fā)生器的結(jié)構(gòu)，使所述序列號發(fā)生器及含有該序列號發(fā)生器的集成 電路可以利用現(xiàn)有的CMOS工藝形成，工藝簡單，降低制造成本；而且上述序列號發(fā)生器可 以利用器件本身的可編程性產(chǎn)生序列號，不需要用到激光設備，降低了制造成本。


圖1為現(xiàn)有技術(shù)的序列號發(fā)生器的部分剖面結(jié)構(gòu)原理示意圖；圖加至圖2d為現(xiàn)有技術(shù)的形成含有序列號發(fā)生器的集成電路方法的流程的剖面 結(jié)構(gòu)示意圖；圖3為本發(fā)明具體實施例的反熔絲序列號發(fā)生器的剖面結(jié)構(gòu)示意圖；圖4為本發(fā)明具體實施例的含有序列號發(fā)生器的CMOS集成電路的剖面結(jié)構(gòu)示意 圖；圖5為本發(fā)明具體實施例的形成含有所述序列號發(fā)生器的CMOS集成電路方法的 流程示意圖；圖6a至圖6e為本發(fā)明具體實施例的形成CMOS集成電路方法的流程的剖面結(jié)構(gòu) 示意圖。
具體實施例方式本發(fā)明的序列號發(fā)生器，可以通過傳統(tǒng)的CMOS邏輯工藝形成，而且該序列號發(fā) 生器可編程，在高電壓下對其編程，實現(xiàn)該序列號發(fā)生器的序列號的存儲；另外，本發(fā)明的 含有序列號發(fā)生器的集成電路可以通過傳統(tǒng)的CMOS邏輯工藝形成，不需要將邏輯工藝和 flash工藝結(jié)合。下面結(jié)合附圖詳細介紹本發(fā)明的具體實施例。為了使本發(fā)明的表述更加清楚，本發(fā)明中出現(xiàn)的術(shù)語，第二柵介質(zhì)層的一側(cè)指第 二柵介質(zhì)層靠近第一柵介質(zhì)層的部分，第二柵介質(zhì)層的另一側(cè)指第二柵介質(zhì)層遠離第一柵 介質(zhì)層的部分，第一柵介質(zhì)層的一側(cè)指第一柵介質(zhì)層靠近第二柵介質(zhì)層的部分。參考圖3為本發(fā)明具體實施例的序列號發(fā)生器的剖面結(jié)構(gòu)示意圖。本發(fā)明具體實 施例的序列號發(fā)生器，包括襯底310，至少一個序列號單元(圖中示例性地給出了一個序列 號單元的結(jié)構(gòu))，各序列號單元分別包括第一阱區(qū)312，形成于所述襯底310內(nèi)；第一柵介質(zhì) 層321和第一多晶硅柵極331，依次形成于所述第一阱區(qū)312上；第二柵介質(zhì)層322和第二 多晶硅柵極332，依次形成于所述襯底310上，所述第二柵介質(zhì)層322的一側(cè)覆蓋部分第一阱區(qū)312 ；第一摻雜區(qū)351，形成于所述第一柵介質(zhì)層321和第二柵介質(zhì)層322之間、第一阱 區(qū)312內(nèi)，所述第一柵介質(zhì)層321的一側(cè)覆蓋部分第一摻雜區(qū)351 ；第二摻雜區(qū)352，形成于 所述第二柵介質(zhì)層322另一側(cè)的襯底310內(nèi)，所述第二柵介質(zhì)層322的另一側(cè)覆蓋部分第 二摻雜區(qū)352。每個序列號單元還包括形成于所述第一摻雜區(qū)351和第二柵介質(zhì)層322之間、第 一阱區(qū)312內(nèi)的隔離結(jié)構(gòu)311，所述序列號發(fā)生器還包括形成于相鄰序列號單元之間的隔 離結(jié)構(gòu)311。隔離結(jié)構(gòu)311可以為淺溝槽隔離結(jié)構(gòu)或者硅局部氧化物(LOCOS)隔離結(jié)構(gòu)，在 該具體實施例中為淺溝槽隔離結(jié)構(gòu)。從功能上分，該序列號發(fā)生器可以包括反熔絲結(jié)構(gòu)301和MOS晶體管302，將序列 號單元按一定布局排列，形成序列號發(fā)生器；其中反熔絲結(jié)構(gòu)301包括所述第一阱區(qū)312內(nèi) 的第一摻雜區(qū)351，所述第一多晶硅柵極331，所述第一柵介質(zhì)層321 ；MOS晶體管302包括 所述第二多晶硅柵極332，所述第二柵介質(zhì)層322，漏區(qū)和源區(qū)，其中，所述第二摻雜區(qū)352 為該MOS晶體管302的漏區(qū)，所述第一阱區(qū)312為該MOS晶體管302的源區(qū)；形成于第一摻 雜區(qū)351和第二柵介質(zhì)層322之間、第一阱區(qū)312內(nèi)的隔離結(jié)構(gòu)311，將反熔絲結(jié)構(gòu)301和 MOS晶體管302分隔。其中，在該具體實施例中，襯底310為P型襯底；第一阱區(qū)312為N型阱區(qū)，離子摻 雜濃度為ι χ IO15 5 X IOlfVcm2 ；第一摻雜區(qū)351和第二摻雜區(qū)352為N型重摻雜，摻雜離 子為砷離子或磷離子，離子摻雜濃度為5 X IO18 5X 1019/cm2 ；第一柵介質(zhì)層321和第二柵 介質(zhì)層322為氧化物、氮化物或硅氧氮化合物。當然，在其他的實施例中，襯底310可以為 N型襯底；第一阱區(qū)312可以為P型阱區(qū)；第一摻雜區(qū)351和第二摻雜區(qū)352可以為P型重 摻雜，摻雜離子可以為硼離子。本發(fā)明的MOS晶體管和現(xiàn)有技術(shù)的MOS晶體管的結(jié)構(gòu)基本相同，圖中并沒有詳細 顯示MOS晶體管的結(jié)構(gòu)，例如，MOS晶體管還可以有輕摻雜漏結(jié)構(gòu)以及側(cè)墻。在反熔絲結(jié)構(gòu)301的第一摻雜區(qū)351上施加高電壓，高電壓的范圍為10 15V，對 該反熔絲結(jié)構(gòu)301進行編程，實現(xiàn)對序列號的存儲。其編程原理為在一些反熔絲結(jié)構(gòu)301 的第一摻雜區(qū)351上施加高電壓，并將對應的第一多晶硅柵極331接地，在其余反熔絲結(jié)構(gòu) 301的第一摻雜區(qū)351上不施加高電壓，在這種狀態(tài)下，施加高電壓的第一摻雜區(qū)351和接 地的第一多晶硅柵極331對應的第一柵介質(zhì)層321在高壓下?lián)舸?，未施加高電壓的第一?雜區(qū)351其對應的第一柵介質(zhì)層321沒有被擊穿；依此原理完成對反熔絲結(jié)構(gòu)301的編程， 存儲序列號。需要說明的是，為了使第一柵介質(zhì)層321在高壓下?lián)舸?，對其施加的高電壓?范圍和第一柵介質(zhì)層321的厚度有關(guān)，通常在第一柵介質(zhì)層321的厚度為8 12nm，優(yōu)選 為IOnm時，高電壓的范圍為10 15V。在讀取反熔絲結(jié)構(gòu)301中存儲的序列號時，在MOS 晶體管302的第二多晶硅柵極332以及漏區(qū)即第二摻雜區(qū)352上施加偏壓，當對應的反熔 絲結(jié)構(gòu)301的第一柵介質(zhì)層321處于擊穿狀態(tài)時，由于第一阱區(qū)312為MOS晶體管302的 源區(qū)，第一多晶硅柵極331接地，MOS晶體管302的溝道打開，MOS晶體管302的漏區(qū)即第 二摻雜區(qū)352、源區(qū)即第一阱區(qū)312以及第一多晶硅柵極331的接地端之間形成電流，由此 讀出第一柵介質(zhì)層321的擊穿狀態(tài)，將此狀態(tài)定義為1或0 ；當對應的反熔絲結(jié)構(gòu)301的第 一柵介質(zhì)層321處于未被擊穿狀態(tài)時，MOS晶體管302的漏區(qū)即第二摻雜區(qū)352、源區(qū)即第 一阱區(qū)312以及第一多晶硅柵極331的接地端之間不能形成電流，由此讀出第一柵介質(zhì)層321的未被擊穿狀態(tài)，將此狀態(tài)定義為0或1 ；基于以上的方式，可以讀出序列號發(fā)生器所生 成的序列號。在該具體實施例中，第一阱區(qū)312為輕摻雜，其摻雜濃度和深度選擇為其和襯底 310之間的接觸區(qū)的擊穿電壓大于第一柵介質(zhì)層的擊穿電壓；在該實施例中，第一阱區(qū)312 的深度為0. 5 μ m 1 μ m。另外，需要說明的是，在該具體實施例中第一多晶硅柵極331接地，在其他的具體 實施例中，第一多晶硅柵極331也可以接低電壓，只要滿足在第一摻雜區(qū)351上施加高電壓 時，第一摻雜區(qū)351和第一多晶硅柵極331之間的電壓差滿足可以將第一柵介質(zhì)層321擊 穿即可。參考圖4為含有以上所述序列號發(fā)生器的CMOS集成電路的剖面結(jié)構(gòu)示意圖。該 集成電路300分為邏輯電路區(qū)即C區(qū)和存儲區(qū)即D區(qū)；存儲區(qū)即D區(qū)包括以上所述的序列 號發(fā)生器，用來存儲序列號；邏輯電路區(qū)即C區(qū)包括至少一個PMOS晶體管303和NMOS晶體 管304 (圖中示例性地給出了一個PMOS晶體管和一個NMOS晶體管)。參考圖5所示為形成含有以上所述序列號發(fā)生器的CMOS集成電路方法的流程示 意圖。該集成電路包括邏輯電路區(qū)和存儲區(qū)，所述序列號發(fā)生器形成于存儲區(qū)，用于生成和 儲存序列號。形成CMOS集成電路的方法主要包括步驟Si，提供襯底；步驟S2，在所述襯底 內(nèi)形成至少一第一阱區(qū)、所述PMOS晶體管的阱區(qū)和/或所述NMOS晶體管的阱區(qū)；步驟S3， 在所述第一阱區(qū)上依次形成第一柵介質(zhì)層和第一多晶硅柵極，在所述襯底上依次形成第二 柵介質(zhì)層和第二多晶硅柵極，所述第二柵介質(zhì)層的一側(cè)覆蓋部分第一阱區(qū)，在所述PMOS晶 體管的第一阱區(qū)上依次形成第三柵介質(zhì)層和第三多晶硅柵極，和/或在所述NMOS晶體管的 NMOS晶體管的阱區(qū)上依次形成第四柵介質(zhì)層和第四多晶硅柵極；步驟S4，在所述第一柵介 質(zhì)層和第二柵介質(zhì)層之間、第一阱區(qū)內(nèi)形成第一摻雜區(qū)，所述第一柵介質(zhì)層覆蓋部分第一 摻雜區(qū)，在所述第二柵介質(zhì)層另一側(cè)的襯底內(nèi)形成第二摻雜區(qū)，所述第二柵介質(zhì)層的另一 側(cè)覆蓋部分第二摻雜區(qū)，在所述第三柵介質(zhì)層兩側(cè)的PMOS晶體管的阱區(qū)內(nèi)形成PMOS晶體 管的源區(qū)和漏區(qū)，和/或在所述第四柵介質(zhì)層兩側(cè)的NMOS晶體管的阱區(qū)內(nèi)形成NMOS晶體 管的源區(qū)和漏區(qū)；步驟S5，進行后段金屬互連工藝。該方法還包括在形成第一阱區(qū)、PMOS晶體管的阱區(qū)和/或NMOS晶體管的阱區(qū) 前，在襯底內(nèi)形成隔離所述第一摻雜區(qū)和第二柵介質(zhì)層的隔離結(jié)構(gòu)、隔離相鄰序列號單元 的隔離結(jié)構(gòu)、以及隔離相鄰PMOS晶體管和/或NMOS晶體管的隔離結(jié)構(gòu)，所述第一阱區(qū)包圍 所述隔離第一摻雜區(qū)和第二柵介質(zhì)層的隔離結(jié)構(gòu)。參考圖6a至圖6e為形成CMOS集成電 路方法的流程的剖面結(jié)構(gòu)示意圖；該CMOS集成電路包括邏輯電路區(qū)C區(qū)和用來存儲序列 號的存儲區(qū)D區(qū)，以上所述的序列號發(fā)生器位于存儲區(qū)D區(qū)。以下結(jié)合圖5以及圖6a至圖 6e，詳細介紹包含序列號發(fā)生器的CMOS集成電路的形成方法。參考圖6a，同時參考圖5，執(zhí)行步驟Si，提供襯底310，該襯底為半導體襯底，并在 襯底310內(nèi)形成隔離結(jié)構(gòu)311，包括用于隔離序列號單元的反熔絲結(jié)構(gòu)和MOS晶體管的隔 離結(jié)構(gòu)、用于隔離相鄰序列號單元的隔離結(jié)構(gòu)、以及用于隔離PMOS晶體管和NMOS晶體管的 隔離結(jié)構(gòu)。在該實施例中襯底310為P型襯底，隔離結(jié)構(gòu)311為淺溝槽隔離結(jié)構(gòu)，在其他實施 例中也可以為L0C0S隔離結(jié)構(gòu)；
參考圖6b，同時參考圖5，執(zhí)行步驟S2，在襯底內(nèi)形成第一阱區(qū)312、PMOS晶體管 的PMOS晶體管的阱區(qū)313和NMOS晶體管的NMOS晶體管的阱區(qū)314 在襯底310內(nèi)形成隔 離結(jié)構(gòu)311后，在襯底310內(nèi)形成存儲區(qū)即D區(qū)的第一阱區(qū)312，該實施例中為N型阱區(qū)，以 及邏輯電路區(qū)即C區(qū)的PMOS晶體管的PMOS晶體管的阱區(qū)313和NMOS晶體管的NMOS晶體 管的阱區(qū)314，PM0S晶體管的阱區(qū)313為邏輯電路區(qū)的PMOS晶體管的P型阱區(qū)，NMOS晶體 管的阱區(qū)314為邏輯電路區(qū)的PMOS晶體管的N型阱區(qū)；在具體的步驟中，可以利用離子注 入或擴散工藝先形成PMOS晶體管的阱區(qū)313，然后形成第一阱區(qū)312和NMOS晶體管的阱區(qū) 314，第一阱區(qū)312和NMOS晶體管的阱區(qū)314在同一工藝步驟中形成；也可以利用離子注入 或擴散工藝先形成第一阱區(qū)312和NMOS晶體管的阱區(qū)314，第一阱區(qū)312和NMOS晶體管的 阱區(qū)314在同一工藝步驟中形成，然后形成PMOS晶體管的阱區(qū)313。所述第一阱區(qū)312的 摻雜離子為硼離子，所述第一阱區(qū)312和NMOS晶體管的阱區(qū)314的摻雜離子為磷離子或砷 離子；所述第一阱區(qū)312的離子摻雜濃度和深度設置為其擊穿電壓大于以上所述的第一柵 介質(zhì)層的擊穿電壓。形成第一阱區(qū)312，PMOS晶體管的阱區(qū)313和NMOS晶體管的阱區(qū)314后，隔離結(jié) 構(gòu)311分別位于儲存區(qū)的第一阱區(qū)312內(nèi)，第一阱區(qū)312的邊緣位置，PMOS晶體管的阱區(qū) 313和NMOS晶體管的阱區(qū)314交界的位置。在該具體實施例中，第一阱區(qū)312和NMOS晶體管的阱區(qū)314都為N型摻雜，因此 可以在同一工藝步驟中形成；在其他具體實施例中，如果第一阱區(qū)312為P型摻雜，則第一 阱區(qū)312和PMOS晶體管的阱區(qū)313可以在同一工藝步驟中形成。參考圖6c和6d，同時參考圖5，執(zhí)行步驟S3，在所述第一阱區(qū)312上依次形成第一 柵介質(zhì)層321和第一多晶硅柵極331，在襯底310上依次形成第二柵介質(zhì)層322和第二多晶 硅柵極332，所述第二柵介質(zhì)層322的一側(cè)覆蓋部分第一阱區(qū)312，在所述PMOS晶體管的阱 區(qū)313上依次形成第三柵介質(zhì)層323和第三多晶硅柵極333，和/或在所述NMOS晶體管的 阱區(qū)314上依次形成第四柵介質(zhì)層324和第四多晶硅柵極334，包括參考圖6c，在襯底表 面依次形成介質(zhì)層320，多晶硅層320 ；介質(zhì)層320的材料可以為硅氧化物，氮化物，或者硅 氧氮化合物，在該具體實施例中利用熱氧化工藝形成硅氧化物介質(zhì)層；其中，介質(zhì)層320的 厚度根據(jù)以上所述的序列號發(fā)生器的第一柵介質(zhì)層321擊穿電壓的大小設定；形成介質(zhì)層 320后，在介質(zhì)層320的表面沉積多晶硅層330，多晶硅層330在后續(xù)的工藝中用來形成以 上所述的序列號發(fā)生器的反熔絲結(jié)構(gòu)301的第一多晶硅柵極331和MOS晶體管的第二多晶 硅柵極332，以及CMOS集成電路中PMOS晶體管的第三多晶硅柵極和NMOS晶體管的第四多 晶硅柵極。其中，在形成多晶硅層330時，為了使其有更好的導電性，可以對多晶硅層330 進行摻雜，可以利用擴散或原位摻雜工藝形成。參考圖6d，形成多晶硅層330后，利用光刻工藝對多晶硅層330圖案化，之后利用 刻蝕工藝去除多余的多晶硅，并同時去除多余的柵介質(zhì)層320，形成以上所述的序列號發(fā)生 器即存儲區(qū)D區(qū)的反熔絲結(jié)構(gòu)301的第一多晶硅柵極331和第一柵介質(zhì)層321、MOS晶體 管的第二多晶硅柵極332和第二柵介質(zhì)層322、所述第二柵介質(zhì)層覆蓋部分第一阱區(qū)312， 集成電路的邏輯電路區(qū)即C區(qū)的PMOS晶體管的第三多晶硅柵極333和第三柵介質(zhì)層323、 第三柵介質(zhì)層323和第三多晶硅柵極333依次形成于所述PMOS晶體管的阱區(qū)313上，以及 NMOS管的第四多晶硅柵極334和第四柵介質(zhì)層324，第四柵介質(zhì)層324和第四多晶硅柵極334依次形成于所述NMOS晶體管的阱區(qū)314上。其中，所述反熔絲結(jié)構(gòu)301的第一多晶硅 柵極331在一些具體實施例中可以覆蓋隔離結(jié)構(gòu)，當進行上層互連而需在第一多晶硅柵極 上形成通孔時，通孔的位置最好是落在第一多晶硅柵極覆蓋隔離結(jié)構(gòu)的那個部分，這樣可 以防止在通孔的等離子體蝕刻的過程中，高能量的離子會透過第一多晶硅柵極而繼續(xù)往下 把第一柵介質(zhì)層損傷，破壞這個晶體管的性能；也就是說，通孔所在的位置位于覆蓋隔離結(jié) 構(gòu)的那部分第一多晶硅柵極時，這種高能離子就不會損傷到晶體管的第一柵介質(zhì)層。參考圖6e，同時參考圖5，執(zhí)行步驟S4，在所述第一柵介質(zhì)層321和第二柵介質(zhì) 層322之間、第一阱區(qū)312內(nèi)形成第一摻雜區(qū)351，所述第一柵介質(zhì)層321的一側(cè)覆蓋部分 第一摻雜區(qū)351，在所述襯底310內(nèi)形成第二摻雜區(qū)352，所述第二柵介質(zhì)層322的另一側(cè) 覆蓋部分第二摻雜區(qū)352，在所述第三柵介質(zhì)層323兩側(cè)的PMOS晶體管的阱區(qū)313內(nèi)形成 PMOS晶體管的源區(qū)353和漏區(qū)354，在所述第四柵介質(zhì)層324兩側(cè)的NMOS晶體管的阱區(qū)314 內(nèi)形成NMOS晶體管的源區(qū)355和漏區(qū)356 在執(zhí)行完步驟S3、形成柵極之后，對襯底310內(nèi) 的第一阱區(qū)312和PMOS晶體管的阱區(qū)313進行LDD輕摻雜N型離子注入，離子注入濃度為 1 X IO13 5X 1013/Cm2，離子注入類型為磷離子或砷離子，形成邏輯電路區(qū)即C區(qū)的PMOS晶 體管303的輕摻雜源區(qū)和漏區(qū)(圖中未示)、以及序列號發(fā)生器的MOS晶體管的輕摻雜漏區(qū) (圖中未示)，和反熔絲結(jié)構(gòu)301的第一摻雜區(qū)351的輕摻雜(圖中未示)；之后對襯底310 內(nèi)的NMOS晶體管的阱區(qū)314進行LDD輕摻雜P型離子注入形成NMOS的輕摻雜源區(qū)和漏區(qū) (圖中未示)；在進行離子注入之前，要對襯底310、反熔絲結(jié)構(gòu)的第一多晶硅柵極331、M0S 晶體管的第二多晶硅柵極332、以及NMOS的第三多晶硅柵極331和PMOS的第四多晶硅柵 極332組成的表面進行掩膜工藝，避免離子注入過程中，對襯底310以及多晶硅柵極造成損 傷；在完成以上所述的輕摻雜離子注入后，在襯底310、反熔絲結(jié)構(gòu)301的第一多晶硅 柵極331、M0S晶體管302的第二多晶硅柵極332、以及PMOS晶體管303的第三多晶硅柵極 333和NMOS晶體管304的第四多晶硅柵極334組成的表面上形成介質(zhì)層；之后對該介質(zhì)層 進行回蝕分別形成側(cè)墻341 ；在形成側(cè)墻341后，對襯底310內(nèi)的第一阱區(qū)312和序列號發(fā)生器的MOS晶體管 的輕摻雜漏區(qū)進行N型重摻雜離子注入，形成MOS晶體管302的漏區(qū)即第二摻雜區(qū)352和 反熔絲結(jié)構(gòu)301的第一摻雜區(qū)351，離子摻雜濃度為5 X IO18 5 X 1019/cm2，離子摻雜類型 為磷離子或砷離子；對PMOS晶體管的阱區(qū)313進行N型離子重摻雜，形成PMOS晶體管303 的源區(qū)353和漏區(qū)354，離子摻雜濃度為3X IO15 5X IO1Vcm2,離子摻雜類型為磷離子或 砷離子；對NMOS晶體管的阱區(qū)314進行P型離子重摻雜，形成NMOS晶體管304的源區(qū)355 和漏區(qū)356，離子摻雜濃度為3 X IO15 5X1015/cm2，離子摻雜類型為硼離子。在完成以上工藝后，執(zhí)行步驟S5，進行集成電路的后段工藝形成金屬互連結(jié)構(gòu)。在該具體實施例中，所述襯底為P型襯底，第一阱區(qū)為N型阱區(qū)，第一摻雜區(qū)、第二 摻雜區(qū)為N型重摻雜；在其他實施例中，所述襯底為N型襯底，第一阱區(qū)為P型阱區(qū)，第一摻 雜區(qū)、第二摻雜區(qū)為P型重摻雜。本發(fā)明具體實施例的CMOS集成電路包括邏輯電路區(qū)和存儲序列號的存儲區(qū)，該 集成電路通過改進存儲序列號的序列號發(fā)生器的結(jié)構(gòu)，使該集成電路可以通過傳統(tǒng)的CMOS 集成電路工藝形成，工藝簡單，克服現(xiàn)有技術(shù)的將邏輯工藝和flash工藝結(jié)合起來形成集成電路、工藝復雜的缺點，從而可以節(jié)省成本。另外需要說明的是，本發(fā)明的具體實施例的集成電路為CMOS集成電路，當然，本 發(fā)明的集成電路也可以為PMOS集成電路或者NMOS集成電路。本發(fā)明具體實施方式
的一種序列號發(fā)生器的形成方法，包括提供襯底，在所述襯 底內(nèi)形成至少一第一阱區(qū)；在所述第一阱區(qū)上依次形成第一柵介質(zhì)層和第一多晶硅柵極， 在所述襯底上依次形成第二柵介質(zhì)層和第二多晶硅柵極，所述第二柵介質(zhì)層的一側(cè)覆蓋部 分第一阱區(qū)；在所述第一柵介質(zhì)層和第二柵介質(zhì)層之間、第一阱區(qū)內(nèi)形成第一摻雜區(qū)，所述 第一柵介質(zhì)層的覆蓋部分第一摻雜區(qū)；所述襯底內(nèi)形成第二摻雜區(qū)，所述第二柵介質(zhì)層的 覆蓋部分第二摻雜區(qū)。在所述第一阱區(qū)上依次形成第一柵介質(zhì)層和第一多晶硅柵極，在襯底上依次形成 第二柵介質(zhì)層和第二多晶硅柵極，包括在襯底表面依次形成介質(zhì)層，多晶硅層；光刻、刻 蝕所述介質(zhì)層和多晶硅層，形成第一阱區(qū)上第一柵介質(zhì)層和第一多晶硅柵極，以及襯底上 的第二柵介質(zhì)層和第二多晶硅柵極，。該方法還包括在形成第一阱區(qū)前，在襯底內(nèi)形成隔離所述第一摻雜區(qū)和第二柵 介質(zhì)層的隔離結(jié)構(gòu)，以及隔離相鄰序列號單元的隔離結(jié)構(gòu)，所述第一阱區(qū)包圍所述隔離第 一摻雜區(qū)和第二柵介質(zhì)層的隔離結(jié)構(gòu)。本發(fā)明具體實施的序列號發(fā)生器形成方法可以參考圖6a 6e所示的含有序列號 方式器的集成電路的形成方法的剖面結(jié)構(gòu)流程示意圖，D區(qū)即為序列號發(fā)生器所在區(qū)，本領 域的技術(shù)人員根據(jù)以上所述的形成集成電路的方法可以清楚的知道形成序列號發(fā)生器的 方法，在此不做贅述。雖然本發(fā)明已以較佳實施例披露如上，但本發(fā)明并非限定于此。任何本領域技術(shù) 人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應 當以權(quán)利要求所限定的范圍為準。
權(quán)利要求
1.一種序列號發(fā)生器，包括襯底和至少一個序列號單元，其特征在于，各序列號單元分 別包括第一阱區(qū)，形成于所述襯底內(nèi)；第一柵介質(zhì)層和第一多晶硅柵極，依次形成于所述第一阱區(qū)上；第二柵介質(zhì)層和第二多晶硅柵極，依次形成于所述襯底上，所述第二柵介質(zhì)層的一側(cè) 覆蓋部分第一阱區(qū)；第一摻雜區(qū)，形成于所述第一柵介質(zhì)層和第二柵介質(zhì)層之間、第一阱區(qū)內(nèi)，所述第一柵 介質(zhì)層的一側(cè)覆蓋部分第一摻雜區(qū)；第二摻雜區(qū)，形成于所述第二柵介質(zhì)層另一側(cè)的襯底內(nèi)，所述第二柵介質(zhì)層的另一側(cè) 覆蓋部分第二摻雜區(qū)。
2.如權(quán)利要求1所述的序列號發(fā)生器，其特征在于，所述序列號單元還包括形成于所 述第一摻雜區(qū)和第二柵介質(zhì)層之間、第一阱區(qū)內(nèi)的隔離結(jié)構(gòu)，所述序列號發(fā)生器還包括形 成于相鄰序列號單元之間的隔離結(jié)構(gòu)。
3.如權(quán)利要求2所述的序列號發(fā)生器，其特征在于，所述隔離結(jié)構(gòu)為淺溝槽隔離結(jié)構(gòu) 或者硅局部氧化物隔離結(jié)構(gòu)。
4.如權(quán)利要求1所述的序列號發(fā)生器，其特征在于，所述第一柵介質(zhì)層在高電壓下?lián)?穿，其中，在第一柵介質(zhì)層厚度為8 12nm時，高電壓范圍為10 15V。
5.如權(quán)利要求1所述的序列號發(fā)生器，其特征在于，所述襯底為P型襯底，第一阱區(qū)為 N型阱區(qū)，第一摻雜區(qū)、第二摻雜區(qū)為N型重摻雜；或者，所述襯底為N型襯底，第一阱區(qū)為P 型阱區(qū)，第一摻雜區(qū)、第二摻雜區(qū)為P型重摻雜。
6.如權(quán)利要求5所述的序列號發(fā)生器，其特征在于，所述N型阱區(qū)的摻雜的離子濃度為 1 X IO15 5 X IO1Vcm2 ；所述第一摻雜區(qū)、第二摻雜區(qū)的N型重摻雜的離子濃度為5 X IO18 5 X IO1Vcm2。
7.—種序列號發(fā)生器的形成方法，其特征在于，包括提供襯底，在所述襯底內(nèi)形成至少一第一阱區(qū)；在所述第一阱區(qū)上依次形成第一柵介質(zhì)層和第一多晶硅柵極，在所述襯底上依次形成 第二柵介質(zhì)層和第二多晶硅柵極，所述第二柵介質(zhì)層的一側(cè)覆蓋部分第一阱區(qū)；在所述第一柵介質(zhì)層和第二柵介質(zhì)層之間、第一阱區(qū)內(nèi)形成第一摻雜區(qū)，所述第一柵 介質(zhì)層的一側(cè)覆蓋部分第一摻雜區(qū)；在所述第二柵介質(zhì)層另一側(cè)的襯底內(nèi)形成第二摻雜區(qū)，所述第二柵介質(zhì)層的另一側(cè)覆 蓋部分第二摻雜區(qū)。
8.如權(quán)利要求7所述的方法，其特征在于，在所述第一阱區(qū)上依次形成第一柵介質(zhì)層 和第一多晶硅柵極，在所述襯底上依次形成第二柵介質(zhì)層和第二多晶硅柵極，包括在襯底上依次形成介質(zhì)層和多晶硅層；光刻、刻蝕所述介質(zhì)層和多晶硅層，形成第一阱區(qū)上的第一柵介質(zhì)層和第一多晶硅柵 極，以及襯底上的第二柵介質(zhì)層和第二多晶硅柵極。
9.如權(quán)利要求8所述的方法，其特征在于，還包括在形成第一阱區(qū)前，在襯底內(nèi)形成 隔離所述第一摻雜區(qū)和第二柵介質(zhì)層的隔離結(jié)構(gòu)，以及隔離相鄰序列號單元的隔離結(jié)構(gòu)， 所述第一阱區(qū)包圍所述隔離第一摻雜區(qū)和第二柵介質(zhì)層的隔離結(jié)構(gòu)。
10.如權(quán)利要求9所述的方法，其特征在于，所述襯底為P型襯底，第一阱區(qū)為N型阱 區(qū)，第一摻雜區(qū)、第二摻雜區(qū)為N型重摻雜；或者，所述襯底為N型襯底，第一阱區(qū)為P型阱 區(qū)，第一摻雜區(qū)、第二摻雜區(qū)為P型重摻雜。
11.如權(quán)利要求10所述的方法，其特征在于，所述N型阱區(qū)的摻雜的離子濃度為 1 X IO15 5 X IO1Vcm2 ；所述第一摻雜區(qū)、第二摻雜區(qū)的N型重摻雜的離子濃度為5 X IO18 5 X IO1Vcm2。
12.—種集成電路，包括邏輯電路區(qū)和存儲區(qū)，所述邏輯電路區(qū)包括至少一個PMOS晶 體管和/或NMOS晶體管，其特征在于，所述存儲區(qū)包括權(quán)利要求1、4至6任一項所述的序 列號發(fā)生器。
13.—種權(quán)利要求12所述的集成電路的形成方法，其特征在于，包括提供襯底；在所述襯底內(nèi)形成至少一第一阱區(qū)、所述PMOS晶體管的阱區(qū)和/或所述NMOS晶體管 的阱區(qū)；在所述第一阱區(qū)上依次形成第一柵介質(zhì)層和第一多晶硅柵極，在所述襯底上依次形 成第二柵介質(zhì)層和第二多晶硅柵極，所述第二柵介質(zhì)層的一側(cè)覆蓋部分第一阱區(qū)，在所述 PMOS晶體管的阱區(qū)上依次形成第三柵介質(zhì)層和第三多晶硅柵極，和/或在所述NMOS晶體管 的阱區(qū)上依次形成第四柵介質(zhì)層和第四多晶硅柵極；在所述第一柵介質(zhì)層和第二柵介質(zhì)層之間、第一阱區(qū)內(nèi)形成第一摻雜區(qū)，所述第一柵 介質(zhì)層的一側(cè)覆蓋部分第一摻雜區(qū)，在所述第二柵介質(zhì)層另一側(cè)的襯底內(nèi)形成第二摻雜 區(qū)，所述第二柵介質(zhì)層的另一側(cè)覆蓋部分第二摻雜區(qū)，在所述第三柵介質(zhì)層兩側(cè)的PMOS晶 體管的阱區(qū)內(nèi)形成PMOS晶體管的源區(qū)和漏區(qū)，在所述第四柵介質(zhì)層兩側(cè)的NMOS晶體管的 阱區(qū)內(nèi)形成NMOS晶體管的源區(qū)和漏區(qū)。
14.如權(quán)利要求13所述的集成電路的形成方法，其特征在于，在所述第一阱區(qū)上依次 形成第一柵介質(zhì)層和第一多晶硅柵極，在所述襯底上依次形成第二柵介質(zhì)層和第二多晶硅 柵極，所述第二柵介質(zhì)層的一側(cè)覆蓋部分第一阱區(qū)，在所述PMOS晶體管的阱區(qū)上依次形成 第三柵介質(zhì)層和第三多晶硅柵極，和/或在所述NMOS晶體管的阱區(qū)上依次形成第四柵介質(zhì) 層和第四多晶硅柵極包括在襯底上依次形成介質(zhì)層和多晶硅層；光刻、刻蝕所述柵介質(zhì)層和多晶硅層，形成所述第一阱區(qū)上的第一柵介質(zhì)層和第一多 晶硅柵極、所述襯底上的第二柵介質(zhì)層和第二多晶硅柵極、所述PMOS晶體管的阱區(qū)上的第 三柵介質(zhì)層和第三多晶硅柵極，和/或所述NMOS晶體管的阱區(qū)上的第四柵介質(zhì)層和第四多 晶硅柵極。
15.如權(quán)利要求14所述的集成電路的形成方法，其特征在于，還包括在形成第一 阱區(qū)、PMOS晶體管的阱區(qū)和/或NMOS晶體管的阱區(qū)前，在襯底內(nèi)形成隔離所述第一摻雜區(qū) 和第二柵介質(zhì)層的隔離結(jié)構(gòu)、隔離相鄰序列號單元的隔離結(jié)構(gòu)、以及隔離相鄰PMOS晶體管 和/或NMOS晶體管的隔離結(jié)構(gòu)，所述第一阱區(qū)包圍所述隔離第一摻雜區(qū)和第二柵介質(zhì)層的 隔離結(jié)構(gòu)。
全文摘要
一種序列號發(fā)生器及形成方法、集成電路及形成方法，其中序列號發(fā)生器包括襯底，至少一個序列號單元，各序列號單元分別包括第一阱區(qū)，形成于襯底內(nèi)；第一柵介質(zhì)層和第一多晶硅柵極，依次形成于第一阱區(qū)上；第二柵介質(zhì)層和第二多晶硅柵極，依次形成于襯底上，第二柵介質(zhì)層覆蓋部分第一阱區(qū)；第一摻雜區(qū)，形成于第一柵介質(zhì)層和第二柵介質(zhì)層之間、第一阱區(qū)內(nèi)，第一柵介質(zhì)層覆蓋部分第一摻雜區(qū)；第二摻雜區(qū)，形成于襯底內(nèi)，第二柵介質(zhì)層覆蓋部分第二摻雜區(qū)。本發(fā)明改進序列號發(fā)生器的結(jié)構(gòu)，使含有該器件的集成電路可以利用現(xiàn)有的CMOS工藝形成，工藝簡單，降低制造成本；而且不需要用到激光設備，降低了制造成本。
文檔編號H01L21/82GK102110688SQ20091024749
公開日2011年6月29日 申請日期2009年12月29日 優(yōu)先權(quán)日2009年12月29日
發(fā)明者許丹 申請人:中芯國際集成電路制造(上海)有限公司