專利名稱：：半導(dǎo)體裝置和制造半導(dǎo)體裝置的方法
技術(shù)領(lǐng)域：
：本發(fā)明的構(gòu)思涉及半導(dǎo)體裝置和制造半導(dǎo)體裝置的方法，更具體地講，涉及這樣的制造半導(dǎo)體裝置的方法，該方法能夠形成具有局部化(localized)絕緣體上硅(SOI)結(jié)構(gòu)的存儲器單元，使用選擇性蝕刻法使該SOI結(jié)構(gòu)局部化于一個或多個區(qū)域。
背景技術(shù)：
：單晶體管(l-T)動態(tài)隨機(jī)存取存儲器(DRAM)是一種使用單個晶體管而實(shí)現(xiàn)的存儲器，該存儲器不包括電容器?？赏ㄟ^執(zhí)行簡單的工藝來制造l-TDRAM，并且l-TDRAM具有改進(jìn)的衝則余量(sensingmargin)。然而，應(yīng)當(dāng)在SOI晶片上實(shí)現(xiàn)l-TDRAM，且由于SOI晶片的成本增加導(dǎo)致制造成本增加。此外，因?yàn)镾OI晶片的性質(zhì)還未被完全證實(shí)，所以l-TDRAM不能被制造成獨(dú)立(stand-alone)式，而應(yīng)當(dāng)被制造成嵌入(embedded)式。
發(fā)明內(nèi)容本發(fā)明的構(gòu)思提供了能夠使用選擇性蝕刻在體基底的一個或多個局部化區(qū)域中形成具有絕緣體上硅(SOI)結(jié)構(gòu)的存儲器單元的制造半導(dǎo)體裝置的方法。根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例，可以提供制造半導(dǎo)體裝置的方法，所述方法包括以下步驟在體基底的第一區(qū)域中形成一個或多個主體圖案；通過蝕刻所述一個或多個主體圖案的下部區(qū)域，將體基底的第一區(qū)域劃分成下部體基底區(qū)域和浮置主體區(qū)域；用絕緣材料填充浮置主體區(qū)域與下部體基底區(qū)域之間的區(qū)域。根據(jù)本發(fā)明構(gòu)思的多個方面，可以提供制造半導(dǎo)體裝置的方法，所述方法包括在第一導(dǎo)電類型的體基底中形成第一阱并在第一阱中形成絕緣體上硅(SOI)結(jié)構(gòu)。形成SOI結(jié)構(gòu)的步驟可包括在第一阱中形成一個或多個主體圖案，通過蝕刻所述一個或多個主體圖案的下部區(qū)域?qū)⒌谝悔鍎澐殖上虏口鍏^(qū)域和浮置主體區(qū)域，用絕緣材料填充浮置主體區(qū)域與下部阱區(qū)域之間的區(qū)域。根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例，可以形成多個阱，使多個阱包括在第一導(dǎo)電類型的體基底中的第二導(dǎo)電類型的第二阱和在第二導(dǎo)電類型的第二阱中的第一導(dǎo)電類型的第三阱。形成第一阱的步驟可包括在第二阱中形成第一導(dǎo)電類型的第一阱。形成SOI結(jié)構(gòu)的步驟可包括在第一導(dǎo)電類型的第一阱中形成SOI結(jié)構(gòu)。根據(jù)本發(fā)明構(gòu)思的多個方面，可以提供制造半導(dǎo)體裝置的方法，所述方法包括以下步驟在第一導(dǎo)電類型的體基底的第一區(qū)域中形成多個阱；在體基底的沒有形成所述多個阱的部分形成絕緣體上硅(SOI)結(jié)構(gòu)。形成SOI結(jié)構(gòu)的步驟可包括在體基底的沒有形成所述多個阱的部分形成一個或多個主體圖案；通過蝕刻所述一個或多個主體圖案的下部，4將體基底的沒有形成所述多個阱的部分劃分成基底區(qū)域和浮置主體區(qū)域；用絕緣材料填充浮置主體區(qū)域和基底區(qū)域之間的部分。根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例，可以提供半導(dǎo)體裝置，所述半導(dǎo)體裝置包括第一導(dǎo)電類型的體基底的基底區(qū)域；在基底區(qū)域中的絕緣區(qū)域；在絕緣區(qū)域上的浮置主體區(qū)域，其中，浮置主體區(qū)域通過絕緣區(qū)域與基底區(qū)域隔開，浮置主體區(qū)域和基底區(qū)域包含具有類似特性的材料。根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例，可以提供半導(dǎo)體裝置，包括局部化絕緣體上硅(SOI)結(jié)構(gòu)的半導(dǎo)體裝置包括第一導(dǎo)電類型的體基底的基底區(qū)域；在基底區(qū)域中的阱；在阱中的絕緣區(qū)域；在絕緣區(qū)域上的浮置主體區(qū)域，其中，浮置主體區(qū)域通過絕緣區(qū)域與阱隔開，浮置主體區(qū)域和阱包含具有類似特性的材料。根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例，可以提供包括局部化絕緣體上硅(SOI)結(jié)構(gòu)的半導(dǎo)體裝置，所述半導(dǎo)體裝置包括第一導(dǎo)電類型的體基底的第一基底區(qū)域；在第一基底區(qū)域中的多個阱；在體基底的第二基底區(qū)域中的絕緣區(qū)域；在絕緣區(qū)域上的浮置主體區(qū)域，其中，浮置主體區(qū)域通過絕緣區(qū)域與第二基底區(qū)域隔開，第二基底區(qū)域和浮置主體區(qū)域包含具有類似特性的材料。將通過以下結(jié)合附圖進(jìn)行的簡要描述來更清楚地理解本發(fā)明構(gòu)思的示例實(shí)施例。圖1至圖11表示這里所描述的非限制性的示例實(shí)施例。圖1是根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的半導(dǎo)體裝置的剖視圖。圖2A至圖2C是示出根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的圖1中示出的半導(dǎo)體裝置的制造方法的剖視圖。圖3A至圖3G是示出根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的絕緣體上硅(SOI)結(jié)構(gòu)的形成方法的透視圖。圖4是根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的半導(dǎo)體裝置的剖視圖。圖5是根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的半導(dǎo)體裝置的剖視圖。圖6是根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的半導(dǎo)體裝置的剖視圖。圖7是根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的半導(dǎo)體裝置的剖視圖。圖8A至圖8G是示出根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的SOI結(jié)構(gòu)的形成方法的透視圖。圖9A至圖9F是示出根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的SOI結(jié)構(gòu)的形成方法的透視圖。圖10是根據(jù)本發(fā)明構(gòu)思的對比例的半導(dǎo)體裝置的剖視圖。圖11是根據(jù)本發(fā)明構(gòu)思的對比例的半導(dǎo)體裝置的剖視圖。應(yīng)當(dāng)注意的是，這些圖的意圖在于示出本發(fā)明構(gòu)思的特定示例實(shí)施例中使用的方法、結(jié)構(gòu)和/或材料的一般特性，并對下面提供的書面描述進(jìn)行補(bǔ)充。然而，這些圖不是按比例繪制的，可能不會精確地反映任何給出的實(shí)施例的精確結(jié)構(gòu)或性能特性，并且這些圖不應(yīng)當(dāng)被解釋為限定或限制本發(fā)明構(gòu)思的示例實(shí)施例所包含的性質(zhì)或值的范圍。例如，為了清晰起見，可以縮小或放大分子、層、區(qū)域和/或結(jié)構(gòu)元件的相對厚度和位置。在各幅附圖中類似的或相同的標(biāo)號的使用意在表示存在類似的或者相同的元件或特征。具體實(shí)施例方式現(xiàn)在將參照附圖更充分地描述本發(fā)明構(gòu)思的示例實(shí)施例，在附圖中示出了示例實(shí)施例。然而，可以以多種不同的形式來實(shí)施示例實(shí)施例，示例實(shí)施例不應(yīng)當(dāng)被解釋為局限于在這里闡述的實(shí)施例；相反，提供這些實(shí)施例，使得本公開將是徹底的和完整的，并將示例實(shí)施例的范圍充分傳達(dá)給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清晰起見，夸大了層和區(qū)域的厚度。附圖中相同的標(biāo)號表示相同的元件，因此將省略它們的描述。應(yīng)該理解的是，當(dāng)元件被稱作"連接到"或"結(jié)合到"另一元件時，該元件可以直接連接或結(jié)合到另一元件，或者可以存在中間元件。相反，當(dāng)元件被稱作"直接連接"或"直接結(jié)合"到另一元件時，不存在中間元件。相同的標(biāo)號始終表示相同的元件。如在這里使用的，術(shù)語"和/或"包括一個或多個相關(guān)所列項(xiàng)的任意組合和所有組合。應(yīng)當(dāng)以相同的方式解釋用于描述元件或?qū)又g的關(guān)系的其它詞語(例如，"在…之間"和"直接在…之間"、"與…相鄰"和"與…直接相鄰"、"在…上"和"直接在…上")。應(yīng)該理解的是，盡管在這里可使用術(shù)語"第一"、"第二"等來描述不同的元件、組件、區(qū)域、層和/或部分，但是這些元件、組件、區(qū)域、層和/或部分不應(yīng)當(dāng)受這些術(shù)語的限制。這些術(shù)語僅是用來將一個元件、組件、區(qū)域、層或部分與另一個元件、組件、區(qū)域、層或部分區(qū)分開來。因此，在不脫離本發(fā)明構(gòu)思的示例實(shí)施例的教導(dǎo)的情況下，下面討論的第一元件、組件、區(qū)域、層或部分可被稱作第二元件、組件、區(qū)域、層或部分。為了便于描述，在這里可使用空間相對術(shù)語，如"在…之下"、"在…下方"、"下面的"、"在…上方"、"上面的"等，用來描述如在圖中所示的一個元件或特征與其它元件或特征的關(guān)系。應(yīng)該理解的是，空間相對術(shù)語意在包含除了在圖中描述的方位之外的裝置在使用或操作中的不同方位。例如，如果附圖中的裝置被翻轉(zhuǎn)，則描述為"在"其它元件或特征"下方"或"之下"的元件隨后將被定位為"在"其它元件或特征"上方"。因而，示例性術(shù)語"在…下方"可包括"在…上方"和"在…下方"兩種方位。所述裝置可被另外定位(旋轉(zhuǎn)90度或者在其它方位)，并對在這里使用的空間相對描述符作出相應(yīng)的解釋。這里使用的術(shù)語僅為了描述具體實(shí)施例的目的，而不意圖限制本發(fā)明構(gòu)思的示例實(shí)施例。如這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。還應(yīng)理解的是，當(dāng)在本說明書中使用術(shù)語"包含"和/或"包括"時，說明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其它特征、整體、步驟、操作、元件、組件和/或它們的組。在此參照作為示例實(shí)施例的理想實(shí)施例(和中間結(jié)構(gòu))的示意圖的剖視圖來描述本發(fā)明構(gòu)思的示例實(shí)施例。這樣，預(yù)計(jì)會出現(xiàn)例如由制造技術(shù)和/或公差引起的圖示的形狀的變化。因此，示例實(shí)施例不應(yīng)該被解釋為局限于在此示出的區(qū)域的具體形狀，而將包括例如由制造導(dǎo)致的形狀偏差。例如，示出為矩形的注入?yún)^(qū)域在其邊緣可具有倒圓或彎曲的特征和/或注入濃度的梯度，而不是從注入?yún)^(qū)域到非注入?yún)^(qū)域的二元變化。同樣，通過注入形成的埋區(qū)可導(dǎo)致在埋區(qū)和通過其發(fā)生注入的表面之間的區(qū)域中的一些注入。因此，在圖中示出的區(qū)域本質(zhì)上是示意性的，它們的形狀并不意圖示出裝置的區(qū)域的實(shí)際形狀，也不意圖限制本發(fā)明構(gòu)思的示例實(shí)施例的范圍。除非另有定義，否則這里使用的所有術(shù)語(包括技術(shù)術(shù)語和科學(xué)術(shù)語)具有與本發(fā)明構(gòu)思所屬領(lǐng)域的普通技術(shù)人員所通常理解的意思相同的意思。還將理解的是，除非這里如此明確定義，否則術(shù)語(諸如在通用字典中定義的術(shù)語)應(yīng)該被解釋為具有與相關(guān)領(lǐng)域的環(huán)境中它們的意思一致的意思，而不以理想的或者過于正式的含義來解釋它們。圖1是根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的半導(dǎo)體裝置的剖視圖。參照圖l，半導(dǎo)體裝置可包括基底區(qū)域110、第一阱120、第二阱130、第三阱140和絕緣體上硅(SOI)結(jié)構(gòu)150。SOI結(jié)構(gòu)可以在第三阱140中。SOI結(jié)構(gòu)150可以包括絕緣區(qū)域170以及主體區(qū)域181、182和183。例如，可以通過選擇性地蝕刻第三阱140的上部區(qū)域來形成絕緣區(qū)域170以及主體區(qū)域181、182和183。第三阱140以及主體區(qū)域181、182和183可以由具有類似特性的材料形成。因?yàn)榈谌?40中的SOI結(jié)構(gòu)150可以與第一阱120和第二阱130中的組件隔開，所以可以將不同的偏壓施加到SOI結(jié)構(gòu)以及第一阱120和第二阱130中的組件。存儲器單元(例如，單晶體管(l-T)動態(tài)隨機(jī)存取存儲器(DRAM)單元)可以位于第三阱140中的SOI結(jié)構(gòu)150上，用于驅(qū)動存儲器單元的驅(qū)動電路可以位于第一阱120和第二阱130上。第三阱140上的存儲器單元可以與第一阱120和第二阱130上的驅(qū)動電路電隔開?？梢詫⒉煌钠珘菏┘拥酱鎯ζ鲉卧万?qū)動電路。表l示出了可應(yīng)用的偏壓的示例。如果施加表1中示出的偏壓，則可以防止和/或減少PNP閂鎖(PNPlatch)現(xiàn)象。表1V110(基底區(qū)域)<=ovV120(第一阱)〉二V110(基底區(qū)域)V120(第一阱)>=OVV130，V140(第二阱，第三阱)<=0VV120(第一阱)〉V130，V140(第二阱，第三阱)p溝道金屬-氧化物半導(dǎo)體(PMOS)晶體管161可以位于第一阱120上，n溝道金屬-氧化物半導(dǎo)體(NMOS)晶體管162可以位于第二阱130上。1T-DRAM單元191-197可以位于第三阱140上。PMOS晶體管161和NMOS晶體管162可以是用于驅(qū)動1T-DRAM單元191-197的外圍電路?？梢酝ㄟ^將不同的偏壓施加到第一阱120、第二阱130和第三阱140來驅(qū)動1T-DRAM單元191-197和外圍電路(PMOS晶體管161和NMOS晶體管162)。例如，如表1所示，可以將負(fù)的反向偏壓施加到基底區(qū)域110。雖然在圖1中基底區(qū)域110、第二阱130和第三阱140被示出為p型，第一阱120被示出為n型，但是本發(fā)明構(gòu)思的示例實(shí)施例不限于此。圖2A至圖2C是用于描述根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的圖1中示出的半導(dǎo)體裝置的制造方法的剖視圖。參照圖2A，可以在p型的基底區(qū)域110中形成n型的第一阱120?？梢栽诘谝悔?20中形成p型的第二阱130和第三阱140。第二阱130和第三阱140可以形成在第一阱120兩側(cè)的區(qū)域中，使得第二阱130和第三阱140彼此不相鄰。參照圖2B，可以在第三阱140中形成SOI結(jié)構(gòu)?？墒褂眠x擇性蝕刻法(例如，參照圖3描述的根據(jù)示例實(shí)施例的選擇性蝕刻法)形成絕緣區(qū)域170和主體區(qū)域181-183。參照圖2C，可在第一阱120上形成PMOS晶體管，并可在第二阱130上形成NMOS晶體管?？稍诘谌?40上形成1T-DRAM單元191-197。圖3A至圖3G是用于描述根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的SOI結(jié)構(gòu)的形成方法的透視圖。參照圖3A，可以從半導(dǎo)體基底的頂表面將半導(dǎo)體基底兩側(cè)的區(qū)域圖案化。半導(dǎo)體基底可以是由體晶片(bulkwafer)形成的體基底(bulksubstrate)?？梢栽诒粓D案化的區(qū)域之間形成主體線圖案350，基底區(qū)域310可以在主體線圖案350的下方。參照圖3B，可以用絕緣材料填充被圖案化的區(qū)域來形成絕緣膜330。因此，絕緣膜330可形成在主體線圖案350的兩個側(cè)表面上。參照圖3C，可以沿著Z方向?qū)⒅黧w線圖案350和絕緣膜330圖案化，從而形成多個主體圖案350'和多個絕緣圖案330'。在圖3C中，可以從主體線圖案350和絕緣膜330的頂表面執(zhí)行圖案化。圖3A和圖3B中示出的主體線圖案350可以不同于圖3C中示出的主體圖案350'。參照圖3A，可以沿著主軸方向(例如Y方向)將體基底圖案化，從而形成沿著Y方向延伸的主體線圖案350。參照圖3B，可用絕緣材料330填充主體線圖案350兩側(cè)的區(qū)域。參照圖3C，可以沿著與主體線圖案350延伸所沿的Y方向垂直的副軸方向(例如Z方向)將主體線圖案350和絕緣膜330圖案化，從而形成沿著Z方向延伸的主體圖案350'。圖3C中示出的主體圖案350'的高度可以小于圖3A和圖3B中示出的主體線圖案350的高度。如圖3C所示，可以遮蔽主體線圖案350和絕緣膜330的不期望被圖案化的頂表面區(qū)域380，可將沒有被遮蔽的區(qū)域圖案化。例如，可以在不期望被圖案化的頂表面區(qū)域380上形成掩模。參照圖3D和圖3E，可以遮蔽被圖案化的區(qū)域的側(cè)表面384，可以暴露底表面386。例如，可以在側(cè)表面384與底表面386上形成掩模，以遮蔽側(cè)表面384與底表面386，然后可去除底表面386上的掩模，以使底表面386暴露。然而，本發(fā)明構(gòu)思的示例實(shí)施例不限于此。參照圖3F，可以通過暴露的底表面386選擇性地蝕刻主體圖案350'的下部區(qū)域?？梢允褂美邕x擇性濕蝕刻法或選擇性干蝕刻法通過底表面386蝕刻主體圖案350'下方的體區(qū)域(bulkregion)，從而暴露主體圖案350'下方的體區(qū)域的底表面388。例如，可以用通過底表面388進(jìn)行蝕刻的各向同性蝕刻劑選擇性地蝕刻主體圖案350'的下部區(qū)域，該蝕刻劑蝕刻絕緣圖案330'的速率比蝕刻主體圖案350'的速率慢?？梢员┞吨黧w圖案350'和絕緣圖案330'的頂表面區(qū)域380和側(cè)表面384。主體圖案350'可以與基底區(qū)域310完全隔開，從而形成主體區(qū)域350"。體基底可以被劃分成基底區(qū)域310和主體區(qū)域350"。參照圖3G，可以用絕緣材料填充圖3F中示出的被蝕刻的區(qū)域?？梢杂媒^緣材料填充主體區(qū)域350"下方被蝕刻的體區(qū)域和主體區(qū)域350"之間的區(qū)域，從而形成絕緣區(qū)域330"。絕緣區(qū)域330"可以為主體區(qū)域350"提供支撐。在圖3G中，基底區(qū)域310、絕緣區(qū)域330"和主體區(qū)域350"可以分別對應(yīng)于圖1中示出的第三阱140、絕緣區(qū)域170以及主體區(qū)域181、182和183。圖3A至圖3G中示出的方法可用于在半導(dǎo)體基底上形成多個主體區(qū)域。例如，該方法可用于形成圖1中示出的半導(dǎo)體裝置的主體區(qū)域181、182和183。與圖3A類似，可以沿著第一方向平行地蝕刻體基底的數(shù)個區(qū)域，從而形成沿著Y方向延伸的多個主體線圖案350。與圖3B類似，可以用絕緣膜330填充多個主體線圖案350之間的區(qū)域。與圖3C類似，可以沿著與多個主體線圖案350延伸所沿的Y方向垂直的Z方向蝕刻體基底，從而形成沿著Z方向平行地延伸的主體圖案350'。與圖3D類似，可以遮蔽主體圖案350'的側(cè)表面。與圖3F類似，可以通過主體圖案350'之間沒有被遮蔽的底表面來蝕刻主體圖案350'下方的體區(qū)域。與圖3G類似，可以用絕緣材料填充主體圖案350'下方被蝕刻的體區(qū)域和主體圖案350'之間的區(qū)域。圖4是根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的半導(dǎo)體裝置的剖視圖。參照圖4，半導(dǎo)體裝置可包括基底區(qū)域410、第一阱420、第二阱430和SOI結(jié)構(gòu)440。SOI結(jié)構(gòu)440可以位于基底區(qū)域410中。圖4與圖1的不同之處可以在于在圖4中SOI結(jié)構(gòu)440可以位于基底區(qū)域410中，而在圖1中SOI結(jié)構(gòu)150可位于第三阱140中。SOI結(jié)構(gòu)440可以包括絕緣區(qū)域470與主體區(qū)域481和482?？梢酝ㄟ^選擇性地蝕刻基底區(qū)域410的上部區(qū)域來形成絕緣區(qū)域470與主體區(qū)域481和482?；讌^(qū)域410與主體區(qū)域481和482可以由具有類似特性的材料形成。PMOS晶體管461可以位于第一阱420上，NMOS晶體管462可以位于第二阱430上。1T-DRAM單元491-493和494-495可以位于基底區(qū)域410上。PMOS晶體管461和NMOS晶體管462可以是用于驅(qū)動1T-DRAM單元491-493和494-495的外圍電路。可以通過將不同的偏壓施加到基底區(qū)域410、第一阱420和第二阱430來驅(qū)動1T-DRAM單元491-495和外圍電路(PMOS晶體管461和NMOS晶體管462)。圖5是根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的半導(dǎo)體裝置的剖視圖。參照圖5，半導(dǎo)體裝置可包括基底區(qū)域510、第一阱520、第二阱530和SOI結(jié)構(gòu)540。SOI結(jié)構(gòu)540可以位于第二阱530中。圖5與圖4的不同之處可以在于在圖5中SOI結(jié)構(gòu)540可以位于第二阱530中，而在圖4中SOI結(jié)構(gòu)440可位于基底區(qū)域410中。SOI結(jié)構(gòu)540可以包括絕緣區(qū)域570與主體區(qū)域581和582?？梢酝ㄟ^選擇性地蝕刻第二阱530的上部區(qū)域來形成絕緣區(qū)域570與主體區(qū)域581和582。第二阱530與主體區(qū)域581和582可以由具有類似特性的材料形成。PMOS晶體管561可以位于第一阱520上，NMOS晶體管562可以位于基底區(qū)域510上。1T-DRAM單元591-595可以位于第二阱530上。圖6是根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的半導(dǎo)體裝置的剖視圖。參照圖6，半導(dǎo)體裝置可包括基底區(qū)域610、第一阱620、第二阱630和SOI結(jié)構(gòu)640。SOI結(jié)構(gòu)640可以位于基底區(qū)域610中。SOI結(jié)構(gòu)640可以包括絕緣區(qū)域670與主體區(qū)域681和682?？梢酝ㄟ^選擇性地蝕刻基底區(qū)域610的上部區(qū)域來形成絕緣區(qū)域670與主體區(qū)域681和682。PMOS晶體管661可以位于第一阱620上，NMOS晶體管662和663可以位于第二阱630上。1T-DRAM單元691-695可以位于基底區(qū)域610上。PMOS晶體管661與NMOS晶體管662和663可以是用于驅(qū)動1T-DRAM單元691-695的外圍電路?？赏ㄟ^電壓接收單元651、652和653將不同的偏壓施加到基底區(qū)域610、第一阱620和第二阱630。表2示出了可應(yīng)用的偏壓的示例。例如，可以將負(fù)的反向偏壓施加到基底區(qū)域610。表29<table>tableseeoriginaldocumentpage10</column></row><table>圖7是根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的半導(dǎo)體裝置的剖視圖。參照圖7，半導(dǎo)體裝置可包括基底區(qū)域710、第一阱720、第二阱730、第三阱740和S0I結(jié)構(gòu)750。S0I結(jié)構(gòu)750可以位于基底區(qū)域710中。S0I結(jié)構(gòu)750可以包括絕緣區(qū)域770與主體區(qū)域781和782?？梢酝ㄟ^選擇性地蝕刻基底區(qū)域710的上部區(qū)域來形成絕緣區(qū)域770與主體區(qū)域781和782。第一阱720可以將基底區(qū)域710與第二阱730和第三阱740分開。NM0S晶體管762和763可以位于第二阱730上，PM0S晶體管761可以位于第三阱740上。1T-DRAM單元791-795可以位于基底區(qū)域710上?？赏ㄟ^電壓接收單元751-754將不同的偏壓施加到基底區(qū)域710、第一阱720、第二阱730和第三阱740。表3可示出可應(yīng)用的偏壓的示例。例如，可以將正的反向偏壓施加到基底區(qū)域710。如果施加表3中示出的偏壓，則可以防止和/或減少PNP閂鎖現(xiàn)象和NPN閂鎖現(xiàn)象。表3<table>tableseeoriginaldocumentpage10</column></row><table>另外，除了SOI結(jié)構(gòu)750可被設(shè)置在第三阱740中，根據(jù)本發(fā)明構(gòu)思另一示例實(shí)施例的半導(dǎo)體裝置與參照圖7描述的半導(dǎo)體裝置相同。圖8A至圖8G是用于描述根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的SOI結(jié)構(gòu)的形成方法的透視圖。參照圖8A，可以沿著主軸方向(例如沿著Y方向)蝕刻體基底，從而形成沿著Y方向延伸的主體線圖案850。參照圖8B，可以用絕緣膜830填充主體線圖案850兩側(cè)的區(qū)域。圖8A和圖8B中的工藝與圖3A和圖3B中的工藝相同，將省略對其的詳細(xì)描述。參照圖8C，沿著與主體線圖案850延伸所沿的Y方向垂直的Z方向?qū)⒅黧w線圖案850圖案化，從而形成沿著第二方向延伸的多個主體圖案850'。與圖3C不同，在圖8C中可以不將絕緣膜830圖案化。在圖8C中，可以從主體線圖案850的頂表面執(zhí)行圖案化。如圖8C中所示，可以遮蔽主體圖案850'和絕緣膜830的不期望被圖案化的頂表面區(qū)域880，可將沒有被遮蔽的區(qū)域圖案化。參照圖8D和圖8E，可以遮蔽被圖案化的區(qū)域的側(cè)表面884和底表面(未示出)，然后可以使底表面暴露。參照圖8F，可以通過暴露的底表面選擇性地蝕刻主體圖案850'的下部區(qū)域，從而暴露主體圖案850'下方的體區(qū)域的底表面888?？杀┞吨黧w圖案850'和絕緣膜830的頂表面區(qū)域880和側(cè)表面884。參照圖8G，可用絕緣材料填充圖8F中示出的被蝕刻的區(qū)域。圖8G中示出的SOI結(jié)構(gòu)可以與圖3G中示出的SOI結(jié)構(gòu)相同。圖9A至圖9F是用于描述根據(jù)本發(fā)明構(gòu)思的示例實(shí)施例的SOI結(jié)構(gòu)的形成方法的透視圖。參照圖9A，可以在體基底中形成絕緣膜930?；讌^(qū)域910是體基底的底部區(qū)域，可以將絕緣膜930插入到基底區(qū)域910上。例如，可以沿著副軸方向(例如Z方向)蝕刻體基底，從而形成沿著副軸方向延伸的多個主體線圖案950。可以用絕緣膜930填充主體線圖案950之間的區(qū)域。在圖9A中，體基底的位于絕緣膜930側(cè)部的區(qū)域被稱為主體線圖案950，體基底的其余區(qū)域被稱為基底區(qū)域910。參照圖9B，可以沿著主軸方向(例如Y方向)從體基底的頂表面將體基底兩側(cè)的區(qū)域圖案化。將主體線圖案950和絕緣膜930—起圖案化，從而在基底區(qū)域910上形成多個主體圖案950'?？梢匝刂c主體線圖案950和絕緣膜930延伸所沿的Z方向垂直的Y方向蝕刻主體線圖案950和絕緣膜930兩側(cè)的區(qū)域，從而形成沿著Z方向延伸的主體圖案950'。例如，可以遮蔽主體線圖案950和絕緣膜930的不期望被圖案化的頂表面區(qū)域980，可將沒有被遮蔽的區(qū)域圖案化。參照圖9C，可以遮蔽被圖案化的區(qū)域的側(cè)表面984和底表面986。參照圖9D，可以暴露被圖案化的區(qū)域的底表面986。參照圖9E，可通過被暴露的底表面986選擇性地蝕刻主體圖案950'下方的體區(qū)域，從而形成主體區(qū)域950"。因?yàn)榭梢赃x擇性地蝕刻體區(qū)域，所以可以不蝕刻絕緣膜930?？赏ㄟ^與主體區(qū)域950"相鄰并且可以不被遮蔽的底表面986來蝕刻主體區(qū)域950"下方的體區(qū)域。參照圖9F，可暴露主體區(qū)域950〃和絕緣膜930的頂表面區(qū)域980和側(cè)表面984?？梢杂媒^緣材料填充圖9F中示出的被蝕刻的區(qū)域，從而完整地形成SOI結(jié)構(gòu)?？梢杂媒^緣材料填充主體區(qū)域950"下方被蝕刻的體區(qū)域以及主體區(qū)域950"和絕緣膜930的被蝕刻的側(cè)部區(qū)域。圖IO是根據(jù)本發(fā)明構(gòu)思的對比示例實(shí)施例的半導(dǎo)體裝置的剖視圖。參照圖IO，絕緣區(qū)域1070和硅區(qū)域1090可以位于體基底上，可以利用阱注入(wellimplant)來形成阱1020、1030和1040。在圖10中，I1020、I1030和11040表示阱注入的示例路徑。因?yàn)榭梢岳脠D10中的阱注入來形成阱1020、1030和1040，所以如果絕緣區(qū)域1070和硅區(qū)域1090厚，則可能不會適當(dāng)?shù)匦纬哨?020、1030和1040。會損壞絕緣區(qū)域1070和硅區(qū)域1090。相比較而言，根據(jù)參照圖1至圖9F描述的本發(fā)明構(gòu)思的示例實(shí)施例，因?yàn)榭梢酝ㄟ^選擇性地蝕刻阱(或基底區(qū)域，未示出)的上部區(qū)域來形成SOI結(jié)構(gòu)，所以阱(或基底區(qū)域)和SOI結(jié)構(gòu)的主體區(qū)域可以由具有類似特性的材料形成。根據(jù)圖10的對比例，如果假設(shè)硅區(qū)域1090在形成在阱下方的基底區(qū)域上外延生長，則可能不能由具有類似特性的材料形成硅區(qū)域1090和基底區(qū)域。圖11是根據(jù)本發(fā)明構(gòu)思的對比示例實(shí)施例的半導(dǎo)體裝置的剖視圖。參照圖ll，可以在體基底中形成阱1120、1130和1140，然后可以在阱1120、1130和1140上形成絕緣區(qū)域1171。可以使用晶片鍵合法(waferbondingmethod)將絕緣區(qū)域1172和硅區(qū)域1190鍵合到絕緣區(qū)域1171。雖然已經(jīng)具體示出并描述了本發(fā)明構(gòu)思的示例實(shí)施例，但是本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解，在不脫離權(quán)利要求的精神和范圍的情況下，可以對其作出形式上和細(xì)節(jié)上的改變。權(quán)利要求一種制造半導(dǎo)體裝置的方法，所述半導(dǎo)體裝置包括局部化絕緣體上硅結(jié)構(gòu)，所述方法包括以下步驟在體基底的第一區(qū)域中形成一個或多個主體圖案；通過蝕刻所述一個或多個主體圖案的下部區(qū)域，將體基底的第一區(qū)域劃分成下部體基底區(qū)域和浮置主體區(qū)域；用絕緣材料填充浮置主體區(qū)域與下部體基底區(qū)域之間的區(qū)域。2.如權(quán)利要求1所述的方法，所述方法還包括以下步驟在體基底中形成第一阱，其中，體基底屬于第一導(dǎo)電類型，第一阱包括體基底的第一區(qū)域。3.如權(quán)利要求2所述的方法，所述方法還包括以下步驟在體基底中形成第二導(dǎo)電類型的第二阱；在第二阱中形成第一導(dǎo)電類型的第三阱，其中，形成第一阱的步驟包括在第二阱中形成第一導(dǎo)電類型的第一阱。4.如權(quán)利要求3所述的方法，其中，第一阱和第三阱彼此隔開。5.如權(quán)利要求3所述的方法，所述方法還包括以下步驟在第二阱的區(qū)域上形成第一外圍器件；在第三阱的區(qū)域上形成第二外圍器件；在浮置主體區(qū)域上形成單晶體管動態(tài)隨機(jī)存取存儲器單元。6.如權(quán)利要求5所述的方法，其中，外圍器件包括n溝道金屬_氧化物半導(dǎo)體晶體管和P溝道金屬-氧化物半導(dǎo)體晶體管中的一個。7.如權(quán)利要求2所述的方法，所述方法還包括以下步驟在體基底中形成第二導(dǎo)電類型的第二阱；在第二阱中形成第一導(dǎo)電類型的第三阱，其中，形成第一阱的步驟包括在第三阱中形成第二導(dǎo)電類型的第一阱。8.如權(quán)利要求2所述的方法，所述方法還包括以下步驟在所述一個或多個主體圖案的側(cè)壁上形成多個絕緣區(qū)域，其中，劃分體基底的第一區(qū)域的步驟包括在所述一個或多個主體圖案上形成掩模并通過掩模暴露所述一個或多個主體圖案的底表面，蝕刻所述一個或多個主體圖案的下部區(qū)域的步驟包括用通過所述底表面進(jìn)行蝕刻的各向同性蝕刻劑選擇性地蝕刻所述下部區(qū)域，所述蝕刻劑蝕刻所述多個絕緣區(qū)域的速率比所述蝕刻劑蝕刻所述一個或多個主體圖案的速率慢。9.如權(quán)利要求1所述的方法，所述方法還包括以下步驟在體基底中形成多個阱，其中，體基底屬于第一導(dǎo)電類型。10.如權(quán)利要求9所述的方法，其中，形成多個阱的步驟包括在體基底中形成第二導(dǎo)電類型的第一阱，在第一阱中于體基底的第二區(qū)域形成第一導(dǎo)電類型的第二阱，并在第一阱中于體基底的第一區(qū)域形成第一導(dǎo)電類型的的第三阱。11.如權(quán)利要求9所述的方法，其中，形成多個阱的步驟包括以下步驟在體基底的第二區(qū)域中形成第二導(dǎo)電類型的第一阱，在第一阱中形成第一導(dǎo)電類型的第二阱，在第二阱中形成第二導(dǎo)電類型的第三阱。12.如權(quán)利要求9所述的方法，其中，浮置主體區(qū)域與所述多個阱隔開。13.—種包括局部化絕緣體上硅結(jié)構(gòu)的半導(dǎo)體裝置，包括第一導(dǎo)電類型的體基底的第一基底區(qū)域；在第一基底區(qū)域中的絕緣區(qū)域；在絕緣區(qū)域上的浮置主體區(qū)域，其中，浮置主體區(qū)域通過絕緣區(qū)域與第一基底區(qū)域隔開，浮置主體區(qū)域和第一基底區(qū)域包含具有類似特性的材料。14.如權(quán)利要求13所述的半導(dǎo)體裝置，所述半導(dǎo)體裝置還包括在第一導(dǎo)電類型的體基底中的第一阱，第一阱包括第一基底區(qū)域。15.如權(quán)利要求14所述的半導(dǎo)體裝置，所述半導(dǎo)體裝置還包括第二導(dǎo)電類型的第二阱和在第二阱中的第一導(dǎo)電類型的第三阱，其中，第一阱屬于第一導(dǎo)電類型并在第二阱中，第一阱與第三阱隔開。16.如權(quán)利要求14所述的半導(dǎo)體裝置，所述半導(dǎo)體裝置還包括第二導(dǎo)電類型的第二阱和在第二阱中的第一導(dǎo)電類型的第三阱，其中，第一阱屬于第二導(dǎo)電類型并在第三阱中。17.如權(quán)利要求13所述的半導(dǎo)體裝置，所述半導(dǎo)體裝置還包括在第二基底區(qū)域中的多個阱。18.如權(quán)利要求17所述的半導(dǎo)體裝置，其中，所述多個阱包括第二導(dǎo)電類型的第一阱和在第一阱中的第一導(dǎo)電類型的第二阱。19.如權(quán)利要求17所述的半導(dǎo)體裝置，其中，所述多個阱包括第二導(dǎo)電類型的第一阱、在第一阱中的第一導(dǎo)電類型的第二阱和在第二阱中的第二導(dǎo)電類型的第三阱。20.如權(quán)利要求17所述的半導(dǎo)體裝置，其中，浮置主體區(qū)域與所述多個阱隔開。全文摘要本發(fā)明公開了半導(dǎo)體裝置和制造半導(dǎo)體裝置的方法。所述制造半導(dǎo)體裝置的方法可通過使用選擇性蝕刻僅在體半導(dǎo)體基底的一個或多個局部化區(qū)域中形成具有絕緣體上硅(SOI)結(jié)構(gòu)的存儲器單元。因此，可以將不同的偏壓施加到外圍器件和具有SOI結(jié)構(gòu)的存儲器單元。文檔編號H01L27/02GK101752304SQ20091024668公開日2010年6月23日申請日期2009年12月1日優(yōu)先權(quán)日2008年12月1日發(fā)明者崔相武,樸允童,李太熙,金元住申請人:三星電子株式會社