專利名稱：一種混合源漏場效應晶體管及其制備方法
技術領域：
本發(fā)明屬微電子領域，涉及半導體器件，更具體的說，涉及一種混合源漏場效應晶 體管及其制備方法。該晶體管可以用來作為集成電路的基本單元。
背景技術：
半導體工業(yè)的發(fā)展要求器件尺寸越來越小。CMOS器件的微縮化推動每一個技術代 器件性能得以提高。然而，隨著按比例逐步縮小，使得器件尺寸逐漸逼近其物理極限。為了 能夠繼續(xù)延續(xù)過去若干年的發(fā)展趨勢，必須克服由此帶來的材料和工藝方面的諸多障礙。 但是，器件能夠按比例縮小的前提條件是控制短溝道效應，從而器件才能夠維持長溝道器 件的特性并且可靠的運行。研究顯示，通過提高柵極對溝道的控制以及采用更淺的源漏結可以達到對短溝道 效應更好的控制。采用淺結可以減少源漏對溝道的影響。通常減少柵極氧化層的有效厚 度是提高柵極對溝道控制最直接的方式。目前，對采用高介電常數(shù)的介質來作為柵極氧化 層的研究已經(jīng)進行了十幾年。高介電常數(shù)的介質，比如鉿基氧化物可以得到1納米以下的 有效柵氧厚度，同時柵極隧穿電流可以保持一個比較低的水平。另一種提高柵極對溝道控 制的方法是采用三維器件結構，比如采用柵極包裹整個溝道的FinFET器件。對于終極的 MOSFET器件，可能要同時采用高介電常數(shù)介質和三維器件結構。現(xiàn)有技術中，MOSFET器件 的源漏深度、柵極氧化層的厚度以及柵極長度基本上都是按比例縮小，這樣做的目的是為 了控制短溝道器件的性能。為了使結變的更淺，研究者一直在研究超低能量的離子注入和 毫秒級的熱退火工藝，比如激光熱退火和閃光退火。一般pn結源漏要在控制結的深度和源 漏寄生電阻之間折中。為了抵消由于淺結所造成的高寄生電阻，有研究提出了提升源漏結 構，但是代價是增加了柵極與源漏之間的寄生電容。因此，當CMOS器件縮小到32nm及其以 下時，在超淺源漏方面會面臨巨大的挑戰(zhàn)，特別是在工藝控制和如何減少對器件性能影響 方面的挑戰(zhàn)。肖特基結金屬硅化物源漏在最近成為研究熱點。目標是采用肖特基結金屬硅化物 源漏來代替?zhèn)鹘y(tǒng)的重摻雜Pn結源漏并應用在未來超縮微化的CMOS器件中。金屬硅化物源 漏的主要優(yōu)勢是低的寄生電阻和電容，優(yōu)良的按比例縮小特性，簡便的工藝制造，低的熱預 算以及抗閂鎖效應或者絕緣體上的硅(SOI)里的浮體效應。由于肖特基結金屬硅化物源漏 具有低電阻特性和陡峭的原子層級別的硅化物和硅之間的界面，肖特基勢壘MOSFET器件 非常有望縮小到IOnm及其以下。然而，使用肖特基結作為源漏也存在不利的一面。主要問題是如果肖特基勢壘高 度不能控制在0. IeV以下，那么驅動電流會大大降低。在低漏端電壓的情況下，在漏端跨過 肖特基勢壘的電壓降也會影響器件的性能。同時，肖特基MOSFET器件也會受到雙極性導電 的影響，這會導致高的關態(tài)漏電流和性能變動。肖特基MOSFET器件的可靠性目前尚未確 定，肖特基勢壘的突變結特性也妨礙肖特基MOSFET使用在高電壓和長溝道器件中，在集成 電路中這些器件經(jīng)常與低電壓和短溝道器件一起使用，因為不同的電路模塊對所使用的晶體管會有所不同的要求。很明顯人們希望改進MOS器件結構以及找到克服或者緩解其中難 題的方法。

發(fā)明內(nèi)容
本發(fā)明的主要目的是為克服現(xiàn)有技術存在的缺陷，提供具有新源漏結構的MOS器 件，具體涉及一種混合源漏場效應晶體管(MOSFET)。本發(fā)明提供的晶體管具有混合源漏，源極是由常規(guī)的pn結構成，漏極為肖特基 結。同時，源極和漏極可以互換，即源極為肖特基結，而漏極是常規(guī)的Pn結。當源漏互換時， 器件所表現(xiàn)出來的電性行為是不同的。同常規(guī)的Pn結相比，本混合源漏MOSFET具有低的 寄生電阻和良好的按比例縮小的特性。本發(fā)明混合源漏MOSFET能緩解若干與純粹肖特基 源漏MOSFET有關的潛在問題。而且，本發(fā)明混合源漏MOSFET源漏結構適合不同電路模塊 中晶體管的要求，該源漏結構的易互換性能增加電路設計的靈活性。本發(fā)明中，混合源漏場效應晶體管包含pn結源區(qū)和肖特基漏區(qū)。本發(fā)明中，混合源漏場效應晶體管包含肖特基源區(qū)和pn結漏區(qū)。本發(fā)明的另一個目的是提供制備混合源漏晶體管的方法。本發(fā)明的混合源漏通過和晶體管的柵極進行自對準而形成。其中，pn結與肖特基 結的分離是通過利用特殊的工藝流程并由晶體管版圖的設計進行控制。相鄰兩個柵齒齒之 間的間距決定了源/漏區(qū)為Pn結或者肖特基結。例如，兩個相鄰柵齒之間的間距越大，那 么源/漏區(qū)為pn結，而較小的間距則形成肖特基結。本發(fā)明的進一步目的是提出包含各種MOSFET器件的集成電路，其中包括源漏區(qū) 以pn結形式存在或者以肖特基結的形式存在，這主要是由前面提到的相鄰兩個柵齒之間 的距離來決定。舉例來說，一個集成電路可以包括由純粹pn結源漏構成的晶體管，也可以 包括由純粹肖特基結構成的晶體管，或者它們之間的混合源漏晶體管。相鄰兩個柵齒之間 的距離決定了下方源/漏區(qū)為pn結或者肖特基結。因而，不同器件的多樣化源漏結結構可 以很容易的通過自上向下的方法來實現(xiàn)。本發(fā)明中，集成電路包含混合源漏場效應晶體管。本發(fā)明中，集成電路包含混合源漏場效應晶體管以及純粹肖特基源漏場效應晶體管。本發(fā)明中，集成電路，包含混合源漏場效應晶體管以及純粹pn結源漏場效應晶體管。本發(fā)明中，集成電路，包含純粹肖特基源漏場效應晶體管以及純粹pn結源漏場效 應晶體管。本發(fā)明中，集成電路，包含混合源漏場效應晶體管、純粹肖特基源漏場效應晶體管 和純粹pn結源漏場效應晶體管為了達到上述目的，本發(fā)明提出了形成混合源漏的方法，該方法是一種利用MOS 器件柵極的自對準工藝。本發(fā)明提出了一個集成的MOS器件。具體而言就是，MOS器件包 含一個導電的半導體襯底，該襯底被填滿介質的溝槽所隔離，以及包含柵氧化層和柵電極 的疊層柵。隨后，疊層柵被圖形化，分割成三個柵電極。中間的柵電極就作為晶體管溝道上 的柵電極，其它兩個柵電極位于絕緣隔離層上，分別在中間溝道柵電極的左右兩側，是作為輔助形成混合源漏結構的虛擬柵極。在左側和中間柵極之間的半導體襯底作為器件的源 區(qū)。位于右側和中間柵極之間的半導體襯底作為器件的漏區(qū)。左側和中間柵極之間的距離 為dl，右側和中間柵極之間的距離為d2，假設dl小于d2。淀積一介電層比如二氧化硅或者 氮化硅作為犧牲側墻層。該介質側墻層的厚度d3滿足下面方程dl/2 < d3 < d2/2 (1)然后，該側墻層通過各向異性干法刻蝕，并對側墻層下面的半導體襯底擁有刻蝕 選擇性。經(jīng)過各向異性干法刻蝕，在左側和中間柵電極之間的半導體襯底表面仍舊被剩余 的側墻介質層覆蓋。相反，在中間和右側柵電極之間的部分半導體襯底表面沒有被側墻介 質層保護。因而，一個不對稱的源漏結構就此形成。舉例說明，如果對襯底進行和襯底摻雜 類型相反的雜質離子注入，那么雜質會直接注入到漏區(qū)，通過適當?shù)耐嘶鸨憧尚纬蓀n結。 由于源區(qū)保留著保護性的側墻介質層，如果離子注入的能量比較低，那么沒有任何雜質會 注入到源區(qū)。隨后，進一步刻蝕剩余的犧牲側墻介質層，因此，源區(qū)表面也被暴露出來。然 后，通過合適的硅化物工藝，一個肖特基結的源區(qū)就形成了。最后，構成了一個包含肖特基 源區(qū)和pn結漏區(qū)的混合源漏MOS晶體管。上述方法具體包括下述步驟a)在摻雜的半導體襯底上形成淺槽隔離；b)在半導體襯底上形成疊層柵結構，其中包括柵極的絕緣層和至少擁有一個導電 層的柵電極；c)疊層柵結構的圖形化以及刻蝕，從而在相鄰兩個淺槽隔離之間形成多柵齒形 狀；d)淀積一犧牲層，該層至少在一處相鄰兩個柵齒之間在水平方向上合并，并同時 至少在位于一個柵齒一側的半導體襯底表面在水平方向上不合并；e)對該犧牲層進行各向異性刻蝕，該刻蝕對半導體襯底具有一定選擇性，以致在 合并的犧牲層下面的半導體襯底表面仍舊受到剩余犧牲層的保護，而上面沒有合并犧牲層 的半導體襯底表面被暴露；f)在暴露的半導體襯底表面形成pn結源漏區(qū)；g)進一步去處剩余的犧牲層直到合并犧牲層下的半導體襯底表面也被暴露。h)淀積一絕緣物質，然后各向異性刻蝕絕緣材料，以致于沿著柵極的形成側墻隔1 層。i)刻蝕之后，之前被合并犧牲層覆蓋的半導體襯底表面暴露出來，然后在其上形 成肖特基結源漏區(qū)本發(fā)明中，所述的半導體襯底包括單晶硅晶體。本發(fā)明中，所述的半導體襯底包括絕緣體上的硅(SOI)。本發(fā)明中，所述的隔離槽是被絕緣材料所填充。本發(fā)明中，所述的疊層柵結構包含Si02柵介質和多晶硅柵電極。本發(fā)明中，所述的疊層柵結構包含高k柵介質和金屬柵電極。本發(fā)明中，所述的多柵齒結構是用在先柵工藝中的場效應晶體管的柵電極。本發(fā)明中，所述的多柵齒結構是用在后柵工藝中中的場效應晶體管的犧牲柵電 極。本發(fā)明中，所述的多柵齒至少包含一個有效柵齒，該柵齒之下是位于半導體襯底之上的溝道，兩側同樣是位于半導體襯底之上的源漏區(qū)。本發(fā)明中，所述的多柵齒至少包含一個虛擬柵齒，它是用來輔助源漏區(qū)結構的形 成，并不是最終場效應晶體管有效柵電極的一部分。本發(fā)明中，所述的犧牲層包含比如SiO2, Si3N4或者它們之間相混合的絕緣材料。本發(fā)明中，所述的pn結源漏區(qū)是通過離子注入與摻雜襯底不同的雜質種類，并通 過隨后的熱退火所形成的。本發(fā)明中，所述的剩余犧牲層開始是部分去除，接著通過低能離子注入和隨后的 熱激火形成源漏淺結擴展區(qū)。本發(fā)明中，所述的肖特基結中的金屬是通過硅化物工藝形成的金屬硅化物；所述 的金屬硅化物選自硅化鎳，硅化鉬或者是它們之間的混合物。下面給出詳細實施例的具體描述，實例圖中相同的附圖標記表示相同的組件。通 過這些描述，本發(fā)明中所提到的和進一步的目的、特點和優(yōu)勢就顯而易見了。


圖1-7為本發(fā)明實例1的一系列按順序制造半導體器件的工藝步驟截面圖。圖8為本發(fā)明實例2的半導體器件結構的截面圖。圖9為本發(fā)明實例3的半導體器件結構的截面圖。圖10為本發(fā)明實例4的半導體器件結構的截面圖。圖11為本發(fā)明實例5的半導體器件結構的截面圖。圖12為本發(fā)明實例6的半導體器件結構的截面圖。
具體實施例方式下文結合圖示在參考實施例中更具體地描述本發(fā)明。方向術語的使用參考了圖的 方位，比如左，中，右，上，下等。因為在實施例中，各個部分可以放置在很多不同的方位上， 方向術語的使用只是為了能夠清楚說明，并沒有任何限制。在圖中，為了方便說明，放大了層和區(qū)域的厚度，所示大小并不代表實際尺寸。參 考圖是本發(fā)明的理想化實施例的示意圖，本發(fā)明所示的實施例不應該被認為僅限于圖中所 示區(qū)域的特定形狀，而是包括所得到的形狀，比如制造引起的偏差。例如刻蝕得到的曲線通 常具有彎曲或圓潤的特點，但在本發(fā)明實施例中，均以矩形表示，圖中的表示是示意性的， 但這不應該被認為限制本發(fā)明的范圍。在下面的描述中，所使用的術語硅片和襯底包括任何具有裸露表面的結構，其上 可能已經(jīng)含有各種集成電路結構。術語襯底也可以理解為包括正在工藝加工中的半導體硅 片，可能包括在其上所制備的其它薄膜層。實施例1圖1為本發(fā)明實例1的襯底100的截面示意圖。襯底100包含晶片101，其中還有 隔離槽介質層105，柵介質層106和柵電極107。晶片101的表面為η型或ρ型摻雜。包含 柵介質層106和柵電極107的疊層柵可以用來作為最后半導體器件的疊層柵或者作為后柵 極大馬士革工藝方法中的犧牲疊層柵。柵介質層106可以通過熱生長方式也可以通過淀積 方式生成在晶片101的上表面。柵電極107可以包含單個導電層，比如多晶硅或金屬柵極，或者包含至少一個導電層的多層結構。晶片101并不限于硅材料，還可以包括其它類型的 襯底，比如絕緣體上的硅(SOI)，鍺和砷化鉀材料。同樣要注意的是，圖1中所畫的簡單截面 示意圖只是構成了襯底100的一部分。舉例來說，圖1中并沒有顯示出襯底100在其它部 位可能存在的一些結構。接下來圖2中顯示了包含柵電極107和柵介質106的疊層柵在圖形化和刻蝕后的結 果?？涛g疊層柵之后，形成了三個分離的梳狀式柵電極。位于半導體表面的中間柵電極108 成為最后MOS器件的柵電極。位于隔離槽105表面上的左側柵電極109和右側柵電極110為 虛擬柵電極，它們和中間的柵電極108 —起來形成混合源漏。左側柵電極109和中間柵電極 108之間的距離為dl。中間柵電極108和右側柵電極110之間的距離為d2。本發(fā)明中形成 混合性源漏的前提條件是dl要明顯不等于d2。例如，圖2中的dl小于d2。為了提高工藝的 控制性，與兩個柵電極之間的距離相比，柵電極的高度通常控制在相同范圍或者略大。之后，如圖3所示，淀積一層介質層111。介質層111被用做犧牲側墻層，用來輔 助形成混合源漏。介質層111的厚度為d3。d3應該滿足前面所提到的方程(1)。結果，沿 著左側和中間柵電極之間的兩個側墻介質層在水平方向就合并在一起。由于之間的距離較 遠，沿著右側和中間柵電極之間的兩個側墻介質層在水平方向就沒有合并在一起。然后，通過各向異性的干法刻蝕圖4中的介質層111。當柵電極或者半導體襯底表 面暴露出來時，為干法刻蝕終點。通常，需要控制干法刻蝕對下面柵電極和半導體襯底的選 擇性。左側和中間柵電極之間的剩余的兩個側墻介質層112仍然合并在一起。在中間和右 側柵電極之間的兩個側墻介質層113被分開。因此，在左側和中間柵電極之間被標示為源 區(qū)的半導體表面，仍舊由合并在一起的側墻介質層112所保護。然而，在中間和右側柵電極 之間被標示為漏區(qū)的半導體表面，沒有被側墻介質層113完全保護。因此，晶體管的源區(qū)和 漏區(qū)不再偶合在一起，從而可以實現(xiàn)對源和漏區(qū)進行不同的后續(xù)工藝。舉例來說，通過注入 與襯底摻雜不同類型的雜質到漏區(qū)形成重摻雜區(qū)。并通過適當?shù)耐嘶?，注入的雜質離子被 激活，因此在漏區(qū)與半導體襯底之間形成pn結。圖4中pn結界面位置為200。如果離子注 入能量能非常低，由于在源區(qū)上保留著保護性的隔離層，那么沒有任何雜質會注入到源區(qū)。接下來，如圖5所示，為了在漏端形成輕摻雜區(qū)(LDD)可以有選擇的進一步刻蝕側 墻介質層并進行離子注入。側墻介質層的刻蝕可以各向異性，各向同性或者兩者皆有。由 于側墻介質層112沒有被完全去除，仍舊可以保護源區(qū)。側墻介質層113在垂直和水平兩 個方向上都被縮小。這時，可以進行與襯底摻雜類型相反的雜質離子注入。經(jīng)過適當?shù)耐?火，就形成了漏端LDD pn結。由于剩余側墻介質層112的保護，源區(qū)沒有受到離子注入，因 此在源區(qū)就不會形成pn結。接下來，如圖6所示，剩下的犧牲側墻介質層完全被刻蝕。再次淀積一層厚度小于 左側和中間柵電極距離一半的側墻介質層，然后各向異性地回刻。從而，沿著柵電極的側墻 形成了隔離層120。在此之后，如圖7所示，進行形成金屬硅化物的步驟。在源和漏兩端都可以形成金 屬硅化物。如果在柵極上面覆蓋有多晶硅(圖中并沒有顯示)，那么硅化物同時也會形成在 柵極的頂部。在形成硅化物的過程中，要仔細選擇硅化物工藝以及所使用的材料，以便源區(qū) 的肖特基勢壘高度能夠滿足目標要求。因此，通過上述工藝過程可以實現(xiàn)源端為肖特基結， 漏端為Pn結并在其上有金屬硅化物接觸的混合源漏結構。應當注意的是以上源漏端的指定只是為了方便說明。在此，源漏端是可以互換，沒有任何限制。應當注意的是圖2到圖7中所顯示的虛擬柵電極110是用來闡明本發(fā)明所使用的 方法，如果應用到實際當中，也可以幫助提高工藝制造的穩(wěn)定性。然而，本發(fā)明的肖特基和 pn結混合性源漏結構在沒有虛擬柵電極110的情況下也可以按照上敘的方法來形成。同時 要注意的是在集成電路中虛擬柵電極通常用來接地或者加一個固定偏壓。實施例2圖8為本發(fā)明實例2中襯底100的截面示意圖。該實例的工藝流程與第一個實例 相同。除了圖7所描述的元素以外，襯底100由一個多柵齒狀的晶體管所組成，包括虛擬柵 極109和110，柵極108和額外的柵極111和112以及所對應的額外源漏區(qū)域。當相鄰兩個 柵極的間距為dl時，那么之間的源/漏結區(qū)為肖特基結。當相鄰兩個柵極的間距為d2時， 那么之間的源/漏結區(qū)為pn結。因此很容易通過設計相鄰柵齒之間的距離來控制源/漏 結的類型。實施例3圖9為本專利實例3中襯底100的截面示意圖。該實施例的工藝流程與第一個實 施例相同。除了中間柵極108和右邊柵極110的間距為dl外，本實例的特征與圖7所畫一 樣。結果，在襯底100上形成的MOS晶體管具有純粹的肖特基源漏區(qū)。實施例4圖10為本專利實例4中襯底100的截面示意圖。該實例的工藝流程與第一個實 例相同。除了中間柵極108和右邊柵極110的間距為d2外，本實施例的特征與圖7所畫一 樣。結果，在襯底100上形成的MOS晶體管具有純粹的pn結源漏區(qū)。以上的工藝流程和器件結構也可以在SOI上實現(xiàn)。實施例5圖11為本專利實例5中襯底400的截面示意圖。該實例的工藝流程與第一個實 例相類似。與圖7相反的是，晶片是基于SOI結構，包含最下面的硅襯底102，埋層氧化物 103和頂部有效硅層104。頂部有效硅層104的厚度大于漏區(qū)pn結的深度。其它部分與圖 7所畫一致。因為頂部有效硅層104厚度足夠厚，因此在襯底400上形成的混合源漏MOS晶 體管運行在部分耗盡模式。實施例6圖12為本專利實例6中襯底500的截面示意圖。襯底500為一個SOI硅片，包括 最下面的硅襯底102，埋層氧化物103和頂部有效硅層104。與圖11所示的頂部為厚的 有效硅層相反，圖12中頂部有效硅層104為超薄的，厚度從幾個納米到幾十納米。與圖11 相類似，襯底500包括一個中間柵電極108，一個左側虛擬柵電極109，一個右側虛擬柵電極 110，在源漏區(qū)的硅化物層130，一個在漏區(qū)的pn結界面200以及隔離槽介質層105。在超 薄SOI器件中通常不需要隔離槽介質層105。在襯底500上的混合源漏MOS晶體管運行在 完全耗盡模式，由于源和漏區(qū)為肖特基結和pn結，因此該器件具有優(yōu)良的按比例縮小的能 力并擁有極低的肖特基結或pn結泄漏電流。需要指出的是在不偏離本發(fā)明的精神和范圍的情況下還可以構成許多有很大差 別的實施例。應當理解，除了如所附的權利要求所限定的，本發(fā)明不限于在說明書中所述的 具體實例。
權利要求
1.一種混合源漏場效應晶體管的制備方法，其特征在于，其包含a)在摻雜的半導體襯底上形成淺槽隔離；b)在半導體襯底上形成疊層柵結構，其中包括柵極的絕緣層和至少擁有一個導電層的 柵電極；c)疊層柵結構的圖形化以及刻蝕，在相鄰兩個淺槽隔離之間形成多柵齒形狀；d)淀積一犧牲層，該層至少在一處相鄰兩個柵齒之間在水平方向上合并，并同時至少 在位于一個柵齒一側的半導體襯底表面在水平方向上不合并；e)對該犧牲層進行各向異性刻蝕，該刻蝕對半導體襯底具有選擇性，以致在合并的犧 牲層下面的半導體襯底表面仍舊受到剩余犧牲層的保護，而上面沒有合并犧牲層的半導體 襯底表面被暴露；f)在暴露的半導體襯底表面形成pn結源漏區(qū)；g)進一步去處剩余的犧牲層直到合并犧牲層下的半導體襯底表面也被暴露；h)淀積一絕緣物質，然后各向異性刻蝕絕緣材料，以致于沿著柵極的形成側墻隔離層；i)刻蝕之后，之前被合并犧牲層覆蓋的半導體襯底表面暴露出來，然后在其上形成肖 特基結源漏區(qū)。
2.按權利要求1所述的方法，其特征在于，其中，所述的半導體襯底包括單晶硅晶體。
3.按權利要求1所述的方法，其特征在于，其中，所述的半導體襯底包括絕緣體上的娃。
4.按權利要求1所述的方法，其特征在于，其中，所述的隔離槽被絕緣材料所填充。
5.按權利要求1所述的方法，其特征在于，其中，所述的疊層柵結構包含SiA柵介質和 多晶硅柵電極。
6.按權利要求1所述的方法，其特征在于，其中，所述的疊層柵結構包含高k柵介質和 金屬柵電極。
7.按權利要求1所述的方法，其特征在于，其中，所述的多柵齒結構是用在先柵工藝中 的場效應晶體管的柵電極。
8.按權利要求1所述的方法，其特征在于，其中，所述的多柵齒結構是用在后柵工藝中 的場效應晶體管的犧牲柵電極。
9.按權利要求1所述的方法，其特征在于，其中，所述的多柵齒至少包含一個有效柵 齒，該柵齒之下是位于半導體襯底之上的溝道，兩側同樣是位于半導體襯底之上的源漏區(qū)。
10.按權利要求1所述的方法，其特征在于，其中，所述的多柵齒至少包含一個虛擬柵 齒，其輔助源漏區(qū)結構的形成，并不是最終場效應晶體管有效柵電極的一部分。
11.按權利要求1所述的方法，其特征在于，其中，所述的犧牲層包含SiO2,Si3N4或者它 們之間相混合的絕緣材料。
12.按權利要求1所述的方法，其特征在于，其中，所述的pn結源漏區(qū)是通過離子注入 與摻雜襯底不同的雜質種類，并通過隨后的熱退火所形成。
13.按權利要求1所述的方法，其特征在于，其中，所述的剩余犧牲層開始是部分去除， 接著通過低能離子注入和隨后的熱激火形成源漏淺結擴展區(qū)。
14.按權利要求1所述的方法，其特征在于，其中，所述的肖特基結中的金屬是通過硅化物工藝形成的金屬硅化物。
15.按權利要求1所述的方法，其特征在于，其中，所述的金屬硅化物是硅化鎳，硅化鉬 或者是它們之間的混合物。
16.一種混合源漏場效應晶體管，其特征在于，其包含pn結源區(qū)和肖特基漏區(qū)。
17.一種混合源漏場效應晶體管，其特征在于，其包含肖特基源區(qū)和pn結漏區(qū)。
18.一種集成電路，其特征在于，其包含混合源漏場效應晶體管。
19.一種集成電路，其特征在于，其包含混合源漏場效應晶體管和純粹肖特基源漏場效 應晶體管。
20.一種集成電路，其特征在于，其包含混合源漏場效應晶體管和純粹pn結源漏場效 應晶體管。
21.一種集成電路，其特征在于，其包含純粹肖特基源漏場效應晶體管和純粹pn結源 漏場效應晶體管。
22.—種集成電路，其特征在于，其包含混合源漏場效應晶體管、純粹肖特基源漏場效 應晶體管和純粹pn結源漏場效應晶體管。
全文摘要
本發(fā)明屬微電子領域，涉及一種混合源漏場效應晶體管及其制備方法。該晶體管可以用來作為集成電路的基本單元。本發(fā)明提供的晶體管具有混合源漏，源極是由常規(guī)的pn結構成，漏極為肖特基結。同時，源極和漏極可以互換，即源極為肖特基結，而漏極是常規(guī)的pn結。當源漏互換時，器件所表現(xiàn)出來的電性行為不同。同常規(guī)的pn結相比，本發(fā)明具有低的寄生電阻和良好的按比例縮小的特性。本發(fā)明能緩解若干與純粹肖特基源漏晶體管有關的潛在問題。而且，本發(fā)明混合源漏晶體管源漏結構適合不同電路模塊中晶體管的要求，該源漏結構的易互換性能增加電路設計的靈活性。
文檔編號H01L29/08GK102044433SQ20091019698
公開日2011年5月4日 申請日期2009年10月10日 優(yōu)先權日2009年10月10日
發(fā)明者仇志軍, 吳東平, 張世理 申請人:復旦大學