專利名稱：集成電路結(jié)構(gòu)及存儲器陣列的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一集成電路結(jié)構(gòu)及存儲器陣列，特別涉及一種利用交替式設(shè)置表面式 位元線以及埋入式位元線的集成電路結(jié)構(gòu)及存儲器陣列。
背景技術(shù)：
存儲器已被大量地應(yīng)用于集成電路業(yè)界，并在電子業(yè)扮演一要角。高密度存儲器 的需求伴隨著產(chǎn)業(yè)的發(fā)展而增加，而相關(guān)的產(chǎn)業(yè)也隨之研發(fā)高密度存儲器以滿足此一需 求。因此，尋找一個可以隨著產(chǎn)品微縮化并維持品質(zhì)的方法逐成為業(yè)界目前主要的挑戰(zhàn)。存 儲器的容量在數(shù)字存儲上稱為位元，而在存儲器中數(shù)據(jù)存儲的單位則稱為存儲單元。存儲 單元以陣列的方式，由行及列所組成，并可由行列可確定某一特定位置。在同一行列其上的 存儲單元由一共同的寫入配線連接，此共同配線稱為字元線(word line)，而與數(shù)據(jù)傳輸有 關(guān)且垂直字元線則稱為位元線(bit line)。隨著集成電路裝置的設(shè)計規(guī)則縮小至次50納米，存儲器晶體管或存儲器陣列的 位元線的間距，則面臨光刻在維持線與線之間的等距，邊緣的強(qiáng)度，位元線間短路等問題的 極限。提供次60納米世代的存儲器裝置并維持位元線與位元線之間的等距最普遍的方法 是新的浸潤式光刻技術(shù)。另一種方法為利用超紫外線(EUV，EXtreme Ultraviolet)于線的 圖樣之上，但其成本高昂。通常先進(jìn)的光刻技術(shù)總是相當(dāng)?shù)陌嘿F。此外，利用復(fù)雜的工藝控 制以減少產(chǎn)出的損耗則往往造成制造成本的提高。因此有必要以新的存儲單元設(shè)計以解決 上述的問題。

發(fā)明內(nèi)容
本發(fā)明提供一種利用交替式設(shè)置表面式位元線以及埋入式位元線的集成電路結(jié) 構(gòu)以及存儲器陣列，其可采用兩階段的光刻工藝予以制造，以便降低對先進(jìn)光刻技術(shù)的精 密要求。本發(fā)明的一實施例提供一種集成電路結(jié)構(gòu)，包含以陣列方式設(shè)置于一基板上的多 個第一摻雜區(qū)、設(shè)置于該基板中的多個埋入式位元線、設(shè)置于該基板的一上表面的多個表 面式位元線。該陣列具有奇數(shù)列(even column)及偶數(shù)列(odd column)且各偶數(shù)列緊鄰 于一相對應(yīng)的奇數(shù)列，各埋入式位元線電性連接該陣列的同一奇數(shù)列的所述多個第一摻雜 區(qū)，各表面式位元線電性連接該陣列的同一偶數(shù)列的所述多個第一摻雜區(qū)。本發(fā)明的另一實施例提供一種存儲器陣列，包含一基板、以陣列方式設(shè)置于該基 板上的多個有源區(qū)、被設(shè)置以電性隔離各有源區(qū)的一絕緣結(jié)構(gòu)、設(shè)置于該有源區(qū)中的一晶 體管。各晶體管包含一第一摻雜區(qū)、一第二摻雜區(qū)、介于該第一摻雜區(qū)及該第二摻雜區(qū)之間 的一載流子溝道、以及設(shè)置于該載流子溝道上的一柵極。該存儲器陣列另包含設(shè)置于該絕 緣結(jié)構(gòu)中的多個埋入式位元線以及設(shè)置于該基板的一上表面的多個表面式位元線，其中各 埋入式位元線電性連接該陣列的同一奇數(shù)列的所述多個第一摻雜區(qū)，各表面式位元線電性 連接該陣列的同一偶數(shù)列的所述多個第一摻雜區(qū)。
本發(fā)明采用該埋入式位元線及該表面式位元線設(shè)置在該存儲器陣列的不同層的 設(shè)計，也即該埋入式位元線及該表面式位元線可以不同的光刻工藝予以制備，因此線與線 之間的間距可大幅增加。通過使用該埋入式位元線及該表面式位元線于該存儲器陣列的 不同層中，昂貴的下一世代光刻技術(shù)，例如浸潤式光刻技術(shù)，得以延后至往后的設(shè)計上再使用。上文已相當(dāng)廣泛地概述本發(fā)明的技術(shù)特征，以使下文的本發(fā)明詳細(xì)描述得以獲得 較佳了解。構(gòu)成本發(fā)明的權(quán)利要求范圍的其它技術(shù)特征將描述于下文。本發(fā)明所屬技術(shù)領(lǐng) 域中普通技術(shù)人員應(yīng)了解，可相當(dāng)容易地利用下文揭示的概念與特定實施例可作為修改或 設(shè)計其它結(jié)構(gòu)或工藝而實現(xiàn)與本發(fā)明相同的目的。本發(fā)明所屬技術(shù)領(lǐng)域中普通技術(shù)人員也 應(yīng)了解，這類等效設(shè)置無法脫離所附的權(quán)利要求所界定的本發(fā)明的精神和范圍。


通過參照前述說明及下列附圖，本發(fā)明的技術(shù)特征得以獲得完全了解。圖1示出本發(fā)明一實施例的集成電路結(jié)構(gòu)的布局圖；圖2為沿著圖1中剖面線1-1線的局部放大圖；圖3示出本發(fā)明另一實施例的集成電路結(jié)構(gòu)的布局圖；圖4示出本發(fā)明一實施例的存儲器陣列的布局圖；圖5為沿著圖4中剖面線2-2線的局部放圖；圖6為沿著圖4中剖面線3-3線的局部放圖；以及圖7示出本發(fā)明另一實施例的存儲器陣列的布局圖。上述附圖中的附圖標(biāo)記說明如下10集成電路結(jié)構(gòu)10'集成電路結(jié)構(gòu)12半導(dǎo)體基板14上表面16絕緣結(jié)構(gòu)18介電層22第一摻雜區(qū)24第二摻雜區(qū)32表面式位元線32'表面式位元線34位元線接觸34'偶數(shù)列36埋入式位元線36'埋入式位元線38位元線接觸38 ‘奇數(shù)列40介電層42介電層
50字元線
70橫向間距
72橫向間距
100存儲器陣列
100'存儲器陣列
110有源區(qū)
112半導(dǎo)體基板
114上表面
116絕緣結(jié)構(gòu)
118介電層
122第一摻雜區(qū)
124第二摻雜區(qū)
130字元線
132表面式位元線
132'表面式位元線
134位元線接觸
134'偶數(shù)列
136埋入式位元線
136'埋入式位元線
138位元線接觸
138'奇數(shù)列
140介電層
142介電層
144電容接觸
146介電層
150電容器
152下電極
154介電層
156上電極
160晶體管
162柵極
166載流子溝道
170橫向間距
172橫向間距
具體實施例方式
圖1示出本發(fā)明一實施例的集成電路結(jié)構(gòu)10的布局圖，圖2沿著圖1的剖面線 1-1的局部放大圖。該集成電路結(jié)構(gòu)10包含一半導(dǎo)體基板12 (例如硅晶片)、設(shè)置于該半 導(dǎo)體基板12中的多個第一摻雜區(qū)22及多個第二摻雜區(qū)24、設(shè)置于半導(dǎo)體基板12中的多個埋入式位元線36、以及設(shè)置于半導(dǎo)體基板12的一上表面14的多個表面式位元線32。該 第一摻雜區(qū)22以陣列方式設(shè)置，該陣列包含多個奇數(shù)列38'以及多個偶數(shù)列34'，各偶數(shù) 列34'緊鄰于一相對應(yīng)的奇數(shù)列38'。各埋入式位元線36通過位元線接觸38電性連接 該陣列的同一奇數(shù)列38'的所述多個第一摻雜區(qū)22，且各表面式位元線32通過位元線接 觸34電性連接該陣列的同一偶數(shù)列34'的所述多個第一摻雜區(qū)22。在本發(fā)明的一實施例中，各表面式位元線32的寬度與各埋入式位元線36的寬度 不同，例如表面式位元線32的寬度大于埋入式位元線36的寬度，如圖1所示。在本發(fā)明的 一實施例中，該表面式位元線32呈線性延伸，且該埋入式位元線36也呈線性延伸。在本發(fā) 明的一實施例中，該集成電路結(jié)構(gòu)10還包含多個字元線50，且所述多個字元線實質(zhì)上與埋 入式位元線36及表面式位元線32垂直。各第一摻雜區(qū)22設(shè)置于各字元線50的一側(cè)，且 各第二摻雜區(qū)24系設(shè)置于各字元線50的另一側(cè)。參考圖2，該埋入式位元線36設(shè)置于該半導(dǎo)體基板12中的一絕緣結(jié)構(gòu)16中，且該 絕緣結(jié)構(gòu)16包含多個淺溝槽絕緣層，此一淺溝槽絕緣層填滿介電材料，且該埋入式位元線 36與該半導(dǎo)體基板12通過一介電層18彼此電氣隔離。該表面式位元線32及該位元線接 觸34通過介電層40、42與該集成電路結(jié)構(gòu)10的其它導(dǎo)體電氣隔離。若未采用埋入式位元線以及表面式位元線設(shè)置在不同層的設(shè)計，同一層的位元線 之間必需依等距的方式設(shè)置，則此一同層設(shè)置需要使用昂貴的先進(jìn)光刻技術(shù)，例如浸潤式 光刻技術(shù)。相較之下，本發(fā)明采用該埋入式位元線36及該表面式位元線32設(shè)置在該集成 電路結(jié)構(gòu)10的不同層的設(shè)計，也即該埋入式位元線36及該表面式位元線32可以不同的光 刻工藝予以制備，因此線與線之間的間距可大幅增加。在本發(fā)明的一較佳實施例之中，該埋 入式位元線36及該表面式位元線32以交替式方式設(shè)置，因此該表面式位元線32由橫向間 距70予以分隔，且該埋入式位元線36以橫向間距72予以分隔。通過使用該埋入式位元線 36及該表面式位元線32于該集成電路結(jié)構(gòu)10的不同層中，昂貴的下一世代光刻技術(shù)(例 如浸潤式光刻技術(shù))得以延后至往后世代的設(shè)計上再使用。圖3示出本發(fā)明一實施例的集成電路結(jié)構(gòu)10'。在圖1示出的集成電路結(jié)構(gòu)10 中，該表面式位元線32的寬度設(shè)計為大于該埋入式位元線36的寬度。相較地，在圖3示出 的集成電路結(jié)構(gòu)10'中，該表面式位元線32'的寬度設(shè)計為小于該埋入式位元線36'的寬度。圖4示出本發(fā)明一實施例的存儲器陣列100的布局圖，圖5沿著圖4的剖面線2_2 的局部放大圖，圖6沿著圖4的剖面線3-3的局部放大圖。該存儲器陣列100包含一半導(dǎo) 體基板112、設(shè)置于該半導(dǎo)體基板112中的多個有源區(qū)110、設(shè)置于各有源區(qū)110中的一晶 體管160、耦接至該晶體管160的一柵極162的一字元線130、隔離各個有源區(qū)110的一絕 緣結(jié)構(gòu)116 (包含多個淺溝槽絕緣層)、設(shè)置于半導(dǎo)體基板112中的多個埋入式位元線136、 以及設(shè)置于半導(dǎo)體基板112上的多個表面式位元線132。該埋入式位元線136被設(shè)置于該 絕緣結(jié)構(gòu)116之中且以一介電層118與該半導(dǎo)體基板112電性隔離，如圖5所示。參考圖6，各晶體管160包含一第一摻雜區(qū)122、一第二摻雜區(qū)124、設(shè)置于該第一 摻雜區(qū)122及該第二摻雜區(qū)124之間的一載流子溝道166、以及設(shè)置于該載流子溝道166上 的柵極162。在本發(fā)明的一實施例中，該存儲器陣列100包含多個電容器150，其通過一電 容接觸144電性連接至該第二摻雜區(qū)124。該電容器150通過一介電層146彼此電性隔離。在本發(fā)明的一實施例中，各電容器150包含一上電極156、電性連接至該電容接觸144的一 下電極152、以及夾置于該下電極152與該上電極156之間的一介電層154。再參考圖4，該有源區(qū)110以陣列方式設(shè)置于該半導(dǎo)體基板112上，該陣列具有多 個奇數(shù)列138'以及多個偶數(shù)列134'。各埋入式位元線136通過該位元線接觸138電性 連接至該陣列的同一奇數(shù)列138'的第一摻雜區(qū)122。各表面式位元線132設(shè)置于該半導(dǎo) 體基板112的一上表面114上，并通過該位元線接觸134電性連接至該陣列的同一偶數(shù)列 134'的第一摻雜區(qū)122。該表面式位元線132以及位元線接觸134通過介電層140、142與 該存儲器陣列100的其它導(dǎo)體電性隔離。在本發(fā)明的一實施例中，各表面式位元線132的 寬度與各埋入式位元線的寬度不同。例如，各埋入式位元線136的寬度大于各表面式位元 線132的寬度，如圖4所示。在本發(fā)明的一實施例中，該表面式位元線132以線性延伸，且 該埋入式位元線136以線性延伸。圖7示出本發(fā)明另一實施例的存儲器陣列100'的布局圖。在圖4所示的存儲器 陣列100中，各埋入式位元線136的寬度設(shè)計為大于各表面式位元線132的寬度。相較地， 在本發(fā)明另一實施例的存儲器陣列100'中，該埋入式位元線136'的寬度設(shè)計為小于該 表面式位元線132'的寬度，如圖7所示。若未采用埋入式位元線以及表面式位元線設(shè)置在不同層的設(shè)計，同一層的所述多 個位元線之間必需依等距的方式設(shè)置，則此一同層設(shè)置需要使用昂貴的先進(jìn)光刻技術(shù)，例 如浸潤式光刻技術(shù)。相較之下，本發(fā)明采用該埋入式位元線136及該表面式位元線132設(shè) 置在該存儲器陣列100的不同層的設(shè)計，也即該埋入式位元線136及該表面式位元線132 可以不同的光刻工藝予以制備，因此線與線之間的間距可大幅增加。在本發(fā)明的一較佳實 施例之中，該埋入式位元線136及該表面式位元線132以交替式方式設(shè)置，因此該表面式位 元線132由一橫向間距170隔離，且該埋入式位元線136由一橫向間距172隔離。通過使 用該埋入式位元線136及該表面式位元線132于該存儲器陣列100的不同層中，昂貴的下 一世代光刻技術(shù)，例如浸潤式光刻技術(shù)，得以延后至往后的設(shè)計上再使用。本發(fā)明的技術(shù)內(nèi)容及技術(shù)特點已揭示如上，然而本發(fā)明所屬技術(shù)領(lǐng)域中普通技術(shù) 人員應(yīng)了解，在不背離所附權(quán)利要求所界定的本發(fā)明精神和范圍內(nèi)，本發(fā)明的教導(dǎo)及揭示 可作種種的替換及修飾。例如，上文揭示的許多工藝可以不同的方法實施或以其它工藝予 以取代，或者采用上述二種方式的組合。此外，本發(fā)明的權(quán)利范圍并不局限于上文揭示的特定實施例的工藝、機(jī)臺、制造、 物質(zhì)的成分、裝置、方法或步驟。本發(fā)明所屬技術(shù)領(lǐng)域中普通技術(shù)人員應(yīng)了解，基于本發(fā)明 教導(dǎo)及揭示工藝、機(jī)臺、制造、物質(zhì)的成分、裝置、方法或步驟，無論現(xiàn)在已存在或日后開發(fā)， 其與本發(fā)明實施例揭示是以實質(zhì)相同的方式執(zhí)行實質(zhì)相同的功能，而達(dá)到實質(zhì)相同的結(jié) 果，也可使用于本發(fā)明。因此，所附的權(quán)利要求用以涵蓋用于此類工藝、機(jī)臺、制造、物質(zhì)的 成分、裝置、方法或步驟。
權(quán)利要求
1.一種集成電路結(jié)構(gòu)，包含多個第一摻雜區(qū)，以陣列方式設(shè)置于一基板上，該陣列具有奇數(shù)列及偶數(shù)列，且各偶數(shù) 列緊鄰于一相對應(yīng)的奇數(shù)列；多個埋入式位元線呈線性延伸，設(shè)置于該基板中，其特征在于各埋入式位元線電性連 接該陣列的同一奇數(shù)列的所述多個第一摻雜區(qū)；以及多個表面式位元線呈線性延伸，設(shè)置于該基板的一上表面，其特征在于各表面式位元 線電性連接該陣列的同一偶數(shù)列的所述多個第一摻雜區(qū)。
2.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其特征在于各表面式位元線的寬度與各埋入 式位元線的寬度不同。
3.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其特征在于該埋入式位元線設(shè)置于半導(dǎo)體基 板的一絕緣結(jié)構(gòu)之中。
4.根據(jù)權(quán)利要求3所述的集成電路結(jié)構(gòu)，其特征在于該絕緣結(jié)構(gòu)包含多個淺溝槽絕緣層。
5.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其特征還包含多個字元線，實質(zhì)上與所述多個位元線垂直，其特征在于各第一摻雜區(qū)設(shè)置于各字元 線的一側(cè)；以及多個第二摻雜區(qū)，設(shè)置于該基板中，其特征在于各第二摻雜區(qū)設(shè)置于各字元線的另一側(cè)。
6.一種存儲器陣列，包含一基板，具有一上表面；多個有源區(qū)，以陣列方式設(shè)置于該基板中，該陣列具有多個奇數(shù)列及多個偶數(shù)列，且各 偶數(shù)列緊鄰于一相對應(yīng)的奇數(shù)列；一晶體管，設(shè)置于該有源區(qū)中，其特征在于各晶體管包含一第一摻雜區(qū)、一第二摻雜 區(qū)、介于該第一摻雜區(qū)及該第二摻雜區(qū)之間的一載流子溝道，以及設(shè)置于該載流子溝道上 的一柵極；一絕緣結(jié)構(gòu)，被設(shè)置以電性隔離各有源區(qū)；多個埋入式位元線呈線性延伸，設(shè)置于該絕緣結(jié)構(gòu)中，其特征在于各埋入式位元線電 性連接該陣列的同一奇數(shù)列的所述多個第一摻雜區(qū)；以及多個表面式位元線呈線性延伸，設(shè)置于該基板的該上表面，其特征在于各表面式位元 線電性連接該陣列的同一偶數(shù)列的所述多個第一摻雜區(qū)。
7.根據(jù)權(quán)利要求6所述的存儲器陣列，其特征在于各表面式位元線的寬度與各埋入式 位元線的寬度不同。
8.根據(jù)權(quán)利要求6所述的存儲器陣列，其特征在于該第二摻雜區(qū)電性連接至一電容。
9.根據(jù)權(quán)利要求6所述的存儲器陣列，其特征在于該絕緣結(jié)構(gòu)包含多個淺溝槽絕緣層。
全文摘要
一種集成電路結(jié)構(gòu)及存儲器陣列，該集成電路結(jié)構(gòu)包含以陣列方式設(shè)置于一基板上的多個第一摻雜區(qū)、設(shè)置于該基板中的多個埋入式位元線、設(shè)置于該基板的一上表面的多個表面式位元線。該陣列具有奇數(shù)列及偶數(shù)列，各偶數(shù)列緊鄰于一相對應(yīng)的奇數(shù)列，各埋入式位元線電性連接該陣列的同一奇數(shù)列的所述多個第一摻雜區(qū)，各表面式位元線電性連接該陣列的同一偶數(shù)列的所述多個第一摻雜區(qū)。本發(fā)明采用該埋入式位元線及該表面式位元線設(shè)置在該存儲器陣列的不同層的設(shè)計，也即該埋入式位元線及該表面式位元線可以不同的光刻工藝予以制備，因此線與線之間的間距可大幅增加。
文檔編號H01L23/528GK101996998SQ20091018028
公開日2011年3月30日 申請日期2009年10月13日 優(yōu)先權(quán)日2009年8月21日
發(fā)明者任興華, 林瑄智 申請人:南亞科技股份有限公司