專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，且特別涉及一種具有梯度組成的密封層的半導(dǎo) 體裝置。
背景技術(shù)：
半導(dǎo)體集成電路(IC)產(chǎn)業(yè)已經(jīng)歷過快速的成長(zhǎng)。IC材料和設(shè)計(jì)的技術(shù)進(jìn) 步使得IC的生產(chǎn)世代不停地推新，每個(gè)世代都較前個(gè)世代有更小及更復(fù)雜 的電路。然而，這些迸步也增加了制造IC工藝的復(fù)雜性，因此IC工藝也需 要有同樣的進(jìn)展才能實(shí)現(xiàn)更先進(jìn)的集成電路IC工藝。
在IC革新的過程中，功能密度(也即每個(gè)芯片區(qū)域上互連裝置的數(shù)量)
已普遍地增加，然而幾何尺寸(也即在工藝中所能創(chuàng)造的最小元件或線)也越 來越小。這些縮小尺寸的工藝通常能增加產(chǎn)品效能和提供較低的相關(guān)成本。
但某些尺寸的下降也產(chǎn)生相對(duì)較高的功率消耗(power dissipation)值，其可用 低功率消耗的元件例如互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)元件來適應(yīng)。CMOS 元件通常是由柵極氧化物及多晶硅柵極電極形成。當(dāng)元件尺寸繼續(xù)縮小時(shí)， 其所需要的是使用金屬材料來作為柵極電極及使用高介電常數(shù)介電質(zhì)作為 柵極介電層來增進(jìn)裝置效能。然而，當(dāng)在CMOS制造流程中整合高介電常數(shù) /金屬柵極元件時(shí)卻產(chǎn)生了問題。例如，在圖案化或蝕刻?hào)艠O時(shí)，有可能會(huì)傷 害到高介電常數(shù)層及金屬層的邊緣。并且，在隨后的熱工藝中，高介電常數(shù) 及金屬材料可能會(huì)遭到污染而使例如載流子遷移率、臨界電壓及可靠度等效 能降低，。
因此，業(yè)界需要的是新穎且改良的方法及裝置來適應(yīng)上述的問題。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)存在的上述問題，在一實(shí)施例中，本發(fā)明提供一種半 導(dǎo)體裝置，包含 一半導(dǎo)體基材；以及一形成在該基材上的晶體管，該晶體管包含 一具有高介電常數(shù)介電質(zhì)及金屬柵極的柵極堆疊； 一形成在該柵極
堆疊的側(cè)壁上的密封層，該密封層具有一內(nèi)部邊緣及外部邊緣，該內(nèi)部邊緣
與該柵極堆疊的側(cè)壁相接(interfacing); —形成在該密封層的外部邊緣的間 隔物；及一設(shè)置在該柵極堆疊兩側(cè)的源/漏極區(qū)，該源/漏極區(qū)包含一沿著該 密封層的外部邊緣對(duì)齊的輕摻雜源/漏極(LDD)區(qū)。
在另一實(shí)施例中，本發(fā)明提供一種半導(dǎo)體裝置，包含 一半導(dǎo)體基材； 以及一形成在該基材中的晶體管；該晶體管包含 一具有一界面層、高介電 常數(shù)介電層及金屬層的的柵極堆疊； 一形成在該柵極堆疊的兩側(cè)的密封層， 該密封層具有一內(nèi)部邊緣及一外部邊緣，該內(nèi)部邊緣與該柵極堆疊的側(cè)壁相 接； 一形成在該密封層的外部邊緣上的間隔物及數(shù)個(gè)配置在該柵極堆疊的 兩側(cè)的源/漏極區(qū)；每個(gè)源/漏極區(qū)包含一沿著該密封層的內(nèi)部邊緣的輕摻雜 區(qū)域及一沿著該間隔物的外部邊緣對(duì)齊的重?fù)诫s區(qū)域；其中該密封層具有一
鄰近于該內(nèi)部邊緣的第一組成及具有一鄰近于該外部邊緣的第二組成，該第 一組成與該第二組成不相同。
在另一其他實(shí)施例中，本發(fā)明提供一種半導(dǎo)體裝置的制造方法，包含 提供一半導(dǎo)體基材，具有一高介電常數(shù)介電層及一金屬層形成于其上；圖案 化該高介電常數(shù)層及該金屬層以形成一具有側(cè)壁的柵極結(jié)構(gòu)；在該柵極結(jié)構(gòu) 上進(jìn)行一第一處理工藝；在該柵極結(jié)構(gòu)及該基材上形成一密封層；在該密封 層上進(jìn)行一第二處理工藝；以及移除該密封層的一第一部分以使該密封層的 一第二部分殘留于該柵極結(jié)構(gòu)的側(cè)壁上。
本發(fā)明提供簡(jiǎn)單且具有經(jīng)濟(jì)效益的密封結(jié)構(gòu)及方法，以維持金屬柵極高 介電常數(shù)介電質(zhì)的完整性，并因此改善了裝置效能及可靠度。
為上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出較佳實(shí)施 例，并配合附圖，作詳細(xì)說明如下。


圖1為一實(shí)施例中的具有高介電常數(shù)金屬柵極結(jié)構(gòu)的半導(dǎo)體裝置的制造 流程圖。
圖2a 圖2e為半導(dǎo)體裝置于各種制造階段的一系列剖面圖。 圖3為具有一單一膜層的密封層的半導(dǎo)體裝置剖面圖。圖4為具有一雙重膜層的密封層的半導(dǎo)體裝置剖面圖。圖5a及圖5b為制造具有梯度組成的密封層的半導(dǎo)體裝置剖面圖。圖6a及圖6b為制造另一種具有梯度組成的密封層的半導(dǎo)體裝置剖面圖。圖7a及圖7b為制造另一種具有梯度組成的密封層的半導(dǎo)體裝的剖面圖。圖8為實(shí)施于圖5a 圖7b中的氮化硅密封層的梯度組成。圖9為實(shí)施于圖5a 圖7b中的氮氧化硅密封層的梯度組成。圖10為實(shí)施于圖5a 圖7b中的含碳、鍺或硅的密封層的梯度組成。圖11為實(shí)施于圖5a 圖7b中的含金屬物質(zhì)的密封層的梯度組成。上述附圖中的附圖標(biāo)記說明如下200、 300、 400、 500、 600、 700-半導(dǎo)體裝置202~基材204、 204a 柵極介電層206、 206a 金屬柵極208、 208a 多晶硅層209~柵極堆疊210、 310 柵極堆疊的邊緣220、 240、 250~處理工藝230、 230a 密封層304~隔離結(jié)構(gòu)320-單一膜層密封層330~間隔物322-單一膜層的密封層的厚度325~輕摻雜源/漏極332 間隔物的厚度340~源/漏極區(qū)410 第一密封層420 第二密封層430~雙重密封層的厚度510、 510a 具有梯度組成的密封層 512、 722~界面 514、 724 頂部表面
610、 620、 630、 610a、 620a、 630a 具有梯度組成的多重膜層密封層 710~密封層
710a 具有梯度組成的密封層
800、 900、 1000、 1100-梯度組成組成圖
802、 902、 1002、 U02 界面
804、卯4、 1004、 1104~頂部表面
810 SiNx中的氮組成曲線
820 SiNx中的氧組成曲線
910 SiONx中的氮組成曲線
920 SiONx中的氧組成曲線
1010 碳、鍺及硅的組成曲線
1110 金屬物質(zhì)的組成曲線
具體實(shí)施例方式
在本說明書的各種例子中可能會(huì)出現(xiàn)重復(fù)的元件標(biāo)記以便簡(jiǎn)化描述，但 這不代表在各個(gè)實(shí)施例和/或附圖之間有何特定的關(guān)連。再者，當(dāng)提到某一層 在另一層"之上"或"上方"，可代表兩層之間直接接觸或中間更插有其他 元件或膜層。各種元件可能以任意不同比例顯示以使附圖清晰簡(jiǎn)潔。
圖1示出本發(fā)明用以制造具有高介電常數(shù)金屬柵極結(jié)構(gòu)的半導(dǎo)體裝置的 方法100的流程圖。圖2a至圖2e示出依照?qǐng)D1方法100的半導(dǎo)體各階段工 藝剖面示意圖?？芍氖?，方法100中的部分步驟可應(yīng)用于正常CMOS的制 造流程中，故有些步驟在此會(huì)僅會(huì)做些簡(jiǎn)單的描述。并且，圖2a至圖2e僅 為簡(jiǎn)化的附圖以使本發(fā)明提供的概念能易于明了。例如，雖然附圖舉例柵極 堆疊為單一裝置，半導(dǎo)體裝置200可包含晶體管、電阻、電容、電感(inductor)、 熔絲等各種公知的裝置以形成集成電路。
方法IOO起始于方塊110，其為提供具有高介電常數(shù)介電層、金屬層及 多晶硅層形成于其上的半導(dǎo)體基材。半導(dǎo)體裝置200可包含例如為硅基材的半導(dǎo)體基材200?；蛘?，基材202可包含鍺化硅、砷化鎵或其他合適半導(dǎo)體 材料?；?02可進(jìn)一步包含其他元件，例如為各種摻雜區(qū)域、埋入層和/ 或外延層。此外，基材202可為在絕緣體上的半導(dǎo)體，例如絕緣層上覆硅 (SOI)。在其他實(shí)施例中，半導(dǎo)體基材202可包含摻雜的外延層、梯度半 導(dǎo)體層和/或可進(jìn)一步包含有一半導(dǎo)體層位于另一個(gè)不同型態(tài)的半導(dǎo)體層上， 例如為硅層在鍺化硅層上。于另一例子，化合物半導(dǎo)體基材可包含多層硅結(jié) 構(gòu)或硅基材可包含多層化合物半導(dǎo)體結(jié)構(gòu)。半導(dǎo)體裝置200可進(jìn)一步包含隔離結(jié)構(gòu)(圖中未顯示)，例如，公知的 是形成于基材202中的淺溝槽隔離(STI)元件，用以隔離基材中的有源元 件。隔離結(jié)構(gòu)可由氧化硅、氮化硅、氮氧化硅、氟摻雜玻璃和/或己公知的低 介電常數(shù)材料形成。半導(dǎo)體裝置200可進(jìn)一步包含形成于基材202上的含界面層/高電常數(shù)介 電層的柵極介電層204。界面層包含形成于基材202上的厚度約為5至10 A 的氧化硅層。高介電常數(shù)介電層204可由原子層沉積法(ALD)或其他合適 技術(shù)形成。高介電常數(shù)介電層204的厚度約為10至40A。高介電常數(shù)介電 層可包含H幻2?；蛘?，高介電常數(shù)介電層212可選擇性地包含其他高介電常 數(shù)介電質(zhì)，例如HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO或前述的組合。 半導(dǎo)體裝置200可進(jìn)一步包含蓋層，用以調(diào)控金屬層的功函數(shù)(對(duì)柵極電極)， 以使N型金屬氧化物半導(dǎo)體(NMOS)晶體管裝置及P型金屬氧化物半導(dǎo)體 (PMOS)晶體管裝置能各自有適當(dāng)?shù)男?。例如，蓋層可包含LaO、 LaSiO、 MnO、 Al203或其他合適材料。此蓋層可形成在高介電常數(shù)介電層上或其下。半導(dǎo)體裝置200可進(jìn)一步包含形成于柵極介電層204上的金屬柵極層 206。金屬柵極層206的厚度約為10至200 A。金屬柵極層206可由各種沉 積技術(shù)形成，例如為化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD或?yàn)R鍍)、 電鍍或其他合適技術(shù)。金屬柵極層206可包含氮化鈦、氮化鉭、硅化鋯(ZrSi2)、 硅化鉬(MoSi2)、硅化鉭(TaSi2)、硅化鎳(NiSi2)、氮化鎢(WN)或其他合適材料。 半導(dǎo)體裝置200可進(jìn)一步包含多晶硅層208，其為通過沉積或其他合適工藝 形成于金屬柵極層206上。接著進(jìn)行方塊120的步驟，其為將多晶硅層、金屬柵極層及柵極介電層 圖案化形成柵極結(jié)構(gòu)。在圖2b中，半導(dǎo)體裝置200可進(jìn)一步包含形成于多晶硅層208上的硬掩模。硬掩?？捎沙练e工藝或其他合適工藝形成。硬掩模 可包含氮化硅、氮氧化硅、碳化硅或其他合適材料。用于圖案化柵極的圖案 化的光致抗蝕劑層可由光學(xué)光刻工藝形成。光學(xué)光刻工藝可包含旋轉(zhuǎn)涂布 (spin-coating)、軟烘烤(soft-baking)、曝光、后烘烤(post-baking)、顯 影(developing)、潤(rùn)洗(rinsing)、干燥及其他合適工藝。或者，可由浸潤(rùn) 式光亥!j (immersion lithography)、離子束光亥U (ion國(guó)beam lithography)或其 他合適工藝來進(jìn)行圖案化?？蛇M(jìn)行第一蝕刻工藝以圖案化硬掩模，并可使用 此圖案化的硬掩模來蝕刻(第二蝕刻工藝)多晶硅層208、金屬柵極層206 及柵極介電層204以形成柵極堆疊209。第二蝕刻工藝可包含干蝕刻或濕蝕 刻工藝。并且，第二蝕刻工藝可具有高選擇性使蝕刻工藝以使蝕刻工藝可停 止于基材202。圖案化的光致抗蝕劑層及硬掩模可由剝離法或其他合適工藝 移除。如此，柵極堆疊209可包含多晶硅層208a、金屬柵極層206a及柵極 介電層204 a。
在圖2c中，繼續(xù)進(jìn)行方塊130的步驟，其為可選擇性地在柵極結(jié)構(gòu)上 進(jìn)行處理工藝。可觀察到柵極堆疊209中的金屬柵極層206a及高介電常數(shù) 柵極介電層204a的邊緣(或側(cè)壁)210可能會(huì)在蝕刻工藝中遭到損壞。如此， 半導(dǎo)體裝置200的效能相當(dāng)依賴尺寸大小(例如柵極長(zhǎng)度及寬度)，不同的 柵極長(zhǎng)度及寬度能使效能特質(zhì)產(chǎn)生變化，例如臨界電壓。這些邊緣或側(cè)壁可 由進(jìn)行處理工藝220來修復(fù)，以提供對(duì)于密封層的理想界面(例如良好的黏 合性)，其會(huì)于以下的圖2d中作討論。
在某些實(shí)施例中，處理工藝220可包含使用含氮或氧的氣體(例如，氮 氣、氧氣、 一氧化氮、 一氧化二氮、氨氣等)的等離子體處理。在其他實(shí)施 例中，處理工藝220可包含氮或氧的注入工藝。在某些其他實(shí)施例中，處理 工藝220可包含溫度低于20(TC的低溫氧化工藝以在側(cè)壁上形成薄的單分子 層(monolayer)。此低溫氧化工藝可包含原子層沉積法(ALD)、單分子層 沉積法(MLD)或UV氧化法。此外，沉積工藝可包含等離子體輔助型沉積 工藝(plasma enhanced deposition process)。在其他實(shí)施例中，處理工藝可 包具有含氮及氧的氣體(例如，氮?dú)?、氧氣?一氧化氮、 一氧化二氮、氨氣 等)的熱修復(fù)(thermalrepairing)或退火工藝。熱修復(fù)或退火可包含快速熱 退火(RTA)、激光尖峰退火(LSA)、閃光燈退火(FLA)及爐管退火(fiimace
10annealing)。熱修復(fù)可選擇性地包含在低溫下(低于200°C )做長(zhǎng)時(shí)間的加熱， 或在高溫下(高于20(TC)作短時(shí)間的加熱。可知的是，上述說明的各種處 理工藝皆可以任意組合形式實(shí)施。
接著，進(jìn)行方塊140的步驟，其為在包含金屬柵極層206a及柵極介電 層204a的柵極堆疊209的側(cè)壁上形成密封層。在圖2d中，密封層240可通 過化學(xué)氣相沉積(CVD)或其他合適技術(shù)形成在柵極堆疊209及基材202上。 密封層230可包含介電材料，例如為氮化硅(SiNx)、氧化硅(SiOx)、氮 氧化硅、碳化硅、硅、鍺化硅或其他合適材料?；蛘?，密封層230可包含氧 氣收集材料(oxygen getteringmateriall)，例如為含有鈦、鉭、鋯、鉿、鎢、 鉬或前述的組合的金屬、合金、化合物或介電質(zhì)。
接著，進(jìn)行方塊150的步驟，其為可選擇性地在密封層上進(jìn)行處理工藝 240。處理工藝240近似于圖2c中的處理工藝220，其可在密封層230沉積 之后進(jìn)行，以改善密封層230與金屬柵極層206a及高介電常數(shù)介電層204a 之間的界面。可知的是，于圖2c中所討論的處理工藝可以任意組合形式實(shí) 施。
接著，進(jìn)行方塊160的步驟，其為移除一部分的密封層。在圖2e中， 可在密封層230上進(jìn)行例如為干蝕刻技術(shù)的蝕刻工藝，使僅有部分的密封層 230a殘留在高介電常數(shù)柵極介電層204a、金屬柵極層206a上及部分或全部 的多晶硅層208a的側(cè)壁上。值得注意的是，密封層230a可保護(hù)高介電常數(shù) 介電層204a及金屬柵極層206a在之后的工藝中避免遭到傷害。如此一來， 柵極結(jié)構(gòu)209的完整性即可在各個(gè)半導(dǎo)體工藝中仍能保持，且可靠度及裝置 效能也可因此獲得改善。在某些實(shí)施例中，處理工藝250可在移除一部分的 密封層后進(jìn)行，以改善密封層230與金屬柵極層206a及高介電常數(shù)柵極介 電層204a之間的界面。處理工藝250近似于圖2c的處理工藝220，可知的 是，于圖2c中所討論的處理工藝可以任意組合形式實(shí)施。
圖3顯示為半導(dǎo)體裝置300，其具有單一膜層的密封層。半導(dǎo)體裝置300 近似于圖2a-圖2e中的半導(dǎo)體裝置200。因此，在圖2a-圖2e及圖3中類似 的元件是以相同的數(shù)字表示以使附圖清晰簡(jiǎn)潔。并且，半導(dǎo)體裝置300在制 造過程中可以進(jìn)行圖2a-圖2e中的處理工藝，也可以不用?？芍氖?，半導(dǎo) 體裝置300可包含各種可在集成電路中常見的元件，但在此已作簡(jiǎn)化以使本發(fā)明的概念易于明了。半導(dǎo)體裝置300可包含例如為硅基材的半導(dǎo)體基材202。半導(dǎo)體裝置可 進(jìn)一步包含隔離結(jié)構(gòu)304，例如公知的為形成在基材302中的淺溝槽隔離 (STI)元件，用以隔離基材中的各種有源區(qū)域。隔離結(jié)構(gòu)304可由氧化硅、 氮化硅、氮氧化硅、氟摻雜玻璃(FSG)和域已公知的低介電常數(shù)材料形成。半導(dǎo)體裝置300可包含具有界面層/高介電常數(shù)介電層形成于其中的柵 極介電層204a。半導(dǎo)體裝置300可進(jìn)一步包含蓋層310，用以調(diào)控金屬層(對(duì) 柵極電極)的功函數(shù)，以使N型金屬氧化物半導(dǎo)體(NMOS)晶體管裝置及 P型金屬氧化物半導(dǎo)體(PMOS)晶體管裝置能各自有適當(dāng)?shù)男?。例如?蓋層310可包含LaO、 LaSiO、 MnO、 Ab03或其他合適材料。蓋層310可形 成于高介電常數(shù)層上或其下。半導(dǎo)體裝置300可進(jìn)一步包含形成于蓋層上的 金屬柵極層206a，及形成于金屬柵極層206a上的多晶硅層208a。在進(jìn)行柵極蝕刻或圖案化工藝之后，密封層320可形成在含金屬柵極層 206a及柵極介電層204a的柵極結(jié)構(gòu)209的側(cè)壁上。密封層320可通過如圖 2a-圖2e中的形成密封層230a的類似工藝(沉積及干蝕刻)形成。密封層320 可為厚度322約為50至150 A的單一膜層。此密封層320可包含氮化硅或 氮氧化硅或其他合適介電材料。半導(dǎo)體裝置300可進(jìn)一步包含由離子注入形成于基材202中的輕摻雜源 /漏極區(qū)域(lightly doped source/drain; LDD)325。所摻雜的摻質(zhì)為依據(jù)裝置的 型態(tài)決定，例如NMOS或PMOS裝置。在進(jìn)行離子注入之后，輕摻雜區(qū)域 (LDD) 325可為沿著密封層320的外部邊緣對(duì)齊。如同前述，密封層320 可保護(hù)高介電常數(shù)介電層204a、蓋層310及金屬柵極層206a，防止于隨后 進(jìn)行各種工藝時(shí)受到污染或傷害。因此，可保持柵極結(jié)構(gòu)209的完整性以使 裝置效能及可靠度更佳。并且，值得注意的是，在隨后的退火工藝中(例如 活化)，在輕摻雜區(qū)域325中的摻質(zhì)會(huì)朝著柵極結(jié)構(gòu)209的側(cè)壁擴(kuò)散，以使 每個(gè)輕摻雜區(qū)域325的一部分會(huì)延伸至密封層320的一部分底下。在形成輕摻雜區(qū)域325以后，可以公知的沉積及蝕刻工藝形成傳統(tǒng)的間 隔物330 (也可指源/漏極間隔物)于密封層325上。間隔物330可包含氧化 硅或氮化硅。在某些實(shí)施例中，間隔物330的厚度332約為200至400 A。 間隔物330可用于偏移(offset)源/漏極區(qū)340 (也指為重?fù)诫s源/漏極區(qū))。源/漏極區(qū)340可由離子注入來形成于基材202中。如此，進(jìn)行離子注入工藝 之后，源/漏極區(qū)340可為沿著間隔物330的外部邊緣對(duì)齊。隨后，可對(duì)半導(dǎo) 體裝置300進(jìn)行進(jìn)一步的工藝以形成各種元件及結(jié)構(gòu)，例如已公知的接觸點(diǎn) (contacts) /通孔(vias)、金屬層、內(nèi)連線層、保護(hù)層等。圖4顯示一半導(dǎo)體裝置400具有雙重膜層結(jié)構(gòu)的密封層。除了以下所討 論的之外，此半導(dǎo)體裝置400可類似于圖3中的半導(dǎo)體裝置300。因此，在 圖3及圖4中類似的元件是以相同的數(shù)字表示以使附圖清晰簡(jiǎn)潔?？芍氖?， 半導(dǎo)體裝置400可包含各種在集成電路中常見的元件及結(jié)構(gòu)，但在此已作簡(jiǎn) 化以使本發(fā)明的概念易于明了。半導(dǎo)體裝置400可包含結(jié)構(gòu)為雙重膜層(dual film)以取代圖3中的單一膜層的密封層。雙重密封層的形成為沉積第一密 封層410于柵極結(jié)構(gòu)209上，接著沉積第二密封層于第一密封層上，然后進(jìn) 行例如干蝕刻的蝕刻工藝以形成雙重密封層。第一密封層410的厚度約為20 至50A。第一密封層410可包含氧化硅或其他合適材料。第二密封層的厚度 約為80至200 A。第二密封層420可包含氮化硅或其他合適材料。此雙重密 封層的厚度430約為100至240A。半導(dǎo)體裝置400可進(jìn)一步包含由離子注入形成在基材202中的輕摻雜源 /漏極(LDD)區(qū)325。所摻雜的摻質(zhì)為依據(jù)裝置的型態(tài)來決定，例如NMOS 及PMOS裝置。輕摻雜源/漏極(LDD)區(qū)325在進(jìn)行離子注入工藝之后即 為沿著雙重密封層的第二密封層420的外部邊緣對(duì)齊。如同前述，雙重密封 層可保護(hù)高介電常數(shù)介電層204a、蓋層310及金屬柵極層206a，以防止于 隨后進(jìn)行各種工藝時(shí)受到污染或傷害。因此，可保持柵極結(jié)構(gòu)209的完整性 以使裝置效能及可靠度更佳。并且，值得注意的是，在輕摻雜區(qū)域325中的 摻質(zhì)會(huì)朝著柵極結(jié)構(gòu)209的側(cè)壁擴(kuò)散，以使每個(gè)輕摻雜區(qū)域325的一部分會(huì) 延伸至雙重密封層的一部分底下。在形成輕摻雜源/漏極區(qū)(LDD)之后，可以公知的沉積及蝕刻工藝形成 傳統(tǒng)的間隔物330 (也可指源/漏極間隔物)于第二密封層420上。間隔物330 可包含氧化硅或氮化硅。在某些實(shí)施例中，間隔物330的厚度332約為在200 至400 A之間。間隔物330可用于偏移源/漏極區(qū)340 (也可指為重?fù)诫s源/ 漏極區(qū))。公知的為此源/漏極區(qū)340可由離子注入形成于基材202中。如此， 源/漏極區(qū)340在進(jìn)行離子注入工藝之后即為沿著間隔物330的外部邊緣對(duì)齊。隨后，可對(duì)半導(dǎo)體裝置400進(jìn)行進(jìn)一步的工藝以形成各種元件及結(jié)構(gòu)， 例如已公知的接觸點(diǎn)(contacts) /通孔(vias) X金屬層、內(nèi)連線層、保護(hù)層等。圖5a至圖5b為制造具有梯度組成的密封層的半導(dǎo)體裝置500的剖面圖。 此半導(dǎo)體裝置類似于圖2a至圖4中的半導(dǎo)體裝置200、 300、 400。因此，在 圖2a至圖4中類似的元件是以相同的數(shù)字表示以使附圖清晰簡(jiǎn)潔。值得注 意的是，具有梯度組成的密封層可應(yīng)用在源/漏極間隔物(圖3中的330)上 以提供源/漏極間隔物具有梯度組成。在圖5a中，接下來為進(jìn)行柵極蝕刻及 圖案化以形成含界面層/高介電常數(shù)的柵極介電層204a、金屬柵極層206a及 多晶硅層208的柵極結(jié)構(gòu)。密封層510可由化學(xué)氣相沉積、等離子體輔助型 化學(xué)氣相沉積(PECVD)、原子層沉積(ALD)或其他合適沉積工藝形成。 在沉積過程中，可調(diào)整工藝條件(例如前驅(qū)物)以形成具有梯度組成的密封 層510，換句話說，密封層510在界面層512 (或內(nèi)部邊緣)的組成(或濃 度)可異于在頂部表面514 (或外部邊緣)中的組成。此不同的組成可提供 界面層512及頂部表面514不同的功能性。此材料的使用及其在界面層及頂 部表面的組成將會(huì)于圖8至圖11圖中作討論。密封層510在界面層512的 組成可提供與金屬柵極206a及含界面層/高介電常數(shù)的柵極介電層204a有較 佳的界面(例如較佳的黏合性)。密封層510在頂部表面514中的組成可提 供在隨后工藝中對(duì)于污染有更佳的屏障(例如阻擋氧的擴(kuò)散)。在圖5b中，可以如前述的干蝕刻等蝕刻工藝來移除部分的密封層510。 如此一來，可形成具有梯度組成的密封層510a，其在界面層512具有較佳的 黏合性即在頂部表面514具有較佳的阻障能力。密封層510在頂部表面514 中的組成可提供在隨后工藝中對(duì)于污染有更佳的屏障(例如阻擋氧的擴(kuò)散)。圖6a至圖6b為具有梯度組成的另一種密封層結(jié)構(gòu)的半導(dǎo)體裝置600的 工藝剖面圖。此半導(dǎo)體裝置類似于圖2a至圖4中的半導(dǎo)體裝置200、 300、 400。因此，在圖2a至圖4及圖6a-圖6b中類似的元件是以相同的數(shù)字表示 以使附圖清晰簡(jiǎn)潔。值得注意的是，具有梯度組成的密封層可應(yīng)用在源/漏極 間隔物(圖3中的33 0)上以提供源/漏極間隔物具有梯度組成。在圖6a中， 接下來為進(jìn)行柵極蝕刻及圖案化以形成含界面層/高介電常數(shù)的柵極介電層 204a、金屬柵極層206a及多晶硅層208的柵極結(jié)構(gòu)。具有多層且不同組成的薄膜610、 620、 630可形成于柵極結(jié)構(gòu)及基材202上。多層薄膜610、 620、 630可共同構(gòu)成梯度組成。此多層薄膜610、 620、 630可由化學(xué)氣相沉積 (CVD)、等離子體輔助型化學(xué)氣相沉積(PECVD)、原子層沉積(ALD) 或其他合適沉積工藝形成。薄膜630可包含在隨后工藝中對(duì)于污染有更佳的 屏障(例如阻擋氧的擴(kuò)散)的組成。薄膜610可包含提供與金屬柵極206a 及含界面層/高介電常數(shù)的柵極介電層204a有較佳的界面(例如較佳的黏合 性)的組成。薄膜620可包含介于薄膜610及薄膜630間的組成。此材料的 使用及其在界面層及頂部表面的組成將會(huì)于圖8至圖11中作討論。在圖6b中，可由如前述的干蝕刻等蝕刻工藝移除部分的多層薄膜610、 620、 630。如此一來，可形成具有梯度組成的密封層610a，其中薄膜610a 在界面層表面有較佳的黏合性，薄膜620提供在薄膜610及630之間提供良 好的過渡。密封層510在頂部表面514中具有更佳的屏障能力。也可使用其 他種類的結(jié)構(gòu)，例如含有梯度組成的4層、5層、6層等多層薄膜。圖7a至圖7b為具有梯度組成的另一種密封層結(jié)構(gòu)的半導(dǎo)體裝置700的 工藝剖面圖。此半導(dǎo)體裝置類似于圖2至圖4中的半導(dǎo)體裝置200、300、400。 因此，在圖2a至圖4及圖7a-圖7b中類似的元件是以相同的數(shù)字表示以使 附圖清晰簡(jiǎn)潔。值得注意的是，具有梯度組成的密封層可應(yīng)用在源/漏極間隔 物(圖3中的330)上以提供源/漏極間隔物具有梯度組成。在圖7a圖中， 接下來為進(jìn)行柵極蝕刻及圖案化以形成含界面層/高介電常數(shù)的柵極介電層 204a、金屬柵極層206a及多晶硅層208的柵極結(jié)構(gòu)。密封層710可由化學(xué) 氣相沉積、等離子體輔助型化學(xué)氣相沉積(PECVD)、原子層沉積(ALD) 或其他合適沉積工藝形成，并可以如前述的例如為干蝕刻等蝕刻工藝來移除 部分的密封層710。在圖7b中，可在密封層710上進(jìn)行處理工藝720以使均勻的密封層轉(zhuǎn) 變成具有梯度組成的密封層710a。如此一來，密封層710a在界面(或內(nèi)部 邊緣)722的組成不同于在頂部表面(或外部邊緣)724中的組成。此不同 的組成可提供界面722及頂部表面724有不同的功能性。密封層710a在界 面(或內(nèi)部邊緣)722的組成提供與金屬柵極206a及含界面層/高介電常數(shù) 的柵極介電層204a較佳的界面(例如較佳的黏合性)。密封層710a在頂部 表面724中的組成可提供在隨后工藝中對(duì)于污染有更佳的屏障(例如阻擋氧的擴(kuò)散)。
在某些實(shí)施例中，處理工藝720可包含使用例如為氨氣或氮?dú)獾臍怏w的 熱氮化工藝以使氮混雜進(jìn)入頂部表面724中。在其他實(shí)施例中，處理工藝720 可包含等離子體氮化工藝以使氮混雜進(jìn)入頂部表面中。在更其他實(shí)施例中， 處理工藝720可包含在進(jìn)行頂部表面氮化之后或之后，進(jìn)行氧氣退火以改善 界面712。
在以上圖5a至圖7b的討論中，密封層具有梯度組成以提供在密封層的 界面及頂部表面有不同的功能性。如此，包含金屬柵極及界介電常數(shù)介電質(zhì) 的柵極堆疊的完整性可在整個(gè)工藝中得以保持，因此可改善裝置效能及可靠 度。并且，可使用各種材料及濃度以達(dá)到圖8至圖11所討論的目的。值得 注意的是，在此僅有數(shù)個(gè)范例，其他同樣具有梯度組成的密封層也可同樣適 用于本發(fā)明。
圖8為氮化硅密封層從界面802至頂部表面804的梯度組成圖800。曲 線810顯示為氮在密封層的界面802的濃度高于在頂部表面804的濃度，且 氮在界面及頂部表面的間的分布呈梯度分布。在界面802中有更多的氮可提 供與金屬柵極及高介電常數(shù)介電質(zhì)有更佳的界面品質(zhì)。曲線820顯示為硅在 密封層的界面802的濃度低于在頂部表面804的濃度，且硅在界面及頂部表 面間的分布成梯度分布。如此，在頂部表面具有富含硅的氮化硅804可提供 較佳的屏障來阻擋氧的擴(kuò)散并防止在隨后工藝遭到污染。
圖9為氮氧化硅密封層從界面902至頂部表面904的梯度組成圖900。 曲線910顯示為氧在密封層的界面902的濃度高于在頂部表面904的濃度， 且氧在界面及頂部表面之間的分布呈梯度分布。在界面902中有更多的氮可 減少高介電常數(shù)界面陷阱(high-kinterfacetmps)而具有較佳的界面品質(zhì)。 曲線920為氮在密封層的界面902的濃度低于在頂部表面904的濃度，且氮 在界面及頂部表面間的分布成梯度分布。如此，在頂部表面具有富含硅的氮 化硅904可提供較佳的屏障來阻擋氧的擴(kuò)散并防止在隨后工藝遭到污染。
圖IO為包含其他元素例如為碳、鍺或硅的密封層從界面1002至頂部表 面1004的梯度組成圖1000。曲線1010為碳、鍺或硅在密封層的界面1002 的濃度低于在頂部表面1004的濃度，且碳、鍺或硅在界面及頂部表面之間 的分布呈梯度分布。如此，含有碳、鍺或硅的梯度組成的密封層可如前述，
16在界面1002及頂部表面1004具有不同的功能性。
圖11為包含其他金屬物質(zhì)例如為鉭、鈦、鉿、鋯、鎢、鉬或前述的組 合的氧氣收集密封層從界面1102至頂部表面1104的梯度組成圖1100。曲線 1110為這些金屬物質(zhì)在密封層的界面1102的濃度高于在頂部表面1104的濃 度，且在界面及頂部表面之間的分布呈梯度分布。如此，含有金屬物質(zhì)的梯 度組成的密封層可如前述，在界面1102及頂部表面1104具有不同的功能性。
本發(fā)明在此于各種實(shí)施例中達(dá)到了不同的功效。而可以知道的是，在此 所揭示的各種實(shí)施例中達(dá)到不同的功效，但并不需全部的實(shí)施例都滿足特定 的功效。例如，本發(fā)明揭示提供簡(jiǎn)單且具有經(jīng)濟(jì)效益的密封結(jié)構(gòu)及方法，以 維持金屬柵極高介電常數(shù)介電質(zhì)的完整性，并因此改善了裝置效能及可靠 度。在此提供的方法及裝置可輕易的與現(xiàn)有的化學(xué)機(jī)械研磨工藝作整合，因 此可應(yīng)用于未來及更先進(jìn)的技術(shù)中。在某些實(shí)施例中，以單一膜層的結(jié)構(gòu)作 為密封層，或在其他實(shí)施例中，以多重膜層的結(jié)構(gòu)作為密封層。在某些其他 實(shí)施例中，密封層可包含梯度組成以使在界面及頂部表面能提供不同的功 能。在其他實(shí)施例中，可控制此梯度組成的輪廓，于側(cè)壁及底部有較低的濃 度以有較佳的界面品質(zhì)，且在頂部表面有較高的濃度以有較佳的污染抵抗能 力。在此所提供的各種密封結(jié)構(gòu)，可保護(hù)含金屬柵極及高介電常數(shù)的柵極介 電質(zhì)于隨后工藝中避免受到例如酸蝕、氧化、氮化等傷害和/或污染。
在某些實(shí)施例中，本發(fā)明所提供的方法也可以適用于前柵極工藝、后柵 極工藝或混成工藝(hybrid process)。在前柵極工藝中，首先可形成真的金 屬柵極結(jié)構(gòu)，然后進(jìn)行一般的工藝來制造最后的裝置。在后柵極工藝中，首 先為先形成虛置多晶硅柵極，然后進(jìn)行一般的工藝直到沉積層間介電層，隨 后將虛置多晶硅柵極移除并將其替換為真的金屬柵極。在混成工藝中，首先 可形成一個(gè)裝置(NMOS或PMOS裝置)中的金屬柵極，而另一個(gè)裝置(PMOS 或NMOS裝置)的金屬柵極則于最后才形成。
雖然本發(fā)明已以數(shù)個(gè)較佳實(shí)施例揭示如上，然其并非用以限定本發(fā)明， 任何所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可 作任意的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定的 范圍為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體裝置，包含一半導(dǎo)體基材；以及一形成在該基材上的晶體管，該晶體管包含一具有高介電常數(shù)介電質(zhì)及金屬柵極的柵極堆疊；一形成在該柵極堆疊的側(cè)壁上的密封層，該密封層具有一內(nèi)部邊緣及外部邊緣，該內(nèi)部邊緣與該柵極堆疊的側(cè)壁相接；一形成在該密封層的外部邊緣的間隔物；及一設(shè)置在該柵極堆疊兩側(cè)的源/漏極區(qū)，該源/漏極區(qū)包含一沿著該密封層的外部邊緣對(duì)齊的輕摻雜源/漏極區(qū)。
2. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中該源/漏極區(qū)還包含沿著該間 隔物的外部邊緣對(duì)齊的一重?fù)诫s源/漏極區(qū)。
3. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中該密封層包含氮化硅及氮氧化 硅其中之一。
4. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中該密封層包含一多膜層結(jié)構(gòu)。
5. 如權(quán)利要求4所述的半導(dǎo)體裝置，其中該多層膜結(jié)構(gòu)包含至少一第一 膜層具有一第一濃度的介電材料及具有一第二濃度的該介電材料，該第二濃 度與該第一濃度不相同。
6. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中該密封層包含一由該內(nèi)部邊緣 至該外部邊緣的梯度組成。
7. 如權(quán)利要求6所述的半導(dǎo)體裝置，其中該密封層包含一硅濃度于該外 部邊緣較該內(nèi)部邊緣為高的氮化硅、 一氮濃度于該內(nèi)部邊緣較該外部邊緣為 高的氮化硅、 一氧濃度于該內(nèi)部邊緣較該外部邊緣為高的氮氧化硅及一氮濃 度于該外部邊緣較該內(nèi)部邊緣為高的氮氧化硅其中之一 。
8. 如權(quán)利要求6所述的半導(dǎo)體裝置，其中該密封層包含一金屬物質(zhì)濃度 于該內(nèi)部邊緣較該外部邊緣為高的介電質(zhì)，其中該金屬物質(zhì)包含鈦、鉭、鉿、 鋯、鉤、鉬或前述的組合。
9. 如權(quán)利要求6所述的半導(dǎo)體裝置，其中該密封層包含碳、鍺或硅濃度 于該外部邊緣較該內(nèi)部邊緣為高的一材料。
10. —種半導(dǎo)體裝置，包含一半導(dǎo)體基材；以及一形成在該基材中的晶體管；該晶體管包含 一具有一界面層、高介電常數(shù)介電層及金屬層的的柵極堆疊； 一形成在該柵極堆疊的兩側(cè)的密封層，該密封層具有一 內(nèi)部邊緣及一外 部邊緣，該內(nèi)部邊緣與該柵極堆疊的側(cè)壁相接合； 一形成在該密封層的外部邊緣上的間隔物；及數(shù)個(gè)配置在該柵極堆疊的兩側(cè)的源/漏極區(qū)，每個(gè)源/漏極區(qū)包含一沿著 該密封層的內(nèi)部邊緣的輕摻雜區(qū)域及一沿著該間隔物的外部邊緣對(duì)齊的重 摻雜區(qū)域；其中該密封層具有一鄰近于該內(nèi)部邊緣的第一組成及具有一鄰近于該 外部邊緣的第二組成，該第一組成與該第二組成不相同。
11. 如權(quán)利要求IO所述的半導(dǎo)體裝置，其中該第一組成包含氧化硅及該 第二組成包含氮化硅。
12. 如權(quán)利要求IO所述的半導(dǎo)體裝置，其中該密封層包含一硅濃度于鄰 近該外部邊緣較鄰近該內(nèi)部邊緣為高的氮化硅、 一氮濃度于鄰近該內(nèi)部邊緣 較鄰近該外部邊緣為高的氮化硅、 一氧濃度于鄰近該內(nèi)部邊緣較鄰近該外部 邊緣為高的氮氧化硅或一氮濃度于鄰近該外部邊緣較鄰近該內(nèi)部邊緣為高 的氮氧化硅。
13. —種半導(dǎo)體裝置的制造方法，包含-提供一半導(dǎo)體基材，具有一高介電常數(shù)介電層及一金屬層形成于其上； 圖案化該高介電常數(shù)層及該金屬層以形成一具有側(cè)壁的柵極結(jié)構(gòu)； 在該柵極結(jié)構(gòu)上進(jìn)行一第一處理工藝； 在該柵極結(jié)構(gòu)及該基材上形成一密封層； 在該密封層上進(jìn)行一第二處理工藝；以及移除該密封層的一第一部分以使該密封層的一第二部分殘留于該柵極 結(jié)構(gòu)的側(cè)壁上。
14. 如權(quán)利要求13所述的半導(dǎo)體裝置的制造方法，其中該第一處理工藝 及該第二處理工藝包含一使用含氮或氧的氣體的等離子體處理工藝； 一使用含氮或氧的氣體的注入工藝；一溫度低于20(TC的低溫氧化工藝； 一使用含氮或氧的氣體的退火工藝；或 前述的組合。
15.如權(quán)利要求13所述的半導(dǎo)體裝置的制造方法，還包含在移除該密封 層的第一部分之后，在該密封層的第二部分上進(jìn)行一第三處理工藝，該第三 處理工藝與該第一處理工藝或該第二處理工藝的類型相同。
全文摘要
本發(fā)明提供一半導(dǎo)體裝置及其制造方法，該裝置包含一半導(dǎo)體基材及一形成于該基材中的晶體管，該晶體管包含一具有一高介電常數(shù)介電質(zhì)及金屬柵極的柵極堆疊，一密封層形成于該柵極堆疊的側(cè)壁上，該密封層具有一內(nèi)部邊緣及一外部邊緣，該內(nèi)部邊緣與該柵極堆疊相接合，一間隔物形成于該密封層的外部邊緣上，及一源/漏極區(qū)形成于該柵極堆疊的兩側(cè)上，該源/漏極區(qū)包含一沿著該密封層的外部邊緣的輕摻雜源/漏極區(qū)。本發(fā)明提供了簡(jiǎn)單且具有經(jīng)濟(jì)效益的密封結(jié)構(gòu)及方法，以維持金屬柵極高介電常數(shù)介電質(zhì)的完整性，并因此改善了裝置效能及可靠度。
文檔編號(hào)H01L29/66GK101661958SQ20091016745
公開日2010年3月3日 申請(qǐng)日期2009年8月25日 優(yōu)先權(quán)日2008年8月25日
發(fā)明者葉俊林, 莊學(xué)理, 張啟新, 李啟弘, 李思毅, 楊文志, 林俊銘, 林綱正, 費(fèi)中豪, 連浩明, 陳建良, 陳建豪, 黃仁安, 黃國(guó)泰 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司