專利名稱：記憶體制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造方法領(lǐng)域，具體地說，涉及一種記憶體制造方法。
背景技術(shù)：
記憶體(即存儲(chǔ)器，以下均稱為記憶體)用于存儲(chǔ)大量數(shù)字信息，據(jù)近期調(diào)查顯 示，在世界范圍內(nèi)，記憶體芯片交易量約占半導(dǎo)體芯片交易量的30 % 。多年來，工藝技術(shù)的 進(jìn)步和市場需求的增加催生出很多高密度的各類記憶體芯片，如隨機(jī)記憶體(RAM)、動(dòng)態(tài)隨 機(jī)記憶體(DRAM)、只讀記憶體(ROM)、可擦除可編程只讀記憶體(EPR0M)、閃存(FLASH)和鐵 電記憶體(FRAM)等。 目前記憶體技術(shù)正向提高集成度以及縮小元件尺寸的方向發(fā)展。用戶使用記憶體 時(shí)，除要求記憶體具備高存儲(chǔ)能力，低功耗及高可靠性外，對(duì)記憶體的數(shù)據(jù)存儲(chǔ)時(shí)間也提出 了高要求，例如要求數(shù)據(jù)存儲(chǔ)時(shí)間為io年以上。 記憶體的數(shù)據(jù)存儲(chǔ)時(shí)間通常采用數(shù)據(jù)保持能力測試(data retation testing)方 案測量，該方案通常為 首先將記憶體在溫度為250°C的環(huán)境里烘烤24小時(shí)，然后測試記憶體內(nèi)存儲(chǔ)單元 的閾值電壓(Vt)值，如果Vt小于預(yù)定值，意味著該記憶體的數(shù)據(jù)保持能力比較低，其數(shù)據(jù) 存儲(chǔ)時(shí)間也就較短。 現(xiàn)有記憶體制造方法包括步驟 第一步參閱圖1A，在半導(dǎo)體基體1內(nèi)形成共源區(qū)3和共漏區(qū)2，然后在半導(dǎo)體基 體1上表面形成底介電層4，再在底介電層4上表面的預(yù)定區(qū)域依次形成浮柵5、絕緣層6 以及控制柵7構(gòu)成柵結(jié)構(gòu)，所述柵結(jié)構(gòu)覆蓋的基體1內(nèi)的區(qū)域位于共源區(qū)3及共漏區(qū)2之 間； 第二步參閱圖1B，在底介電層4上表面柵結(jié)構(gòu)未覆蓋的區(qū)域，以及所述柵結(jié)構(gòu)的 上表面和側(cè)面，沉積氮化物8 ; 第三步參閱圖1C，去除底介電層4上表面柵結(jié)構(gòu)未覆蓋的區(qū)域上的氮化物8。
第四步參閱圖1D，采用離子注入工藝，在暴露出的底介電層4上注入鈷(Co)離 子并進(jìn)行，然后進(jìn)行化學(xué)反應(yīng)，使得在所述在注入Co離子區(qū)域的底介電層4上含有二硅化 鈷10(CoSi2)。由于二硅化鈷10是低阻相物質(zhì)，其電阻比較低，因此在含有二硅化鈷10的 漏極表面連接漏極線，使得漏極線與漏極表面形成的連線阻抗將大大減小，從而可使得電 路通過漏極線對(duì)上述制造的存儲(chǔ)單元讀取數(shù)據(jù)的速度得到極大改善。 在對(duì)上述制造工藝制成的記憶體的浮柵5進(jìn)行數(shù)據(jù)保持能力測試時(shí)，不良率為 6%以上，上述記憶體制造流程的缺陷在于在第三步制造過程中，當(dāng)去除底介電層4中覆 蓋共漏區(qū)2的區(qū)域上表面的氮化物8時(shí)，底介電層4中覆蓋共源區(qū)3的區(qū)域上表面的氮化 物8也會(huì)被去除，導(dǎo)致后續(xù)注入Co離子時(shí)，在共源區(qū)3位置的底介電層4中也會(huì)有Co離子 注入，后續(xù)的化學(xué)反應(yīng)步驟使得使得在共源區(qū)3位置的底介質(zhì)層4也含有二硅化鈷10。
于是在針對(duì)浮柵5進(jìn)行數(shù)據(jù)保持能力測試過程中，記憶體經(jīng)過24小時(shí)烘烤后，測試人員發(fā)現(xiàn)存儲(chǔ)在浮柵5內(nèi)的電荷將逃逸至在共源區(qū)3上含有二硅化鈷10的底介質(zhì)層4 中，進(jìn)而導(dǎo)致測試出的記憶體數(shù)據(jù)保持能力較差，即記憶體的數(shù)據(jù)存儲(chǔ)時(shí)間降低。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種記憶體制造方法，以提高數(shù)據(jù)保持能力。 為解決上述技術(shù)問題，本發(fā)明提供的的記憶體制造方法，包括如下步驟 在半導(dǎo)體基體上形成共源區(qū)和共漏區(qū)、底介電層、并在所述底介電層上依次堆疊
形成浮柵、絕緣層以及控制柵； 在所述浮柵、絕緣層以及控制柵堆疊形成的柵結(jié)構(gòu)上表面以及側(cè)面沉淀氮化物；
在所述氮化物表面上沉淀氧化物，以填滿所述柵結(jié)構(gòu)在共源區(qū)上方形成的間隙；
去除部分氧化物；
去除在所述共漏區(qū)上方的氮化物。 進(jìn)一步的，在所述共漏區(qū)上的底介電層中注入鈷離子； 將注入的鈷離子反應(yīng)形成鈷化物； 在形成鈷化物的底介電層上形成金屬連線。 進(jìn)一步的，所述柵結(jié)構(gòu)在共源區(qū)上方形成的間隙小于其在共漏區(qū)上方形成的間 隙。 進(jìn)一步的，所述氮化物為氮化硅。
進(jìn)一步的，所述鈷化物為二硅化鈷。 進(jìn)一步的，所述絕緣層為包含氧化物_氮化物_氧化物或包含氧化物_氮化物的 介質(zhì)結(jié)構(gòu)。 進(jìn)一步的，所述絕緣層為氧化物與氮化物的組合物、氧化物或氮化物。
進(jìn)一步的，所述浮柵以及控制柵為多晶硅。 與現(xiàn)有記憶體制造方法相比，本發(fā)明在形成氮化物后再沉淀一層氧化物，以填滿 多個(gè)所述浮柵、絕緣層及控制柵堆疊形成的柵結(jié)構(gòu)之間在共源區(qū)上方的間隙，為在后續(xù)刻 蝕去除氧化物的過程中，去除在共漏區(qū)上方形成的氧化物后，共源區(qū)上方的間隙還存留部 分氧化物，在蝕刻去除氮化物過程中起到延緩蝕刻的作用，使得在刻蝕去除氮化物時(shí)，共源 區(qū)上方的間隙還殘留部分氮化物，阻止后續(xù)Co離子注入過程中Co離子進(jìn)入到共源區(qū)上的 底介質(zhì)層，從而避免了浮柵內(nèi)的電荷逃逸到共源區(qū)的底介質(zhì)層，提高存儲(chǔ)在浮柵內(nèi)的數(shù)據(jù) 保持能力，進(jìn)而提高記憶體數(shù)據(jù)存儲(chǔ)時(shí)間。


以下結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明的芯片制造方法作進(jìn)一步的詳細(xì)說明。
圖1A-圖1D為現(xiàn)有技術(shù)的記憶體制造方法的截面示意圖；
圖2A-圖2F是本發(fā)明實(shí)施例的記憶體制造方法截面示意圖。
具體實(shí)施例方式
請(qǐng)參閱圖1A，在半導(dǎo)體基體1上形成共源區(qū)3和共漏區(qū)2、底介電層4、并在所述底 介電層4上表面的預(yù)定區(qū)域依次堆疊形成浮柵5、絕緣層6以及控制柵7構(gòu)成柵結(jié)構(gòu)，所述柵結(jié)構(gòu)覆蓋的基體1內(nèi)的區(qū)域位于共源區(qū)3及共漏區(qū)2之間。 所述浮柵5和控制柵6均為多晶硅。所述絕緣層6可以為氧化物與氮化物的組合
物、氧化物或氮化物，比如0N0 (氧化物-氮化物-氧化物)的介質(zhì)結(jié)構(gòu)或者ON (氧化物-氮
化物)的介質(zhì)結(jié)構(gòu)，本實(shí)施例中，所述絕緣層6為0N0疊加的介質(zhì)結(jié)構(gòu)。 請(qǐng)參閱圖2A，在所述浮柵5、絕緣層6以及控制柵7依次堆疊形成的柵結(jié)構(gòu)上表面
以及側(cè)面沉淀形成厚度均勻的氮化物8，所述氮化物8為氮化硅。 請(qǐng)參閱圖2B，在上述沉淀形成的氮化物8表面上沉積一層氧化物9 ; 所述浮柵5、絕緣層6以及控制柵7堆疊形成的柵結(jié)構(gòu)在共源區(qū)3上方形成的間隙
小于其在共漏區(qū)2上方形成的間隙，共源區(qū)3上方的間隙比較窄，共漏區(qū)2上方的間隙比較
寬，因此進(jìn)行沉淀形成所述氧化物9的時(shí)候，從所述浮柵5、絕緣層6以及控制柵7堆疊形成
的柵結(jié)構(gòu)兩側(cè)沉淀的氧化物9很快就將在共源區(qū)3上方的間隙填滿，在較寬的共漏區(qū)2上
方只是形成一層均勻的氧化物9。 請(qǐng)參閱圖2C，采用刻蝕方法去除覆蓋在所述氮化物8上的氧化物9，由于共源區(qū)3 上方的間隙比較窄，在共源區(qū)3上方的間隙填滿形成的氧化物9的高度遠(yuǎn)遠(yuǎn)高于在共漏區(qū) 2上方形成的氧化物9的高度，因此當(dāng)共漏區(qū)2上方的氧化物9被刻蝕去除完畢時(shí)，共源區(qū) 3上方還有部分殘留的氧化物9。 進(jìn)一步，參閱圖2D，刻蝕去除在共漏區(qū)上方的氮化物8，由于在上述刻蝕去除氧化 層9過程中，在共源區(qū)3上方的氮化物8上還有部分殘留氧化物9，因此共源區(qū)3上方殘留 氧化物9以及氮化物8疊加形成的絕緣結(jié)構(gòu)的厚度遠(yuǎn)遠(yuǎn)超過在共漏區(qū)2上方的氮化物8的 厚度，于是對(duì)共源區(qū)3和共漏區(qū)2上方的氮化物進(jìn)行刻蝕去除時(shí)，在共源區(qū)3上方，需先刻 蝕去除共源區(qū)3上方殘留的氧化物9再刻蝕去除氮化物8。因此，殘留的氧化物9起到緩沖 延遲刻蝕作用，當(dāng)所述共漏區(qū)2上方的氮化物8刻蝕完畢，共源區(qū)3上方的氮化物8還未刻 蝕完畢，從而保留了部分殘留氮化物8 。 請(qǐng)參閱圖2E及圖2F，完成了上刻蝕工藝后，所述共漏區(qū)2上的底介電層4暴露出 來，并在所述底介電層4上注入鈷離子。然后進(jìn)行化學(xué)反應(yīng)，本實(shí)施例中，所述鈷離子進(jìn)行 化學(xué)反應(yīng)后形成二硅化鈷10(CoSi2) ，二硅化鈷10其電阻比較低，在含有二硅化鈷10的表 面連接漏極線ll，使得漏極線11與漏極表面形成的連線阻抗將大大減小，從而可使得電路 通過漏極線對(duì)上述制造的存儲(chǔ)單元讀取數(shù)據(jù)的速度得到極大改善。 由于本發(fā)明實(shí)施例中，所述共源區(qū)3上方含有部分殘留的氮化物8，因此在注入Co 離子后，由于殘留的氮化物8隔離，Co離子無法進(jìn)入共源區(qū)3上的底介電層4，在后續(xù)進(jìn)行 化學(xué)反應(yīng)過程中，無法形成二硅化鈷10，避免存儲(chǔ)在浮柵5中的電荷逃逸至共源區(qū)3上的底 介電層4中，降低浮柵5數(shù)據(jù)保持能力的問題，從而大大提高了浮柵5的數(shù)據(jù)保持能力，在 進(jìn)行數(shù)據(jù)保持能力測試過程中，采用本實(shí)施例中的記憶體制造方法取得了滿意的效果，其 良率為99. 3%。 最后，請(qǐng)參閱圖2F，在注入鈷離子的底介電層4上形成金屬連線即漏極線11 ，外部 電路即可通過漏極線11對(duì)所述浮柵5進(jìn)行讀取數(shù)據(jù)，由于形成金屬連線工藝為現(xiàn)有成熟工 藝，在此不再詳述。 以上顯示和描述了本發(fā)明的基本原理、主要特征和本發(fā)明的優(yōu)點(diǎn)。本行業(yè)的技術(shù) 人員應(yīng)該了解，本發(fā)明不受上述實(shí)施例的限制，上述實(shí)施例和說明書中描述的只是說明本發(fā)明的原理，在不脫離本發(fā)明精神和范圍的前提下本發(fā)明還會(huì)有各種變化和改進(jìn)，這些變 化和改進(jìn)都落入要求保護(hù)的本發(fā)明范圍內(nèi)。本發(fā)明要求保護(hù)范圍由所附的權(quán)利要求書及其 等同物界定。
權(quán)利要求
一種記憶體制造方法，其特征在于，包括如下步驟在半導(dǎo)體基體上形成共源區(qū)和共漏區(qū)、底介電層、并在所述底介電層上依次堆疊形成浮柵、絕緣層以及控制柵；在所述浮柵、絕緣層以及控制柵堆疊形成的柵結(jié)構(gòu)上表面以及側(cè)面沉淀氮化物；在所述氮化物表面上沉淀氧化物，以填滿所述柵結(jié)構(gòu)在共源區(qū)上方形成的間隙；去除部分氧化物；去除在所述共漏區(qū)上方的氮化物。
2. 如權(quán)利要求1所述的記憶體制造方法，其特征在于，還包括如下步驟 在所述共漏區(qū)上的底介電層中注入鈷離子； 將注入的鈷離子反應(yīng)形成鈷化物；在形成鈷化物的底介電層上形成金屬連線。
3. 如權(quán)利要求1所述的記憶體制造方法，其特征在于所述柵結(jié)構(gòu)在共源區(qū)上方形成 的間隙小于其在共漏區(qū)上方形成的間隙。
4. 如權(quán)利要求1所述的記憶體制造方法，其特征在于所述氮化物為氮化硅。
5. 如權(quán)利要求2所述的記憶體制造方法，其特征在于所述鈷化物為二硅化鈷。
6. 如權(quán)利要求1所述的記憶體制造方法，其特征在于所述絕緣層為包含氧化物_氮 化物_氧化物或包含氧化物_氮化物的介質(zhì)結(jié)構(gòu)。
7. 如權(quán)利要求1所述的記憶體制造方法，其特征在于所述絕緣層為氧化物與氮化物 的組合物、氧化物或氮化物。
8. 如權(quán)利要求l所述的記憶體制造方法，其特征在于所述浮柵以及控制柵為多晶硅。
全文摘要
本發(fā)明公開一種記憶體制造方法，包括如下步驟在半導(dǎo)體基體上形成共源區(qū)和共漏區(qū)、底介電層、并在所述底介電層上依次堆疊形成浮柵、絕緣層以及控制柵，在所述浮柵、絕緣層以及控制柵堆疊形成的柵結(jié)構(gòu)上表面以及側(cè)面沉淀氮化物，在所述氮化物表面上沉淀氧化物，以填滿所述柵結(jié)構(gòu)在共源區(qū)上方形成的間隙，去除部分氧化物，去除在所述共漏區(qū)上方的氮化物。本發(fā)明在沉淀氮化物后再沉淀一層氧化物，在去除氮化物過程中起到延緩蝕刻的作用，阻止后續(xù)Co離子注入過程中Co離子進(jìn)入到共源區(qū)上的底介質(zhì)層，從而避免了浮柵內(nèi)的電荷逃逸到共源區(qū)的底介質(zhì)層，提高存儲(chǔ)在浮柵內(nèi)的數(shù)據(jù)保持能力，進(jìn)而提高記憶體數(shù)據(jù)存儲(chǔ)時(shí)間。
文檔編號(hào)H01L21/8239GK101777517SQ20091004524
公開日2010年7月14日 申請(qǐng)日期2009年1月13日 優(yōu)先權(quán)日2009年1月13日
發(fā)明者蘭國華, 莊曉輝, 李俊, 王三坡 申請(qǐng)人:中芯國際集成電路制造(上海)有限公司