專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及能夠高速動作的半導體器件及其制造方法。
背景技術：
在處理規(guī)則(process rule)為90nm節(jié)點(node)以后的晶體管等的 LSI (large-scale integration 大規(guī)模集成電路)中，隨著元件的微小化，待機漏電流 (off-leak current)變得不能無視。因此，僅僅通過晶體管的柵長的單純微小化，難以提高 器件性能，需要用于提高器件性能的新的嘗試。在這樣的超微小化晶體管中，位于柵電極的正下方的溝道(channel)區(qū)域的面積 與現(xiàn)有的晶體管相比非常小。眾所周知，這樣的情況下，在溝道區(qū)域移動的載流子(電子及 空穴)的移動性大大地受到施加在溝道區(qū)域的應力的影響。因此，多次試圖通過調整這樣 的應力來使半導體器件的動作速度提高。一般地，在將硅襯底的導入有雜質的區(qū)域作為溝道的晶體管中，空穴的移動性比 電子的移動性小。因此，提高將空穴作為載流子的P溝道MOS晶體管的動作速度在半導體 集成電路器件的設計之際成為重要的課題。并且，在P溝道MOS晶體管中，通過使溝道區(qū)域 產(chǎn)生單軸性的壓縮應變來提高空穴的移動性為人們所知。另外，在這樣的P溝道MOS晶體 管中，在溝道區(qū)域產(chǎn)生的壓縮應變越大，空穴的移動性越增大，這點被原理性地指出(非專 利文獻1)。并且，在ρ溝道MOS晶體管的形成中，正在研究在硅襯底的源極區(qū)域及漏極區(qū)域形 成凹溝(recess)，并在該凹溝使SiGe (硅鍺)層外延(印itaxial)生長的方法。此方法通 過使外延生長的SiGe層中的Ge含有率增大，能夠使壓縮應變增大。但是，如果Ge含有率變得過高，則構成襯底的Si和SiGe的晶格失配就變得過大， 會發(fā)生位錯(dislocation)。這樣的位錯不僅削弱SiGe層所誘發(fā)的壓縮應變的效果，還使 將該位錯作為通路(path)的漏電流增大。其結果，晶體管性能劣化。一般地，Ge含有率越高或硅襯底上外延生長的SiGe層的厚度越厚，在硅襯底上外 延生長的SiGe層中越容易發(fā)生位錯(非專利文獻2)。理論上，發(fā)生位錯的界限的膜厚叫做 臨界膜厚，為了使不存在位錯的SiGe層外延生長，優(yōu)選使其厚度為臨界膜厚以下?？墒?，為 了使SiGe層的厚度達到界限膜厚以下，需要使凹溝變淺，難以在溝道區(qū)域產(chǎn)生足夠的壓縮 應變。因此，在現(xiàn)有技術中，為了確保正常動作，將Ge含有率抑制得較低。因此，載流子 的移動性被抑制得比理論上可能的等級低。專利文獻1 JP特開2006-186240號公報；專利文獻2 JP特開2006-278776號公報；專利文獻3 JP特開2006-332337號公報；非專利文獻 1 :K. Mistry, et al. , 2004Symposium on VLSI Technology, Digest of Technical Papers, pp.50-51 ；
非專利文獻 2 :R. People, et al.，Appl. Phys. Lett. Vol. 47 (3) · 1985。

發(fā)明內容
本發(fā)明的目的在于提供能夠進一步提高載流子的移動性的半導體器件及其制造 方法。第一半導體器件，設置有硅襯底；柵極絕緣膜，其形成在上述硅襯底上；柵電極， 其形成在上述柵極絕緣膜上。在既是上述柵電極的兩側又是上述硅襯底的表面的位置上形 成有溝槽。并且，還設置有第一半導體層，其覆蓋上述溝槽的底面及側面，并且含有Ge ；第 二半導體層，其形成在上述第一半導體層上，并且以比上述第一半導體層的Ge含有率低的 含有率含有Ge ；第三半導體層，其形成在上述第二半導體層上，并且含有Ge。第二半導體器件，設置有硅襯底；柵極絕緣膜，其形成在上述硅襯底上；柵電極， 其形成在上述柵極絕緣膜上。在既是上述柵電極的兩側又是上述硅襯底的表面的位置上形 成有溝槽。并且，還設置有第一半導體層，其覆蓋上述溝槽的底面及側面，并且含有C ；第 二半導體層，其形成在上述第一半導體層上，并且以比上述第一半導體層的C含有率低的 含有率含有C ；第三半導體層，其形成在上述第二半導體層上，并且含有C。


圖1是示出了參考例的ρ溝道MOS晶體管的剖面圖。圖2是示出了 SiGe層的外延生長的過程的圖。圖3A是示出了第一實施方式的半導體器件的制造方法的剖面圖。圖3B是接著圖3A示出了半導體器件的制造方法的剖面圖。圖3C是接著圖3B示出了半導體器件的制造方法的剖面圖。圖3D是接著圖3C示出了半導體器件的制造方法的剖面圖。圖3E是接著圖3D示出了半導體器件的制造方法的剖面圖。圖3F是接著圖3E示出了半導體器件的制造方法的剖面圖。圖3G是接著圖3F示出了半導體器件的制造方法的剖面圖。圖3H是接著圖3G示出了半導體器件的制造方法的剖面圖。圖31是接著圖3H示出了半導體器件的制造方法的剖面圖。圖3J是接著圖31示出了半導體器件的制造方法的剖面圖。圖3K是接著圖3J示出了半導體器件的制造方法的剖面圖。圖3L是接著圖3K示出了半導體器件的制造方法的剖面圖。圖3M是接著圖3L示出了半導體器件的制造方法的剖面圖。圖4是示出了本申請的眾發(fā)明者進行的分析結果的曲線。圖5是示出了作為分析對象的ρ溝道MOS晶體管的圖。圖6A是示出了 B含有量和應變ε ！的關系的曲線。圖6Β是示出了 B含有量和應變ε 2的關系的曲線。圖7是示出了 Ge含有率和應變的關系的曲線。圖8是示出了 B含有量的理想分布的圖。圖9Α是示出了第二實施方式的半導體器件的制造方法的剖面圖。
圖9B是接著圖9A示出了半導體器件的制造方法的剖面圖。圖9C是接著圖9B示出了半導體器件的制造方法的剖面圖。圖9D是接著圖9C示出了半導體器件的制造方法的剖面圖。圖9E是接著圖9D示出了半導體器件的制造方法的剖面圖。圖10是示出了 SoC的一例的設計圖。圖11是示出了便攜電話機的一例的框圖。
具體實施例方式(參考例)首先，對與本發(fā)明相關聯(lián)的參考例進行說明。本申請的眾發(fā)明者發(fā)現(xiàn)了 在形成P 溝道MOS晶體管時，通過使SiGe層中的Ge含有率發(fā)生變化，能夠使用深的凹溝，而且能夠 抑制位錯的發(fā)生。圖1中示出了這樣的結構的P溝道MOS晶體管。在該ρ溝道MOS晶體管中，在表面的密勒指數(shù)為(001)的硅襯底51上形成有柵極 絕緣膜52及柵電極53。另外，在柵電極53的側方形成有側壁(side wall)54。并且，在側 壁54的外側，在硅襯底51的表面形成有凹溝56。凹溝56的底面的密勒指數(shù)為(001)，溝 道區(qū)域側的側面的密勒指數(shù)為<111>。另外，形成有包圍凹溝56的雜質擴散層55。在凹溝 56內，從下開始依次形成有SiGe傾斜層57及SiGe固定層58。SiGe傾斜層57的Ge含有 率從下表面到上表面逐漸增加，SiGe固定層58的Ge含有率與SiGe傾斜層57的上表面處 的Ge含有率一致。并且，在這樣的ρ溝道MOS晶體管形成之際，在形成凹溝56之后，使SiGe傾斜層 57及SiGe固定層58進行外延生長。根據(jù)此方法，由于在形成Ge含有率高的SiGe固定層 58之前，使Ge含有率逐漸地增加的SiGe傾斜層57進行外延生長，所以即使加深凹溝56， 在SiGe固定層58也難以發(fā)生位錯。因此，通過加深凹溝56，能夠使作用于溝道區(qū)域的厚度 方向的拉伸應力強大。而且，因為SiGe固定層58位于溝道區(qū)域的側方，所以還能夠使作用 于溝道區(qū)域的橫向的壓縮應力強大。并且，認為通過這兩個應力，能夠使溝道區(qū)域有效地產(chǎn) 生壓縮應變。可是，本申請的眾發(fā)明者，對圖1所示的ρ溝道MOS晶體管的性能進行了重復驗 證，明白了雖然能得到比使用從前的SiGe層的晶體管的移動性高的移動性，但是未能得到 所希望的等級的移動性。因此，本申請的眾發(fā)明者為了查明其原因進行了更專心的研究。其結果，如圖2所 示，明白了在形成于硅襯底61的表面的凹溝63內使SiGe層62進行外延生長時，SiGe層 62的初期層不只在凹溝63的底面形成，也在側面形成。即，在圖1所示的例中，即使想要只 在凹溝56的底部形成SiGe傾斜層57，實際上在凹溝56的溝道側的側面上也形成有SiGe 傾斜層57。因此，來自SiGe固定層58的應力并不充分地作用于溝道區(qū)域，在溝道區(qū)域并未 產(chǎn)生所希望的壓縮應變。另外，如圖2所示，也明白了如果形成了 SiGe層62的初期層，則SiGe層62在橫 向幾乎不生長，而整體上在厚度方向生長。這是因為，雖然通過吸附形成初期層，但之后，會 受到為了選擇生長而包含在原料氣體中的HCl (氯酸)所產(chǎn)生的蝕刻作用的影響，而且，由 于密勒指數(shù)為<111>的面上的Si-Cl結合的活性化能量大，因此SiH4及GeH4難以附著在初期層上?；谶@樣的參考例，本申請的眾發(fā)明者想到了下面的實施方式。(第一實施方式)接著，參照附圖對第一實施方式進行具體說明。但是，為了方便，對半導體器件的 結構與半導體器件制造方法一并進行說明。第一實施方式主要涉及P溝道MOS晶體管。圖 3A 圖3M是按工藝順序示出了第一實施方式的半導體器件的制造方法的剖面圖。首先，如圖3A所示，在ρ型的硅襯底11的表面，通過STI (Shallow TrenchIsolation 淺溝道隔離)法，形成用于劃分nMOS區(qū)域1及pMOS區(qū)域2的元件分 離絕緣膜12。nMOS區(qū)域1是形成η溝道MOS晶體管的預定的區(qū)域，pMOS區(qū)域2是形成ρ 溝道MOS晶體管的預定的區(qū)域。在元件分離絕緣膜12形成之際，首先，通過干氧化(dry oxidation)在900°C的溫度下形成厚度為IOnm的硅氧化膜，接著，通過使用例如SiH2Cl2及 NH3的CVD (ChemicalVapor Deposition 化學氣相沉積)法，在750°C的溫度下形成厚度為 112nm左右的硅氮化膜。之后，通過蝕刻除去硅氧化膜及硅氮化膜的位于形成元件分離絕 緣膜12的預定區(qū)域上的部分。接著，將硅氧化膜及硅氮化膜的殘存著的部分用作硬質掩模 (hard mask)進行硅襯底11的蝕刻，由此形成溝槽。接著，通過等離子(plasma) CVD法在溝 槽內及硅氮化膜上形成硅氧化膜。之后，通過CMP (Chemical Mechanical Polishing 化學 機械研磨)法除去硅氮化膜上的硅氧化膜直到硅氮化膜露出。接著，通過使用例如150°C的 熱磷酸的濕式(wet)處理除去硅氮化膜。而且，通過使用氫氟酸的濕式處理來除去位于硅 氮化膜下方的硅氧化膜。這樣，形成元件分離絕緣膜12。在形成元件分離絕緣膜12之后，如圖3A所示，在nMOS區(qū)域1內，在硅襯底11的 表面上形成P阱(well) 13p，并且在pMOS區(qū)域2內，在硅襯底11的表面上形成η阱13η。 接著，例如通過干氧化，在硅襯底11上形成厚度為1. 5nm左右的硅氧化膜35作為柵極絕緣 膜。之后，形成例如厚度為IOOnm左右的多晶硅膜。接著，在nMOS區(qū)域1內，將η型雜質 導入多晶硅膜，并且在PMOS區(qū)域2內，將ρ型雜質導入多晶硅膜。在導入η型雜質時，以 8X1015cm_2的劑量注入例如P(磷)離子。另外，在導入ρ型雜質時，以6Χ IO15CnT2的劑量 注入例如B (硼)離子。接著，通過進行RTA(Rapid ThermalTreatment)，使這些雜質活性 化。這樣，形成η型多晶硅膜14η及ρ型多晶硅膜14p。之后，在η型多晶硅膜14η及ρ型多晶硅膜14ρ上，形成例如厚度為30nm的硅氧 化膜，并且如圖3B所示，在該硅氧化膜、η型多晶硅膜14η及ρ型多晶硅膜14ρ上刻畫圖案 (patterning)。其結果，形成其上設置有硅氧化膜15的柵電極。接著，形成覆蓋pMOS區(qū)域2的光致抗蝕劑(photo resist)膜，并將其和nMOS區(qū) 域1內的柵電極作為掩模，以3keV的加速能量、IX IO15CnT2的劑量注入As(砷)離子。另 外，形成覆蓋nMOS區(qū)域1的光致抗蝕劑膜，并將其和pMOS區(qū)域2內的柵電極作為掩模，以 0. 5keV的加速能量、1 X IO15CnT2的劑量注入B離子。其結果，如圖3C所示，在nMOS區(qū)域1 內形成延伸(extension layer)層16η，并且在pMOS區(qū)域2內形成延伸層16p。另外，直接使用在形成延伸層16η時所用的光致抗蝕劑膜，在nMOS區(qū)域1內導入 P型雜質，由此還形成P型袋狀(pocket)層(未圖示)。同樣地，直接使用在形成延伸層 16p時所用的光致抗蝕劑膜，在pMOS區(qū)域2內導入η型雜質，由此還形成η型袋狀層(未圖 示)。在導入P型雜質時，以IOkeV的加速能量、IX IO13CnT2的劑量注入例如B離子。在導入η型雜質時，以IOkeV的加速能量、2X IO13CnT2的劑量注入例如As離子。接著，在整個表面上形成硅氮化膜，并且通過對其進行回刻(etch back)，如圖3D 所示，在柵電極的側方形成例如厚度為20nm的硅氮化膜17。之后，在整個表面上形成硅氧化膜及硅氮化膜，并且通過對它們進行回刻，如圖3E 所示，形成覆蓋柵電極的側方及上方的硅氧化膜18，并且在硅氧化膜18的側方形成硅氮化 膜19。硅氧化膜18的厚度為例如5nm以下，硅氮化膜19的厚度為例如20nm左右。此外， 硅氧化膜18介于硅氮化膜19和硅襯底11之間。接著，形成覆蓋nMOS區(qū)域1的光致抗蝕 劑膜，并且將其和PMOS區(qū)域2內的柵電極作為掩模，以IOkeV的加速能量、3X 1013cm_2的劑 量注入B離子。其結果，在pMOS區(qū)域2內形成比延伸層16p深的ρ型雜質擴散層34。接著，如圖3F所示，形成覆蓋nMOS區(qū)域1的硅氧化膜20，并將其作為硬質掩模， 對pMOS區(qū)域2內的硅襯底11進行蝕刻，由此形成與ρ型雜質擴散層34的一部分重疊的凹 溝21。凹溝21的深度例如為50nm左右。此外，在形成凹溝21時，首先，進行干蝕刻(dry etching)，之后，使用四甲基氫氧化銨(TMAH :Tetramethyl ammonium hydroxide)水溶液 進行濕蝕刻，濕蝕刻時的蝕刻量為例如IOnm左右。其結果，凹溝21的底面的密勒指數(shù)變?yōu)?(001)，且側面的密勒指數(shù)變?yōu)?lt;111>。之后，將硅襯底11放置在填充了氫氣及惰性氣體(氮氣、氬氣(argongas)、氦氣 (helium gas)等)且壓力保持在5Pa 1330Pa的減壓CVD裝置內，并在氫氣環(huán)境中將硅 襯底11加熱到400°C 550°C。并且，在該條件下保持最多60分鐘左右，由此進行氫烘焙 (backing) 0接著，在保持壓力及溫度的狀態(tài)下，除了上述的氫氣及/或惰性氣體以外，向減壓 CVD裝置內還供給SiH4、HCl及GeH4的混合氣體。SiH4是Si的原料氣體，GeH4是Ge的原料 氣體。而且，HCl是使生長方向的選擇性提高的氣體。此外，SiH4的分壓固定在IPa IOPa 的范圍內，B2H6的分壓固定在1 X 10_5pa 1 X ICT3Pa的范圍內，HCl的分壓固定在IPa IOPa的范圍內。另外，使GeH4W分壓為10Pa。在這樣的條件下，通過外延生長，形成厚度 為5nm的Sia76Gea24層。即，如圖3G所示，在凹溝21的底面上形成Ge含有率固定在24% 的SiGe層22作為第一半導體層。此時，如從圖2示出的分析結果所知，SiGe層22還形成 在凹溝21的側面上。此外，優(yōu)選使SiGe層22的生長溫度在600°C以下。接著，在保持壓力及溫度的狀態(tài)下，向減壓CVD裝置內還供給B2H6。B2H6是B (雜 質)的原料氣體。另外，幾乎在該供給的同時，使GeH4的分壓暫時降低到OPa，緊接著，與經(jīng) 過時間成正比地使GeH4的分壓增加到0. IPa IOPa的范圍內。在這樣的條件下，如圖3H 所示，通過外延生長，在SiGe層22上形成SiGe層23作為第二半導體層，其中，上述SiGe 層23厚度為20nm左右且Ge含有率從0%連續(xù)地變化為25%。此時，如從圖2示出的分析 結果所知，SiGe層23在橫向幾乎不生長。之后，通過保持各氣體的分壓、壓力及溫度，如圖31所示，通過外延生長，在SiGe 層23上形成SiGe層24作為第三半導體層，其中，上述SiGe層24的厚度為30nm左右，Ge 含有率固定在25%。SiGe層24的下表面位于溝道區(qū)域和柵極絕緣膜35之間的交界面的 下方，并且SiGe層24的上表面位于該交界面的上方。即，SiGe層24位于溝道區(qū)域和柵極 絕緣膜35之間的交界面的側方。接著，在保持壓力及溫度的狀態(tài)下，停止GeH4的供給。在這樣的條件下，如圖3J所示，通過外延生長，在SiGe層24上形成厚度為5nm IOnm左右的硅層25。接著，如圖3K所示，除去硅氧化膜20。此時，硅氧化膜15及硅氧化膜18的一部分 也被除去。之后，在500°C以下的溫度下在整個表面形成厚度為20nm左右的硅氧化膜，并通 過對其進行回刻，形成側壁26。此時，在柵電極上形成硅氧化膜27。接著，形成覆蓋pMOS區(qū) 域2的光致抗蝕劑膜，并且將其和nMOS區(qū)域1內的柵電極及側壁26作為掩模，以6. OkeV的 加速能量、8 X IO15CnT2的劑量注入P離子。并且，通過進行將最高溫度定為950°C以下的極 短時間退火(anneal)(例如，瞬間退火(spikearmeal))，使P離子活性化。其結果，在nMOS 區(qū)域1內形成η型雜質擴散層28。接著，除去側壁26及硅氧化膜27，并在整個表面形成厚度為IOnm左右的Ni或Ni 合金膜，并進行例如300°C前后的RTA。其結果，如圖3L所示，在柵電極上、硅層25上及η型 雜質擴散層28上形成硅化物層28。接著，通過過硫酸處理除去未反應的Ni或Ni合金膜。 之后，為了使硅化物層28更低電阻化，以400°C 500°C進行熱處理。接著，如圖3M所示，在整個表面形成層間絕緣膜31，并且在該層間絕緣膜31上形 成到達硅化物層28的接觸孔(contact hole)。接著，在接觸孔內形成接觸插件(contact plug) 32，并在層間絕緣膜31上形成與接觸插件32相連接的配線。之后，進一步形成上層 的層間絕緣膜及配線等，并完成半導體器件的制造。根據(jù)這樣的第一實施方式，由于在形成Ge含有率低的SiGe層23之前形成Ge含 有率高的SiGe層22，因此能夠抑制SiGe層23在凹溝21的側面上的生長，溝道區(qū)域的側方 幾乎被SiGe層22及24所占據(jù)。并且，因為SiGe層22及24的Ge含有率高，所以能夠有 效地在P溝道MOS晶體管的溝道區(qū)域產(chǎn)生壓縮應變。此外，優(yōu)選SiGe層23、SiGe層24及硅層25中的B濃度在使這些層壓體的電阻率 達到ImΩ · cm左右的范圍內。另外，SiGe層22及24的Ge含有率并不特別地限定，例如為25% 35%。另夕卜， 在SiGe層23的上表面處的Ge含有率也并不特別地限定，例如為25% 35%，SiGe層23 的Ge含有率也并不特別地限定，例如為20%以下。但是，雖然SiGe層23的Ge含有率不必 采用傾斜層，但需要比SiGe層22的Ge含有率低，而且，優(yōu)選比SiGe層24的Ge含有率低。另外，凹溝21的深度及各SiGe層的厚度并不特別地限定，但優(yōu)選SiGe層22的厚 度在30nm以下，更優(yōu)選5nm以下。另外，SiGe層24的上表面的高度也可以與硅襯底11和 柵極絕緣膜35之間的交界面的高度相同。接著，說明由本申請的眾發(fā)明者對使用有限元法(FEM:Finite ElementMethod) 所得到的應變分布所進行的分析。在該分析中，計算出按照上述的實施方式的方法形成的ρ溝道MOS晶體管的溝道 區(qū)域及其近旁的應變(實施例)。其中，使SiGe層23的上表面處的Ge含有率及SiGe層 24的Ge含有率為28%，并使SiGe層23的下表面處的Ge含有率為15%。另外，為了參考， 計算出省略SiGe層22的形成時的應變(比較例1)。并且，還計算出凹溝內只形成Ge含 有率固定在15% (比較例2)、18% (比較例3)或24% (比較例4)的SiGe層時的3種應 變。圖4示出了其結果。圖4中的實線示出了按照上述的實施方式形成的晶體管的應變分 布，并且虛線示出了省略SiGe層22的形成時的應變分布。另外，點線、雙點劃線、一點劃線 分別示出了只形成Ge含有率固定在15 %、18 %、24%的SiGe層時的應變分布。另外，橫軸示出了以溝道區(qū)域的中央為基準的橫向的位置。如圖4所示，得到了如下分析結果，S卩，在按照上述實施方式形成的ρ溝道MOS晶 體管中能夠取得最大的壓縮應變。并且，基于該分析結果，計算出以比較例3為基準的正向 電流的增加率，得到了在實施例中能夠取得比較例1的2倍的增加率的結果。另外，本申請的眾發(fā)明者明白了由埋入到凹溝內的SiGe層產(chǎn)生的硅襯底的應變 不只受到Ge含有率的影響，還受到B濃度的影響。具體而言，明白了 B濃度變得越高則應 變越得以緩和。例如，關于圖5所示的具有硅襯底101、柵極絕緣膜102、柵電極103及SiGe 層104的ρ溝道MOS晶體管，當使SiGe層104中的Ge濃度發(fā)生變化時，應變、及ε 2示 出了圖6Α及圖6Β所示出的趨勢。應變是在與SiGe層104的側面之間的交界面上在硅 襯底101上產(chǎn)生的厚度方向的應變，應變ε 2是在與SiGe層104的底面之間的交界面上在 硅襯底101產(chǎn)生的橫向的應變。如圖6Α及圖6Β所示，B濃度變得越高，應變￡1及￡2變 得越小。另外，如圖6Α所示，如果比較不含有B的情況和B濃度為4Χ 102°cm_3情況，則為了 產(chǎn)生同樣大小的應變ε工所必要的Ge含有率相差6%左右。即，如果著眼于應變的大小，則 含有2Χ 102°cm_3的B相當于使Ge含有率下降6%左右。并且，如果在產(chǎn)生圖7中用實線示 出的應變的SiGe層中使Ge含有率下降6%，則只產(chǎn)生用一點劃線示出的應變。由此也明白 了 B濃度變得越高則應變越得以緩和。此外，圖7中的ε xx為在溝道區(qū)域產(chǎn)生的橫向的應 變(壓縮應變)，ε yy為在溝道區(qū)域產(chǎn)生的厚度方向的應變(拉伸應變)。因此，較為理想的，不是使B濃度在SiGe層23、SiGe層24及硅層25之間均等，而 是根據(jù)需要的特性來調整。例如，如圖8所示，在Ge含有率高的SiGe層24中，使B濃度降 低到1 X IO20CnT3，并且使夾著SiGe層24的SiGe層23及25的B濃度升高到5 X 1020Cm_3 1 X IO21Cm-30這樣的調整能夠通過控制對減壓CVD裝置內供給的B的原料氣體(例如B2H6) 的分壓來容易地執(zhí)行。(第二實施方式)接著，參照附圖來對第二實施方式進行具體地說明。其中，為了方便，對半導體器 件的結構與半導體器件制造方法一并進行說明。第二實施方式主要涉及η溝道MOS晶體管。 在η溝道MOS晶體管中，需要是在溝道區(qū)域產(chǎn)生橫向的拉伸應變。為此，例如，在凹溝內只 要形成SiC層即可。并且，在形成SiC層時，通過適當?shù)乜刂破銫含有率，在η溝道MOS晶 體管也能得到與第一實施方式同樣的效果。圖9Α 圖9Ε是按工序順序示出了第二實施方 式涉及的半導體器件的制造方法的剖面圖。首先，與第一實施方式同樣地，進行直到形成硅氧化膜18及硅氮化膜19為止的處 理(圖3Ε)。接著，如圖9Α所示，在nMOS區(qū)域1內形成比延伸層16η深的η型雜質擴散層 46。之后，形成覆蓋pMOS區(qū)域2的硅氧化膜，并且將其作為硬質掩模來對nMOS區(qū)域1內的 硅襯底11進行蝕刻，由此通過與凹溝21同樣的方法形成與η型雜質擴散層46的一部分重 疊的凹溝41。接著，如圖9Β所示，通過外延生長在凹溝41的底面上形成厚度為5nm且C含有率 為10%的SiC層42作為第一半導體層。此時，如從圖2示出的分析結果所知，SiC層42還 形成在凹溝41的側面上。接著，如圖9C所示，通過外延生長在SiC層42上形成厚度為20nm左右且C含有 率從0%連續(xù)地變化為2%的SiC層43作為第二半導體層。此時，如從圖2示出的分析結果所知，SiC層43在橫向幾乎不生長。之后，如圖9D所示，通過外延生長在SiC層43上形成厚度為30nm左右且C含有 率為10%的SiC層44作為第三半導體層。SiC層44的下表面位于溝道區(qū)域和柵極絕緣膜 35之間的交界面的下方，并且SiC層44的上表面位于該交界面的上方。即，SiC層44位于 溝道區(qū)域和柵極絕緣膜35之間的交界面的側方。接著，如圖9E所示，通過外延生長在SiC層44上形成厚度為5nm IOnm左右的 硅層45。之后，進行與在第一實施方式中對ρ溝道MOS晶體管進行的處理同樣的處理等，從 而完成半導體器件的制造。根據(jù)這樣的第二實施方式，由于在形成C含有率低的SiC層43之前形成C含有率 高的SiC層42，因此SiC層43的在凹溝41的側面上的生長受抑制，溝道區(qū)域的側方幾乎被 SiC層42及44占據(jù)。并且，因為SiC層42及44的C含有率高，所以能夠在η溝道MOS晶 體管的溝道區(qū)域有效地產(chǎn)生拉伸應變。此外，在第二實施方式中，形成ρ溝道MOS晶體管時也可以采用第一實施方式的方法。另外，SiC層42及44的C含有率并不特別地限定，例如為 2.5%。另外，SiC 層43的上表面處的C含有率也并不特別地限定，例如為1 % 2. 5%，并且SiC層43的C 含有率也并不特別地限定，例如為1 %以下。但是，雖然SiC層43的C含有率不必采用傾斜 層，但需要比SiC層42的C含有率低，而且，優(yōu)選比SiC層44的C含有率低。另外，凹溝41的深度及各SiC層的厚度并不特別地限定，但優(yōu)選SiC層42的厚度 在30nm以下，更優(yōu)選5nm以下。另外，SiC層44的上表面的高度也可以與硅襯底11和柵 極絕緣膜35之間的交界面高度相同。另外，SiC層中的雜質的濃度也并不特別地限定，但優(yōu)選在C含有率高的SiC層44 中使雜質濃度低，并將夾著SiC層44的SiC層43及45的雜質濃度提高到2X 102°cnT3 1 X IO20Cm-3,特別是提高到5 X IO20cm-3 1 X 1020CnT3。作為這樣的雜質，例如，列舉P (磷) 及As (砷)。另外，在第一及第二實施方式中，也可以在形成層間絕緣膜31之前，在nMOS區(qū)域 1內形成用于使橫向的拉伸應力作用于溝道區(qū)域的膜，并且在PMOS區(qū)域2內形成用于使橫 向的壓縮應力作用于溝道區(qū)域的膜。作為這樣的膜，例如可以列舉硅氮化膜。這樣的在溝道產(chǎn)生了應變的晶體管，能夠用在例如SoC(SyStem on Chip)的邏輯 電路部。圖10示出了 SoC的一例。在該SoCIIO中，在同一個襯底上形成有3個邏輯電路 部111及SRAM部112。并且，邏輯電路部111包括第一實施方式、第二實施方式的MOS晶體 管。另外，能夠用在便攜電話等進行高速通信的設備。圖11示出了便攜電話機的一 例。在該便攜電話機120中設置有與外部進行電波的收發(fā)的天線121、向外部輸出聲音的揚 聲器125及從外部輸入聲音的麥克126。另外，設置有收發(fā)處理部122，其對天線121的輸 入輸出信號和揚聲器125及麥克126的輸入輸出信號進行變換等；控制部123，其對上述處 理進行控制；及存儲器124，其存儲控制部123執(zhí)行的程序等。并且設置有顯示動作狀態(tài)等 的顯示部127、由用戶進行操作的數(shù)字按鍵等操作部128。在這樣的便攜電話機120中，控
11制部123由高頻LSI構成。并且，該高頻LSI中包括第一實施方式、第二實施方式的MOS晶體管。工業(yè)上的利用可能性根據(jù)這些半導體器件及其制造方法，由于以覆蓋溝槽的底面及側面的方式形成Ge 或C的含有率比第二半導體層高的第一半導體層，因此能夠有效地提高第三半導體層所引 起的柵極絕緣膜正下方的區(qū)域的應變。
1權利要求
一種半導體器件，其特征在于，具有硅襯底；柵極絕緣膜，其形成在上述硅襯底上；柵電極，其形成在上述柵極絕緣膜上；溝槽，其形成在既是上述柵電極的兩側又是上述硅襯底的表面的位置上；第一半導體層，其覆蓋上述溝槽的底面及側面，并且含有Ge；第二半導體層，其形成在上述第一半導體層上，并且以比上述第一半導體層的Ge含有率低的含有率含有量的Ge；第三半導體層，其形成在上述第二半導體層上，并且含有Ge。
2.根據(jù)權利要求1記載的半導體器件，其特征在于，上述第三半導體層的Ge含有率比上述第二半導體層的Ge含有率高。
3.根據(jù)權利要求2記載的半導體器件，其特征在于， 上述第一半導體層的Ge含有率為25% 35%。
4.根據(jù)權利要求2記載的半導體器件，其特征在于， 上述第二半導體層的Ge含有率為20%以下。
5.根據(jù)權利要求2記載的半導體器件，其特征在于，上述第三半導體層的表面的高度與上述硅襯底和上述柵極絕緣膜之間的交界面的高 度相同，或者，上述第三半導體層的表面位于該交界面的上方。
6.根據(jù)權利要求3記載的半導體器件，其特征在于，上述第一半導體層、上述第二半導體層及上述第三半導體層為SiGe層。
7.根據(jù)權利要求6記載的半導體器件，其特征在于， 上述第一半導體層的膜厚為30nm以下。
8.根據(jù)權利要求1記載的半導體器件，其特征在于，在上述第一半導體層、上述第二半導體層及上述第三半導體層中導入有雜質，上述第 一半導體層及上述第三半導體層的雜質濃度比上述第二半導體層的雜質濃度高。
9.根據(jù)權利要求8記載的半導體器件，其特征在于，上述第二半導體層的雜質濃度為5X102°cm_3 lX1021cm_3。
10.一種半導體器件，其特征在于，具有 硅襯底；柵極絕緣膜，其形成在上述硅襯底上； 柵電極，其形成在上述柵極絕緣膜上；溝槽，其形成在既是上述柵電極的兩側又是上述硅襯底的表面的位置上； 第一半導體層，其覆蓋上述溝槽的底面及側面，并且含有C ；第二半導體層，其形成在上述第一半導體層上，并且以比上述第一半導體層的C含有 率低的含有率含有C;第三半導體層，其形成在上述第二半導體層上，并且含有C。
11.根據(jù)權利要求10記載的半導體器件，其特征在于，上述第三半導體層的C含有率比上述第二半導體層的C含有率高。
12.根據(jù)權利要求11記載的半導體器件，其特征在于，上述第一半導體層的C含有率為 2.5%。
13.根據(jù)權利要求11記載的半導體器件，其特征在于， 上述第二半導體層的C含有率為以下。
14.根據(jù)權利要求11記載的半導體器件，其特征在于，上述第三半導體層的表面的高度與上述硅襯底和上述柵極絕緣膜之間的交界面的高 度相同，或者，上述第三半導體層的表面位于該交界面的上方。
15.根據(jù)權利要求12記載的半導體器件，其特征在于，上述第一半導體層、上述第二半導體層及上述第三半導體層為SiC層。
16.根據(jù)權利要求15記載的半導體器件，其特征在于， 上述第一半導體層的膜厚為30nm以下。
17.根據(jù)權利要求10記載的半導體器件，其特征在于，在上述第一半導體層、上述第二半導體層及上述第三半導體層中導入有雜質，上述第 一半導體層及上述第三半導體層的雜質濃度比上述第二半導體層的雜質濃度高。
18.根據(jù)權利要求17記載的半導體器件，其特征在于， 上述第二半導體層的雜質濃度為5X102°cm_3 lX1021cm_3。
19.一種半導體器件的制造方法，其特征在于，包括 在硅襯底上形成柵極絕緣膜的步驟；在上述柵極絕緣膜上形成柵電極的步驟；在既是上述柵電極的兩側又是上述硅襯底的表面的位置上形成溝槽的步驟； 以覆蓋上述溝槽的底面及側面的方式形成含有Ge的第一半導體層的步驟； 在上述第一半導體層上，形成第二半導體層的步驟，該第二半導體層以比上述第一半 導體層的Ge含有率低的含有率含有Ge ；在上述第二半導體層上依次形成含有Ge的第三半導體層的步驟。
20.一種半導體器件的制造方法，其特征在于，包括 在硅襯底上形成柵極絕緣膜的步驟；在上述柵極絕緣膜上形成柵電極的步驟；在既是上述柵電極的兩側又是上述硅襯底的表面的位置上形成溝槽的步驟； 以覆蓋上述溝槽的底面及側面的方式形成含有C的第一半導體層的步驟； 在上述第一半導體層上，形成第二半導體層的步驟，該第二半導體層以比上述第一半 導體層的C的含有率低的含有率含有C ；在上述第二半導體層上依次形成含有C的第三半導體層的步驟。
全文摘要
提供一種半導體器件及其制造方法。在pMOS區(qū)域(2)內形成凹溝(21)，然后，以覆蓋凹溝(21)的底面及側面的方式形成SiGe層(22)。接著，在SiGe層(22)上，形成含有比SiGe層(22)的含油率低的含有率的Ge的SiGe層(23)。接著，在SiGe層(23)上形成SiGe層(24)。
文檔編號H01L21/336GK101925986SQ20088012540
公開日2010年12月22日 申請日期2008年1月25日 優(yōu)先權日2008年1月25日
發(fā)明者前川裕隆, 島宗洋介, 田村直義 申請人:富士通半導體股份有限公司