專利名稱：非易失性半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用可變電阻器的非易失性半導(dǎo)體存儲(chǔ)器件，更具體而言，涉及能夠以高速度寫入多值數(shù)據(jù)的非易失性半導(dǎo)體存儲(chǔ)器件。
背景技術(shù)：
電可擦除可編程非易失性存儲(chǔ)器包括本領(lǐng)域公知的閃速存儲(chǔ)器，其包括具有浮置 柵極結(jié)構(gòu)的NAND連接的或NOR連接的存儲(chǔ)器基元(memorycell)的存儲(chǔ)器基元陣列。鐵電 存儲(chǔ)器也稱為非易失性快速隨機(jī)存取存儲(chǔ)器。另一方面，對(duì)存儲(chǔ)器基元更微細(xì)化構(gòu)圖的技術(shù)包括電阻可變型存儲(chǔ)器，其在存儲(chǔ) 器基元中使用可變電阻器，如所提議的(專利文件1)。該類型的電阻可變型存儲(chǔ)器利用了 以下事實(shí)硫?qū)倩锊ＡУ木w對(duì)非晶體的電阻比率為100 1或更高，因此存儲(chǔ)不同的電 阻狀態(tài)作為信息。電阻可變型存儲(chǔ)器包括代替晶體管來(lái)配置存儲(chǔ)器基元的肖特基二極管與 可變電阻器的串聯(lián)電路。因此，作為一個(gè)優(yōu)點(diǎn)，其可以容易地以層的形式層疊并被三維地構(gòu) 建以實(shí)現(xiàn)更高的集成度(專利文件2)。然而，每一個(gè)存儲(chǔ)器基元僅僅允許兩個(gè)狀態(tài)高電 阻狀態(tài)和低電阻狀態(tài)。[專利文件 1]JP 2OO2-Ml6I3T[專利文件 2] JP 2005-522045T

發(fā)明內(nèi)容
技術(shù)問(wèn)題本發(fā)明的一個(gè)目的為提供一種能夠在使用可變電阻器的非易失性半導(dǎo)體器件中 高速寫入多值數(shù)據(jù)的非易失性半導(dǎo)體存儲(chǔ)器件。技術(shù)方案在一個(gè)方面，本發(fā)明提供了一種非易失性半導(dǎo)體存儲(chǔ)器件，包括以矩陣形式設(shè)置 的電可擦除可編程非易失性存儲(chǔ)器基元的存儲(chǔ)器基元陣列，每一個(gè)存儲(chǔ)器基元使用可變電 阻器；脈沖產(chǎn)生器，其操作性地(operativeto)基于三值或更高的寫入數(shù)據(jù)(ternary or higher write data)而產(chǎn)生用于使所述可變電阻器的電阻按三個(gè)或更多的階段變化的多 個(gè)類型的寫入脈沖；以及選擇電路，其操作性地基于寫入地址而從所述存儲(chǔ)器基元陣列選 擇寫入目標(biāo)存儲(chǔ)器基元并將從所述脈沖產(chǎn)生器產(chǎn)生的所述寫入脈沖供給到選定的存儲(chǔ)器 基兀。在另一方面，本發(fā)明提供了一種非易失性半導(dǎo)體存儲(chǔ)器件，包括存儲(chǔ)器基元陣 列，其形成在多個(gè)層疊的層中，每一個(gè)層包括多條字線、與所述字線交叉的多條位線、以及 設(shè)置在所述字線與所述位線的交叉點(diǎn)處的存儲(chǔ)器基元，所述存儲(chǔ)器基元包括以矩陣形式設(shè) 置的電可擦除可編程非易失性存儲(chǔ)器基元，每一個(gè)存儲(chǔ)器基元使用可變電阻器；脈沖產(chǎn)生 器，其操作性地基于三值或更高的寫入數(shù)據(jù)而產(chǎn)生用于使所述可變電阻器的電阻按三個(gè)或 更多的階段變化的多個(gè)類型的寫入脈沖；以及選擇電路，其操作性地基于寫入地址而從所述存儲(chǔ)器基元陣列選擇寫入目標(biāo)存儲(chǔ)器基元并將從所述脈沖產(chǎn)生器產(chǎn)生的所述寫入脈沖 供給到所述選定的存儲(chǔ)器基元。在又一方面，本發(fā)明提供了一種非易失性半導(dǎo)體存儲(chǔ)器件，包括以矩陣形式設(shè)置 的電可擦除可編程非易失性存儲(chǔ)器基元的存儲(chǔ)器基元陣列，每一個(gè)存儲(chǔ)器基元使用可變電 阻器；解碼器電路，其操作性地基于將被寫入所述存儲(chǔ)器基元陣列中的輸入數(shù)據(jù)而產(chǎn)生將 被寫入所述存儲(chǔ)器基元中的特定的一個(gè)中的三值或更高的寫入數(shù)據(jù)；以及脈沖產(chǎn)生器，其 操作性地基于所述寫入數(shù)據(jù)而產(chǎn)生用于使所述可變電阻器的電阻按三個(gè)或更多的階段變 化的多個(gè)類型的寫入脈沖。發(fā)明效果根據(jù)本發(fā)明，可以在使用可變電阻器的非易失性半導(dǎo)體器件中高速寫入多值數(shù) 據(jù)。


圖1為根據(jù)本發(fā)明的一個(gè)實(shí)施例的非易失性存儲(chǔ)器的框圖；圖2為根據(jù)同一實(shí)施例的非易失性存儲(chǔ)器的存儲(chǔ)器基元陣列的一部分的透視圖；圖3為沿圖2的線1-1’截取并從箭頭方向觀察的截面視圖；圖4為示出了同一實(shí)施例中的可變電阻器實(shí)例的示意性截面視圖；圖5為示出了同一實(shí)施例中的另一可變電阻器實(shí)例的示意性截面視圖；圖6為示出了同一實(shí)施例中的非歐姆部件實(shí)例的示意性截面圖；圖7為根據(jù)發(fā)明的另一實(shí)施例的存儲(chǔ)器基元陣列的一部分的透視圖；圖8為沿圖7的線11-11’截取并從箭頭方向觀察的截面視圖；圖9為根據(jù)同一實(shí)施例的存儲(chǔ)器基元陣列及其外圍電路的電路圖；圖10為在二值數(shù)據(jù)(binary data)情況下的存儲(chǔ)器基元中的電阻分布和數(shù)據(jù)；圖11為示出了同一實(shí)施例中的感測(cè)放大器(sense amp)的配置的電路圖；圖12為示出了在數(shù)據(jù)寫時(shí)的選擇信號(hào)/WS、BS以及寫入脈沖WP、BP的波形圖；圖13提供了示出在多值存儲(chǔ)情況下在存儲(chǔ)器基元中的電阻分布和數(shù)據(jù)的圖；圖14為示出了同一實(shí)施例中的寫入脈沖的第一產(chǎn)生實(shí)例的波形圖；圖15為示出了同一實(shí)施例中的寫入脈沖的第二產(chǎn)生實(shí)例的波形圖；圖16為示出了同一實(shí)施例中的寫入脈沖的第三產(chǎn)生實(shí)例的波形圖；圖17為示出了同一實(shí)施例中的寫入脈沖的第四產(chǎn)生實(shí)例的波形圖；圖18為示出了在另一實(shí)施例中的寫入和擦除脈沖的產(chǎn)生實(shí)例的波形圖；以及圖19為示出了在同一實(shí)施例中的用于多值數(shù)據(jù)檢測(cè)的感測(cè)放大器的配置的電路 圖。
具體實(shí)施例方式下面將參考附圖描述本發(fā)明的實(shí)施例。[實(shí)施例][整體配置]圖1為根據(jù)本發(fā)明的實(shí)施例的非易失性存儲(chǔ)器的框圖。
該非易失性存儲(chǔ)器包括以矩陣形式設(shè)置的存儲(chǔ)器基元的存儲(chǔ)器基元陣列1，每一 個(gè)存儲(chǔ)器基元包括稍后描述的可變電阻器。在沿位線BL方向鄰近存儲(chǔ)器基元陣列1的位置 處設(shè)置列控制電路2。列控制電路2控制存儲(chǔ)器基元陣列1中的位線BL以從存儲(chǔ)器基元擦 除數(shù)據(jù)、在存儲(chǔ)器基元中寫入數(shù)據(jù)以及從存儲(chǔ)器基元讀出數(shù)據(jù)。在沿字線WL方向鄰近存儲(chǔ) 器基元陣列1的位置處設(shè)置行控制電路3。行控制電路3選擇存儲(chǔ)器基元陣列1中的字線 WL并施加為了從存儲(chǔ)器基元擦除數(shù)據(jù)、在存儲(chǔ)器基元中寫入數(shù)據(jù)以及從存儲(chǔ)器基元讀出數(shù) 據(jù)所需的電壓。數(shù)據(jù)I/O緩沖器4經(jīng)由I/O線路而被連接到外部主機(jī)(未示出)以接收寫入數(shù)據(jù)、 接收擦除指令、提供讀出數(shù)據(jù)以及接收地址數(shù)據(jù)和命令數(shù)據(jù)。數(shù)據(jù)I/O緩沖器4向列控制 電路2發(fā)送所接收的寫入數(shù)據(jù)且從列控制電路2接收讀出數(shù)據(jù)并將其提供到外部。從外部 向數(shù)據(jù)I/O緩沖器4供給的地址經(jīng)由地址寄存器5而被發(fā)送到列控制電路2和行控制電路 3。從主機(jī)向數(shù)據(jù)I/O緩沖器4供給的命令被發(fā)送到命令接口 6。命令接口 6接收來(lái)自主機(jī) 的外部控制信號(hào)并確定向數(shù)據(jù)I/O緩沖器4供給的數(shù)據(jù)是寫入數(shù)據(jù)、命令、還是地址。如果 該數(shù)據(jù)是命令，則命令接口將其作為所接收的命令信號(hào)而傳送到狀態(tài)機(jī)7。狀態(tài)機(jī)7管理整 個(gè)非易失性存儲(chǔ)器以接收來(lái)自主機(jī)的命令、讀取、寫入、擦除并執(zhí)行數(shù)據(jù)I/O管理。從主機(jī)向數(shù)據(jù)I/O緩沖器4供給的數(shù)據(jù)被傳送到編碼器/解碼器電路8，編碼器/ 解碼器電路8的輸出信號(hào)被供給到脈沖產(chǎn)生器9。根據(jù)輸入信號(hào)，脈沖產(chǎn)生器9以特定的時(shí) 序(timing)提供具有特定電壓的寫入脈沖。在脈沖產(chǎn)生器9處產(chǎn)生的脈沖被傳送到通過(guò) 列控制電路2和行控制電路3選擇的任何線路。[存儲(chǔ)器陣列和外圍電路]圖2為存儲(chǔ)器基元陣列1的一部分的透視圖，以及圖3為沿圖2的線1-1’截取并 從箭頭方向觀察的一個(gè)存儲(chǔ)器基元的截面視圖。存在平行設(shè)置的多條第一線路或字線WL0-WL2，其與平行設(shè)置的多條第二線路或 位線BL0-BL2交叉。存儲(chǔ)器基元MC設(shè)置在兩種線路的每個(gè)交叉處并被夾在兩種線路之間。 希望地，第一和第二線路由諸如^151、附51、&^1的耐熱低電阻材料構(gòu)成。存儲(chǔ)器基元MC包括可變電阻器VR和非歐姆部件NO的串聯(lián)電路，如圖3所示。在施加電壓時(shí)，可變電阻器VR可以通過(guò)電流、熱或化學(xué)能來(lái)使電阻變化。在可變 電阻器VR的上表面和下表面上設(shè)置用作阻擋金屬層和粘附層的電極ELI、EL2。電極的材 料包括 Pt、Au、Ag、TiAlN, SrRuO, Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO, Al、PtlrOx、PtRhOx, Rh/TaAIN。還可插入能夠?qū)崿F(xiàn)均勻取向的金屬膜。可以進(jìn)一步插入緩沖層、阻擋金屬層和 粘附層?？勺冸娮杵鱒R可以包括通過(guò)晶體狀態(tài)與非晶體狀態(tài)之間的相變而使電阻變化 的諸如硫?qū)倩锏目勺冸娮杵?PRAM)；以及包含含有過(guò)渡元素的陽(yáng)離子的復(fù)合化合物并 通過(guò)陽(yáng)離子的遷移來(lái)使電阻變化的可變電阻器。圖4和5示出了后一種可變電阻器的實(shí)例。圖4所示的可變電阻器VR包括設(shè)置 在電極層11與13之間的記錄層12。記錄層12由含有至少兩種類型的陽(yáng)離子元素的復(fù)合 化合物構(gòu)成。所述陽(yáng)離子元素中的至少一種是具有被電子不完全填充的d軌道的過(guò)渡元 素，并且相鄰的陽(yáng)離子元素之間的最短距離為0.32nm或更小。具體而言，其可以由化學(xué)式 AxMyXz(A和M為不同的元素)表示，并由具有諸如尖晶石結(jié)構(gòu)(AM2O4)、鈦鐵礦結(jié)構(gòu)(AMO3)、銅鐵礦結(jié)構(gòu)(AMO2)、LiMON2結(jié)構(gòu)(AMN2)、黑鎢礦結(jié)構(gòu)(AMO4)、橄欖石結(jié)構(gòu)(A2MO4)、錳鋇礦 (hollandite)結(jié)構(gòu)(AMO2)、斜方錳礦(ramsdellite)結(jié)構(gòu)(AxMO2)以及鈣鈦礦結(jié)構(gòu)(AMO3) 的晶體結(jié)構(gòu)的材料形成。在圖4的實(shí)例中，A包括Zn，M包括Mn，X包括0。在記錄層12中，小白圈表示擴(kuò) 散離子(Zn)，大白圈表示陰離子(0)，小黑圈表示過(guò)渡元素離子(Mn)。記錄層12的初始狀 態(tài)為高電阻狀態(tài)。當(dāng)電極11保持在固定的電勢(shì)并且將對(duì)電極層13施加負(fù)電壓時(shí)，在記錄 層12中的擴(kuò)散離子的一部分朝向電極層13遷移，從而相對(duì)于陰離子減少了記錄層12中的 擴(kuò)散離子。到達(dá)電極層13的擴(kuò)散離子接受來(lái)自電極層13的電子并沉淀為金屬，由此形成 金屬層14。在記錄層12內(nèi)部，陰離子變得過(guò)剩，由此增加了記錄層12中的過(guò)渡元素離子的 化合價(jià)(valence)。結(jié)果，載流子注入使記錄層12變?yōu)殡娮訉?dǎo)電，由此完成設(shè)定(set)。在 再生(regeneration)時(shí)，允許電流流動(dòng)，電流值很小，以致構(gòu)成記錄層12的材料不發(fā)生電 阻變化。通過(guò)在記錄層12中提供足夠時(shí)間的大電流流動(dòng)(其會(huì)導(dǎo)致有助于記錄層12中的 氧化還原反應(yīng)的焦耳熱)，可以將編程狀態(tài)(低電阻狀態(tài))重設(shè)(reset)到初始狀態(tài)(高電 阻狀態(tài))。施加與設(shè)定時(shí)相反方向的電場(chǎng)也可以實(shí)現(xiàn)重設(shè)。在圖5的實(shí)例中，被夾在電極層11與13之間的記錄層15由兩個(gè)層形成第一化 合物層15a和第二化合物層15b。第一化合物層15a被設(shè)置在靠近電極層11的一側(cè)并由化 學(xué)式AxMlyXlz表示。第二化合物層15b被設(shè)置在靠近電極層13的一側(cè)并具有能夠容納來(lái) 自第一化合物層15a的陽(yáng)離子元素的間隙位置。在圖5的實(shí)例中，在第一化合物層15a中，A包括Mg，Ml包括Mn，Xl包括0。第二 化合物層15b包含作為過(guò)渡還原離子的由黑圈表示的Ti。在第一化合物層15a中，小白圈 表示擴(kuò)散離子(Mg)，大白圈表示陰離子(0)，雙圈表示過(guò)渡元素離子(Mn)。以諸如兩個(gè)或更 多的層的多層形式層疊第一化合物層15a和第二化合物層15b。在該可變電阻器VR中，對(duì)電極層11和13施加電勢(shì)，以便第一化合物層15a用作 陽(yáng)極且第二化合物層15b用作陰極，從而在記錄層15中形成電勢(shì)梯度。在該情況下，在第 一化合物層15a中的擴(kuò)散離子的一部分遷移通過(guò)晶體并進(jìn)入位于陰極側(cè)的第二化合物層 15b。第二化合物層15b的晶體包括能容納擴(kuò)散離子的間隙位置。因此，在間隙位置中捕獲 從第一化合物層15a移動(dòng)來(lái)的擴(kuò)散離子。因此，第一化合物層15a中的過(guò)渡元素離子的化 合價(jià)增大，而第二化合物層15b中的過(guò)渡元素離子的化合價(jià)減小。在初始狀態(tài)下，第一和第 二化合物層15a、15b可處于高電阻狀態(tài)。在該情況下，在第一化合物層15a中的擴(kuò)散離子 的一部分從第一化合物層15a遷移到第二化合物層15b，這在第一和第二化合物的晶體中 產(chǎn)生了導(dǎo)電載流子，并由此二者都具有導(dǎo)電性。與上述實(shí)例相似，通過(guò)在記錄層15中提供 足夠時(shí)間的大電流流動(dòng)(用于焦耳發(fā)熱以有助于記錄層15中的氧化還原反應(yīng))，可以將編 程狀態(tài)(低電阻狀態(tài))重設(shè)到擦除狀態(tài)(高電阻狀態(tài))。施加與設(shè)定時(shí)相反方向的電場(chǎng)也 可以實(shí)現(xiàn)重設(shè)。非歐姆部件NO可以包括各種二極管，例如，(a)肖特基二極管，(b)PN結(jié)二極管， (C)PIN 二極管，以及具有(d)MIM(金屬-絕緣體-金屬)結(jié)構(gòu)和(e) SIS(硅-絕緣體-硅) 結(jié)構(gòu)。在該情況下，可以插入形成阻擋金屬層和粘附層的電極EL2、EL3。如果使用二極管， 從其特性出發(fā)，其可進(jìn)行單極操作。在MIM結(jié)構(gòu)或SIS結(jié)構(gòu)的情況下，其可進(jìn)行雙極操作。 可以以與圖3相反的上/下關(guān)系設(shè)置非歐姆部件NO和可變電阻器VR?？商娲?，非歐姆部件NO可以具有上/下顛倒的極性。可以層疊多個(gè)上述這種結(jié)構(gòu)以形成三維結(jié)構(gòu)，如圖7所示。圖8為示出了圖7的11-11’截面的截面視圖。所示的實(shí)例涉及具有基元陣列層MA0-MA3的4-層結(jié)構(gòu)的存儲(chǔ)器 基元陣列。上和下存儲(chǔ)器基元MCO、MCl共享字線WLOj。上和下存儲(chǔ)器基元MCl、MC2共享 位線BLli。上和下存儲(chǔ)器基元MC2、MC3共享字線WLlj。代替線路/基元/線路重復(fù)，可以 將層間絕緣體插入為在基元陣列層之間的線路/基元/線路/層間絕緣體/線路/基元/ 線路。存儲(chǔ)器基元陣列1可以被劃分為若干個(gè)存儲(chǔ)器基元組的MAT。上述列控制電路2 和行控制電路3可被設(shè)置在MAT、扇區(qū)、或基元陣列層MA的基礎(chǔ)上，或被它們共享。可替代 地，它們可以被多條位線BL共享以減小面積。圖9為使用二極管SD作為非歐姆部件NO的存儲(chǔ)器基元陣列1和外圍電路的電路 圖。為了簡(jiǎn)明，假設(shè)存儲(chǔ)器具有單層結(jié)構(gòu)來(lái)進(jìn)行描述。在圖9中，包含在存儲(chǔ)器基元MC中的二極管具有連接到字線WL的陽(yáng)極和經(jīng)由可 變電阻器VR而連接到位線BL的陰極。每一條位線BL使其一端連接到選擇電路2a，該選擇 電路2a為列控制電路2的一部分。每一條字線WL使其一端連接到選擇電路3a，該選擇電 路3a為行控制電路3的一部分。選擇電路2a包括在每一條位線BL處設(shè)置的選擇PMOS晶體管QPO和選擇NMOS晶 體管QN0，晶體管QPO和晶體管QNO的柵極和漏極被共用連接。選擇PMOS晶體管QPO使其 源極連接到高電勢(shì)電源Vcc。選擇NMOS晶體管QNO使其源極連接到位線側(cè)驅(qū)動(dòng)感測(cè)線BDS， 該位線側(cè)驅(qū)動(dòng)感測(cè)線BDS被用于施加寫入脈沖并在數(shù)據(jù)讀取時(shí)供應(yīng)檢測(cè)電流。晶體管QP0、 QNO具有連接到位線BL的共用漏極和被供應(yīng)有位線選擇信號(hào)BSi的共用柵極。選擇電路3a包括在每一條字線WL處設(shè)置的選擇PMOS晶體管QPl和選擇NMOS晶 體管QN1，晶體管QPl和晶體管QNl的柵極和漏極被共用連接。選擇PMOS晶體管QPl使其 源極連接到字線側(cè)驅(qū)動(dòng)感測(cè)線WDS，該字線側(cè)驅(qū)動(dòng)感測(cè)線WDS用于施加寫入脈沖并在數(shù)據(jù) 讀取時(shí)供應(yīng)檢測(cè)電流。選擇NMOS晶體管使其源極連接到低電勢(shì)電源Vss。晶體管QP1、 QNl具有連接到字線WL的共用漏極和被供應(yīng)有用于選擇每一條字線WL的字線選擇信號(hào)/ WSi的共用柵極。[ 二值數(shù)據(jù)讀取]接下來(lái)，在描述多值數(shù)據(jù)讀取/寫入之前，描述二值讀取/寫入以有助于理解。在上述電路中，在每一個(gè)存儲(chǔ)器基元MC中數(shù)據(jù)被存儲(chǔ)為可變電阻器VR的電阻。例 如，在未選擇狀態(tài)下，字線選擇信號(hào)/WSO、/WS1、...處于“H”電平(level)，而位線選擇信 號(hào)BS0、BS1、...處于“L”電平。在該情況下，所有字線WL被設(shè)定在“L”電平，所有位線BL 被設(shè)定在“H”電平。在未選擇狀態(tài)下，所有存儲(chǔ)器基元MC中的二極管SD被反向偏置并關(guān) 斷，因此沒有電流在可變電阻器VR中流動(dòng)。這里考慮對(duì)連接到字線WLl和位線BLl的中間 存儲(chǔ)器基元MC的選擇。在該情況下，行控制電路3將字線選擇信號(hào)/WSl設(shè)定為“L”電平， 并且列控制電路2將位線選擇信號(hào)BSl設(shè)定為“H”電平。結(jié)果，字線WLl被連接到字線側(cè) 驅(qū)動(dòng)感測(cè)線WDS，而位線BLl被連接到位線側(cè)驅(qū)動(dòng)感測(cè)線BDS。因此，將“H”電平施加到驅(qū) 動(dòng)感測(cè)線WDS且將“L”電平施加到驅(qū)動(dòng)感測(cè)線BDS導(dǎo)致字線WLl處于“H”電平且位線BLl 處于“L”電平。因此，在選擇的基元中，二極管SD被正向偏置以允許電流流動(dòng)。通過(guò)可變電阻器VR的電阻，可以確定在選擇的基元中流動(dòng)的電流的量。因此，通過(guò)感測(cè)電流的值，便 可以讀出數(shù)據(jù)。即，通過(guò)如圖10所示使擦除高電阻狀態(tài)與“1”關(guān)聯(lián)并使編程低電阻狀態(tài)與 “0”關(guān)聯(lián)，對(duì)于小值，感測(cè)電流可被檢測(cè)為“ 1 ”，而對(duì)于大值，感測(cè)電流可被檢測(cè)為“0”。選擇的字線WLl和未選擇的位線BL處于“H”電平，因此沒有電流在其中流動(dòng)。未 選擇的字線WL和選擇的位線BLl處于“L”電平，因此同樣沒有電流在其中流動(dòng)。所以，除 了選擇的存儲(chǔ)器基元之外，在其他存儲(chǔ)器基元中沒有電流流動(dòng)。圖11示出了應(yīng)用于上述基元陣列的二值數(shù)據(jù)感測(cè)放大器電路2b、3b的基本配置。 這些電路被設(shè)置在列控制電路2和行控制電路3的內(nèi)部。該配置被僅僅示出為優(yōu)選配置實(shí) 例，該優(yōu)選配置實(shí)例被開發(fā)為當(dāng)以多層形式設(shè)置存儲(chǔ)器基元層時(shí)的感測(cè)放大器方案。因此， 在與本實(shí)例一樣的單層的情況下，提供感測(cè)放大器電路2b、3b中的任一個(gè)便足夠。
圖11所示的感測(cè)放大器電路2b、3b包括電流檢測(cè)型的感測(cè)放大器，其包括電阻 器R0、Rl ；其用作用于將在選擇的基元中流動(dòng)的電流轉(zhuǎn)變?yōu)殡妷旱牟考?；虛基元DMC ；電阻 器r0、rl，其用于將在虛基元DMC中流動(dòng)的電流轉(zhuǎn)變?yōu)殡妷?；以及運(yùn)算放大器(Opamp)0P0、 OPl。通過(guò)選擇PMOS晶體管QPl來(lái)選擇基元陣列中的字線WL，其中該選擇PMOS晶體管 QPl利用字線選擇信號(hào)/WS或來(lái)自行控制電路3的輸出而被驅(qū)動(dòng)。字線WL經(jīng)由驅(qū)動(dòng)感測(cè) 線WDS且經(jīng)由電阻器Rl而被連接到高電勢(shì)電源線WPS。通過(guò)選擇NMOS晶體管QNO來(lái)選擇 位線BL，其中該選擇NMOS晶體管QNO利用選擇信號(hào)BS或來(lái)自列選擇電路2的輸出而被驅(qū) 動(dòng)。位線BL經(jīng)由驅(qū)動(dòng)感測(cè)線BDS而被連接到低電勢(shì)電源線BPS。與存儲(chǔ)器基元MC等價(jià)的虛基元DMC包括虛二極管DSD和虛電阻器DVR，且具有在 存儲(chǔ)器基元MC的二值數(shù)據(jù)電阻之間的中間電阻。虛基元DMC的一端經(jīng)由選擇PMOS晶體管 QP2和電阻器rl而被連接到高電勢(shì)電源線WPS。PMOS晶體管QP2為PMOS晶體管QPl的虛 部件且總是被驅(qū)動(dòng)為開啟。虛基元DMC的另一端經(jīng)由NMOS晶體管QN2和電阻器r0而被連 接到低電勢(shì)電源線BPS。NMOS晶體管QN2為選擇NMOS晶體管QNO的虛部件且總是被驅(qū)動(dòng) 為開啟。感測(cè)放大器在主部分中包括兩個(gè)運(yùn)算放大器0P0、0P1。運(yùn)算放大器OPO具有非反 轉(zhuǎn)輸入端子和反轉(zhuǎn)輸入端子，向非反轉(zhuǎn)輸入端子提供來(lái)自電阻器rO的中心抽頭的輸出b的 電壓，且向反轉(zhuǎn)輸入端子提供在電阻器rO與NMOS晶體管QNO之間的連接節(jié)點(diǎn)上的合適電 壓。運(yùn)算放大器OPl具有反轉(zhuǎn)輸入端子和非反轉(zhuǎn)輸入端子，向反轉(zhuǎn)輸入端子提供來(lái)自電阻 器rl的中心抽頭的輸出w的合適電壓，且向非反轉(zhuǎn)輸入端子提供在電阻器rl與PMOS晶體 管QN2之間的連接節(jié)點(diǎn)上的電壓。下面描述如此配置的感測(cè)放大器電路2b、3b的操作。如上所述，在未選擇狀態(tài)，字 線WL保持在“L”電平，位線BL保持在“H”電平。在選擇時(shí)，字線選擇信號(hào)/WS被設(shè)定為 “L”，位線選擇信號(hào)BS被設(shè)定為“H”。當(dāng)為高電勢(shì)電源線WPS提供“H”電平=Vcc且為低電 勢(shì)電源線BPS提供“L”電平=Vss時(shí)，基元電流在選擇的存儲(chǔ)器基元MC中流動(dòng)。具體而言，電阻器RO、Rl、rO、rl具有以下關(guān)系。例如，電阻器RO的從用于向運(yùn)算 放大器OPO提供電壓輸出b的中心抽頭到端子BPS的電阻可以與電阻器rO相同。相似地， 電阻器Rl的從用于向運(yùn)算放大器OPl提供電壓輸出w的中心抽頭到端子WPS的電阻可以與 電阻器rl相同。在這樣的情況下，如果選擇的基元處于高電阻狀態(tài)(以下稱為數(shù)據(jù)“1”)并且基元電流小于在虛基元DMC中流動(dòng)的電流，那么運(yùn)算放大器0P0、0P1的輸出均變?yōu)椤癏”。 相反地，如果選擇的基元處于低電阻狀態(tài)(以后稱為數(shù)據(jù)“O”)并且基元電流大于在虛基元 DMC中流動(dòng)的電流，那么運(yùn)算放大器ΟΡΟ、OPl的輸出均變?yōu)椤癓”。因此，可以相互區(qū)分?jǐn)?shù)據(jù) “0” 和 “1”。僅僅將感測(cè)放大器電路2b、3b的配置作為優(yōu)選配置實(shí)例示出，該優(yōu)選配置實(shí)例被 開發(fā)為當(dāng)以多層形式設(shè)置存儲(chǔ)器基元層時(shí)的感測(cè)放大器方案。因此，如果僅僅考慮上述的 二值存儲(chǔ)，則僅使用運(yùn)算放大器0P0、OPl中的一個(gè)便足夠?？商娲兀c運(yùn)算放大器0Ρ0、 OPl中的一個(gè)的反轉(zhuǎn)輸入端子和非反轉(zhuǎn)輸入端子相關(guān)的連接之間的關(guān)系可以被顛倒。在該 情況下，根據(jù)數(shù)據(jù)，對(duì)于兩個(gè)運(yùn)算放大器0Ρ0、0Ρ1的輸出，根據(jù)數(shù)據(jù)，當(dāng)一個(gè)呈現(xiàn)“H”時(shí)則另 一個(gè)呈現(xiàn)“L”。因此，可以準(zhǔn)備接收這兩個(gè)運(yùn)算放大器輸出的另外的運(yùn)算放大器，以獲得與 數(shù)據(jù)“0”、“ 1，，對(duì)應(yīng)的“H”、“L”的感測(cè)輸出。[ 二值數(shù)據(jù)寫入] 接下來(lái)描述二值數(shù)據(jù)寫入。圖12為示出了在數(shù)據(jù)寫入時(shí)的選擇信號(hào)/WS、BS以及對(duì)驅(qū)動(dòng)數(shù)據(jù)線WDS、BDS施 加的寫入脈沖WP、BP的波形圖。從包含升壓(booster)電路的脈沖產(chǎn)生器9產(chǎn)生寫入脈沖 WP、BP。在從高電阻狀態(tài)變化到低電阻狀態(tài)的數(shù)據(jù)設(shè)定時(shí)，與數(shù)據(jù)寫入目標(biāo)存儲(chǔ)器基元 對(duì)應(yīng)的字線WLl的字線選擇信號(hào)/WSl被設(shè)定在“L”電平。此外，與寫入目標(biāo)存儲(chǔ)器基元 對(duì)應(yīng)的位線BLl的位線選擇信號(hào)BSl被設(shè)定在“H”電平。同時(shí)，為字線側(cè)驅(qū)動(dòng)感測(cè)線WDS 提供寫入脈沖WP以將可變電阻器VR的電阻從擦除水平(erase level)變化到編程水平 (programlevel)，如圖10所示。從圖1示出的脈沖產(chǎn)生器9提供寫入脈沖WP，且該寫入脈 沖WP具有例如Vcc電平的脈沖高度。同時(shí)，為位線側(cè)驅(qū)動(dòng)感測(cè)線BDS提供Vss電平的負(fù)寫 入脈沖BP。結(jié)果，高電阻狀態(tài)(擦除狀態(tài))的可變電阻器VR被設(shè)定為低電阻狀態(tài)(編程狀 態(tài))。在從低電阻狀態(tài)變化到高電阻狀態(tài)的數(shù)據(jù)重設(shè)時(shí)，雖然可以單獨(dú)擦除每一個(gè)存儲(chǔ) 器基元，但可以以批的方式擦除多個(gè)存儲(chǔ)器基元。在該情況下，與數(shù)據(jù)擦除目標(biāo)存儲(chǔ)器基元 對(duì)應(yīng)的字線WLl的字線選擇信號(hào)/WSl被保持在“L”電平且保持時(shí)間比在設(shè)定時(shí)更長(zhǎng)。此 夕卜，與寫入目標(biāo)存儲(chǔ)器基元對(duì)應(yīng)的位線BLl的位線選擇信號(hào)BSl同樣被保持在“H”電平且 保持時(shí)間比在設(shè)定時(shí)更長(zhǎng)。在擦除時(shí)，存儲(chǔ)器基元處于低電阻狀態(tài)。因此，為字線側(cè)驅(qū)動(dòng)感 測(cè)線WDS提供比設(shè)定時(shí)低的擦除脈沖EWP。此外，為位線側(cè)驅(qū)動(dòng)感測(cè)線BDS提供Vss電平的 負(fù)擦除脈沖EBP。由此，處于低電阻狀態(tài)的可變電阻器中的較長(zhǎng)時(shí)間的較大電流流動(dòng)導(dǎo)致了 焦耳熱，這可以將可變電阻器重設(shè)到高電阻狀態(tài)。[多值數(shù)據(jù)寫入]接下來(lái)描述在非易失性存儲(chǔ)器中的多值數(shù)據(jù)寫入。圖13提供了示出在多值存儲(chǔ)情況下的存儲(chǔ)器基元中的電阻分布與數(shù)據(jù)之間的關(guān) 系的圖。圖13(a)示出每一個(gè)存儲(chǔ)器基元MC中的2-位數(shù)據(jù)存儲(chǔ)的實(shí)例，其中每一個(gè)存儲(chǔ) 器基元MC的寫入被執(zhí)行為包含在4個(gè)電阻分布A-D中。這些分布對(duì)應(yīng)于依次從較高的電 阻分布A開始的2-位數(shù)據(jù)“11”、“10”、“01”、“00”。圖13(b)示出每一個(gè)存儲(chǔ)器基元MC 中的3-位數(shù)據(jù)存儲(chǔ)的實(shí)例，其中每一個(gè)存儲(chǔ)器基元MC的寫入被執(zhí)行為包含在8個(gè)電阻分布A-H中。這些分布對(duì)應(yīng)于依次從較高的電阻分布A開始的3-位數(shù)據(jù)“111”、“110”、“101”、“100”、“011”、“010”、“001”、“000”。圖 13(c)示出每一個(gè)存儲(chǔ)器基元 MC 中的 4-位 數(shù)據(jù)存儲(chǔ)的實(shí)例，其中每一個(gè)存儲(chǔ)器基元MC的寫入被執(zhí)行為包含在16個(gè)電阻分布A-P 中。這些分布對(duì)應(yīng)于依次從較高的電阻分布A開始的4-位數(shù)據(jù)“1111”、“1110”、“1101”、 “1100”、· · . “0011”、· · .、“0010”、“0001”、“0000”。在多值數(shù)據(jù)寫入的情況下，將寫入數(shù)據(jù)從主機(jī)供給到數(shù)據(jù)I/O緩沖器4。認(rèn)為在該 情況下，基于每基元的多值數(shù)據(jù)的存儲(chǔ)位的數(shù)目來(lái)供給數(shù)據(jù)。例如，在每基元為4值存儲(chǔ)的 情況下，從主機(jī)以2-位為基礎(chǔ)供給數(shù)據(jù)。在數(shù)據(jù)I/O緩沖器4處接收主機(jī)供給的數(shù)據(jù)并將 該數(shù)據(jù)傳送到編碼器/解碼器電路8。輸入數(shù)據(jù)在編碼器/解碼器電路8處被解碼并被發(fā) 送到脈沖產(chǎn)生器9?？商娲?，將來(lái)自外部的輸入數(shù)據(jù)原樣發(fā)送到脈沖產(chǎn)生器9 (在該情況 下，不需要編碼器/解碼器電路8)。脈沖產(chǎn)生器9產(chǎn)生寫入脈沖WP，以獲得圖13的電阻水 平A、B、C、D中的任一個(gè)。將該脈沖在由狀態(tài)機(jī)7控制的寫入時(shí)序(write timing)傳送到 由行選擇電路3所選擇的選擇的字線WL并用于寫入。圖14示出了根據(jù)輸入數(shù)據(jù)的寫入脈沖形成的實(shí)例。該實(shí)例為使寫入脈沖的脈沖 電壓根據(jù)輸入的數(shù)據(jù)而變化的實(shí)例。假設(shè)這里所示的可變電阻器VR的擦除狀態(tài)(“11”)處 于A水平。在該情況下，當(dāng)輸入數(shù)據(jù)為“00”時(shí)，則產(chǎn)生具有最高脈沖高度(Vcc)的寫入脈沖 WP，如圖14(a)所示。當(dāng)輸入數(shù)據(jù)為“01”時(shí)，則產(chǎn)生具有比最高脈沖高度低一級(jí)(one-step) 的高度的寫入脈沖WP，如圖14(b)所示。當(dāng)輸入數(shù)據(jù)為“10”時(shí)，則產(chǎn)生具有最低脈沖高度 的寫入脈沖WP，如圖14(c)所示。要求這些寫入脈沖WP具有可以將可變電阻器VR的電阻 移動(dòng)到圖13所示的水平D、C、B的電壓和脈沖寬度。圖15示出了寫入脈沖形成的另一實(shí)例。在該實(shí)施例中，使用輸入數(shù)據(jù)來(lái)改變寫入脈沖的脈沖寬度。假設(shè)擦除狀態(tài)(“11”) 處于A水平。在該情況下，當(dāng)輸入數(shù)據(jù)為“00”時(shí)，則產(chǎn)生具有最大脈沖寬度的寫入脈沖WP， 如圖15(a)所示。當(dāng)輸入數(shù)據(jù)為“01”時(shí)，則產(chǎn)生具有比最大脈沖寬度窄一級(jí)的脈沖寬度的 寫入脈沖WP，如圖15(b)所示。當(dāng)輸入數(shù)據(jù)為“10”時(shí)，則產(chǎn)生具有最窄脈沖寬度的寫入脈 沖WP，如圖15(c)所示。要求這些寫入脈沖WP具有可以將可變電阻器VR的電阻移動(dòng)到圖 13所示的水平D、C、B的電壓和脈沖寬度。圖16示出了八值數(shù)據(jù)寫入脈沖WP的實(shí)例，其可以通過(guò)組合地使用脈沖寬度和脈 沖高度來(lái)改變寫入功率。即，假設(shè)擦除狀態(tài)(“111”)處于A水平。在該情況下，當(dāng)輸入數(shù)據(jù) 為“000”時(shí)，則選擇具有最大脈沖高度和最寬脈沖寬度的寫入脈沖H。當(dāng)輸入數(shù)據(jù)為“110” 時(shí)，則選擇具有最小脈沖高度和最窄脈沖寬度的寫入脈沖B。圖17為示出了用于階升(st印-up)或階降(st印-down)寫入的寫入脈沖的波形 圖。在該情況下，寫入脈沖WP的數(shù)目使可變電阻器VR的電阻變化。在執(zhí)行這樣的階升或階 降寫入時(shí)，使用寫入數(shù)據(jù)的輸入來(lái)形成初始脈沖，由此縮短寫入時(shí)間。除了脈沖數(shù)目之外， 還可以改變階寬度。上面描述了其中寫入脈沖和擦除脈沖具有相同極性的單極操作。本發(fā)明還可以應(yīng) 用于雙極操作類型的非易失性存儲(chǔ)器。圖18示出了利用非歐姆部件NO的不對(duì)稱特性向可 變電阻器VR施加反方向脈沖作為擦除脈沖EWP的實(shí)例。如已知的，通過(guò)施加反方向電壓， 可以重設(shè)上述可變電阻器。在該情況下，可以使寫入脈沖WP分多個(gè)階段變化，并且可以附加地改變相反極性擦除脈沖的脈沖寬度或脈沖高度來(lái)獲得任意的電阻。在上述實(shí)例中，當(dāng)在一個(gè)存儲(chǔ)器基元中存儲(chǔ)2-位數(shù)據(jù)時(shí)，以2位為基礎(chǔ)供給數(shù)據(jù)。在該情況下，輸入數(shù)據(jù)被傳送到脈沖產(chǎn)生器9以寫入2位。重復(fù)該操作，以執(zhí)行串行寫操作。 此時(shí)，對(duì)于隨機(jī)存取，地址被取代。如果供給諸如8位的更多位的輸入數(shù)據(jù)，則依次以2位 為基礎(chǔ)進(jìn)行寫入操作。在該情況下，輸入數(shù)據(jù)首先被傳送到列控制電路2，并且在寫入脈沖 產(chǎn)生器9之前傳送相關(guān)的信息以執(zhí)行寫入和擦除。[多值數(shù)據(jù)讀取]接下來(lái)描述多值數(shù)據(jù)讀取。圖19為示出了用于多值數(shù)據(jù)的感測(cè)放大器電路2’、3’的配置的電路圖。不同 于圖11所示的二值用感測(cè)放大器電路2、3，該電路被配置為根據(jù)讀取水平在三個(gè)虛基元 DMCa、DMCb、DMCc之間切換操作性地向運(yùn)算放大器0P0、0P1施加參考電壓的各虛基元DMC。 虛基元DMCa-DMCc包括各自的串聯(lián)電路，該串聯(lián)電路包括二極管SD的虛設(shè)物或虛二極管 DSDa-DSDc,以及虛電阻器DVRa_DVRc。以四值數(shù)據(jù)讀取為例，一個(gè)存儲(chǔ)器基元MC可以取圖 13(a)所示的4個(gè)電阻分布A-D。因此，在電阻分布A-D之間的電阻RLa、RLb、RLc被設(shè)定為 虛電阻器DVRa、DVRb、DVRc的電阻。虛P(yáng)MOS晶體管QP2a_Q02c和虛匪OS晶體管QN2a_QN2c 還用作選擇虛基元DMCa-DMCc中的一個(gè)的選擇晶體管。因此，通過(guò)逐個(gè)地在讀取電阻水平RLa、RLb、RLc當(dāng)中進(jìn)行選擇來(lái)使參考電阻變 化，可以檢測(cè)出存儲(chǔ)器基元MC的電阻水平。還可以通過(guò)將讀取電阻水平設(shè)定為校驗(yàn)水平來(lái)在寫入時(shí)將讀取操作應(yīng)用于校驗(yàn) 讀取。上述電路至終是一個(gè)實(shí)例。該電路可以被形成為這樣的電路，該電路操作性地通 過(guò)將在存儲(chǔ)器基元MC中流動(dòng)的電流的值轉(zhuǎn)變?yōu)槌潆婋妷翰⒋_定其閾值電壓可變的鉗位晶 體管處的充電電壓來(lái)感測(cè)數(shù)據(jù)。上述存儲(chǔ)器基元陣列并不特別地局限于單層結(jié)構(gòu)。如果以多層形式設(shè)置上述存儲(chǔ) 器基元，則可以額外地增加數(shù)據(jù)存儲(chǔ)能力。在該情況下，即使由上層和下層共享部分的字 線和位線，考慮到電流流動(dòng)的方向而檢測(cè)在每一個(gè)線路中流動(dòng)的電流的值允許讀出多值數(shù) 據(jù)。
權(quán)利要求
一種非易失性半導(dǎo)體存儲(chǔ)器件，包括以矩陣形式設(shè)置的電可擦除可編程非易失性存儲(chǔ)器基元的存儲(chǔ)器基元陣列，每一個(gè)存儲(chǔ)器基元使用可變電阻器；脈沖產(chǎn)生器，其操作性地基于三值或更高的寫入數(shù)據(jù)而產(chǎn)生用于使所述可變電阻器的電阻按三個(gè)或更多的階段變化的多個(gè)類型的寫入脈沖；以及選擇電路，其操作性地基于寫入地址而從所述存儲(chǔ)器基元陣列選擇寫入目標(biāo)存儲(chǔ)器基元并將從所述脈沖產(chǎn)生器產(chǎn)生的所述寫入脈沖供給到所述選擇的存儲(chǔ)器基元。
2.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中所述脈沖產(chǎn)生器產(chǎn)生在脈沖高度 和脈沖寬度中的至少一方面彼此不同的多個(gè)類型的寫入脈沖。
3.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中所述脈沖產(chǎn)生器根據(jù)輸出脈沖數(shù) 目不同的多個(gè)脈沖而產(chǎn)生不同的寫入脈沖。
4.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，所述存儲(chǔ)器基元包括被串聯(lián)連接到所 述可變電阻器的非歐姆部件。
5.根據(jù)權(quán)利要求4的非易失性半導(dǎo)體存儲(chǔ)器件，其中所述非歐姆部件包括二極管。
6.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中所述脈沖產(chǎn)生器產(chǎn)生用于擦除存 儲(chǔ)器基元中的數(shù)據(jù)的擦除脈沖，其中所述寫入脈沖具有與所述擦除脈沖的極性不同的極性。
7.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中所述脈沖產(chǎn)生器產(chǎn)生用于擦除存 儲(chǔ)器基元中的數(shù)據(jù)的擦除脈沖，其中所述寫入脈沖和所述擦除脈沖具有相同的極性。
8.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，還包括多個(gè)虛電阻器，其每一個(gè)作為所述可變電阻器的讀取電阻水平的標(biāo)準(zhǔn)；以及感測(cè)放大器電路，其操作性地比較所述虛電阻器中的特定的一個(gè)的電阻與所述選擇的 存儲(chǔ)器基元中的所述可變電阻器的電阻并提供比較結(jié)果，其中數(shù)據(jù)讀取包括依次選擇所述虛電阻器以使作為所述標(biāo)準(zhǔn)的電阻變化，由此檢測(cè)所 述選擇的存儲(chǔ)器基元的電阻水平。
9.根據(jù)權(quán)利要求8的非易失性半導(dǎo)體存儲(chǔ)器件，其中所述數(shù)據(jù)讀取包括在數(shù)據(jù)寫入時(shí) 校驗(yàn)。
10.一種非易失性半導(dǎo)體存儲(chǔ)器件，包括存儲(chǔ)器基元陣列，其形成在多個(gè)層疊的層中，每一個(gè)層包括多條字線、與所述字線交叉 的多條位線、以及設(shè)置在所述字線與所述位線的交叉點(diǎn)處的存儲(chǔ)器基元，所述存儲(chǔ)器基元 包括以矩陣形式設(shè)置的電可擦除可編程非易失性存儲(chǔ)器基元，每一個(gè)存儲(chǔ)器基元使用可變 電阻器；脈沖產(chǎn)生器，其操作性地基于三值或更高的寫入數(shù)據(jù)而產(chǎn)生用于使所述可變電阻器的 電阻按三個(gè)或更多的階段變化的多個(gè)類型的寫入脈沖；以及選擇電路，其操作性地基于寫入地址而從所述存儲(chǔ)器基元陣列選擇寫入目標(biāo)存儲(chǔ)器基 元并將從所述脈沖產(chǎn)生器產(chǎn)生的所述寫入脈沖供給到所述選擇的存儲(chǔ)器基元。
11.根據(jù)權(quán)利要求10的非易失性半導(dǎo)體存儲(chǔ)器件，其中所述字線或所述位線被所述存 儲(chǔ)器基元陣列中的兩個(gè)相鄰的層共享。
12.根據(jù)權(quán)利要求10的非易失性半導(dǎo)體存儲(chǔ)器件，其中所述脈沖產(chǎn)生器產(chǎn)生在脈沖高 度和脈沖寬度中的至少一方面彼此不同的多個(gè)類型的寫入脈沖。
13.根據(jù)權(quán)利要求10的非易失性半導(dǎo)體存儲(chǔ)器件，其中所述脈沖產(chǎn)生器根據(jù)輸出脈沖 數(shù)目不同的多個(gè)脈沖而產(chǎn)生不同的寫入脈沖。
14.根據(jù)權(quán)利要求10的非易失性半導(dǎo)體存儲(chǔ)器件，所述存儲(chǔ)器基元包括被串聯(lián)連接到 所述可變電阻器的非歐姆部件。
15.根據(jù)權(quán)利要求14的非易失性半導(dǎo)體存儲(chǔ)器件，其中所述非歐姆部件包括二極管。
16.一種非易失性半導(dǎo)體存儲(chǔ)器件，包括以矩陣形式設(shè)置的電可擦除可編程非易失性存儲(chǔ)器基元的存儲(chǔ)器基元陣列，每一個(gè)存 儲(chǔ)器基元使用可變電阻器；解碼器電路，其操作性地基于將被寫入所述存儲(chǔ)器基元陣列中的輸入數(shù)據(jù)而產(chǎn)生將被 寫入所述存儲(chǔ)器基元中的特定的一個(gè)中的三值或更高的寫入數(shù)據(jù)；以及脈沖產(chǎn)生器，其操作性地基于所述寫入數(shù)據(jù)而產(chǎn)生用于使所述可變電阻器的電阻按三 個(gè)或更多的階段變化的多個(gè)類型的寫入脈沖。
17.根據(jù)權(quán)利要求16的非易失性半導(dǎo)體存儲(chǔ)器件，其中所述脈沖產(chǎn)生器產(chǎn)生在脈沖高 度和脈沖寬度中的至少一個(gè)方面彼此不同的多個(gè)類型的寫入脈沖。
18.根據(jù)權(quán)利要求16的非易失性半導(dǎo)體存儲(chǔ)器件，其中所述脈沖產(chǎn)生器根據(jù)輸出脈沖 數(shù)目不同的多個(gè)脈沖而產(chǎn)生不同的寫入脈沖。
19.根據(jù)權(quán)利要求16的非易失性半導(dǎo)體存儲(chǔ)器件，所述存儲(chǔ)器基元包括被串聯(lián)連接到 所述可變電阻器的非歐姆部件。
20.根據(jù)權(quán)利要求19的非易失性半導(dǎo)體存儲(chǔ)器件，其中所述非歐姆部件包括二極管。
全文摘要
一種非易失性半導(dǎo)體存儲(chǔ)器件包括以矩陣形式設(shè)置的電可擦除可編程非易失性存儲(chǔ)器基元的存儲(chǔ)器基元陣列，每一個(gè)存儲(chǔ)器基元使用可變電阻器。脈沖產(chǎn)生器操作性地基于三值或更高的寫入數(shù)據(jù)而產(chǎn)生用于使所述可變電阻器的電阻按三個(gè)或更多的階段變化的多個(gè)類型的寫入脈沖。選擇電路操作性地基于寫入地址而從所述存儲(chǔ)器基元陣列選擇寫入目標(biāo)存儲(chǔ)器基元并將從所述脈沖產(chǎn)生器產(chǎn)生的所述寫入脈沖供給到所述選擇的存儲(chǔ)器基元。
文檔編號(hào)H01L27/10GK101828236SQ20088011206
公開日2010年9月8日 申請(qǐng)日期2008年9月9日 優(yōu)先權(quán)日2007年10月17日
發(fā)明者井上裕文, 戶田春希, 永嵨宏行 申請(qǐng)人:株式會(huì)社東芝