專利名稱：浮體存儲器陣列的制作方法
浮體存儲器陣列 背景
本發(fā)明總地涉及存儲器，尤其涉及浮體存儲器結(jié)構(gòu)。
所謂的浮體存儲器，例如浮體動態(tài)隨機存取存儲器(FB-DRAM) —般包括浮 體存儲器單元的陣列。浮體單元一般由例如通過絕緣體上硅(SOI)類工藝位于 絕緣體頂部或位于具有單獨添加的絕緣區(qū)的體加工芯片頂部的MOSFET(金屬氧 化物半導(dǎo)體場效應(yīng)管)形成。FB單元使用所謂的"歷史"效應(yīng)，其中傳導(dǎo)過具 有浮體的晶體管的電荷中的一些被浮體就像電容那樣保留。被保留的電荷量受
不同參數(shù)影響，例如將浮體絕緣的絕緣體的量、浮體場強偏置量、當然還有傳 導(dǎo)過它的電荷量，該電荷量是晶體管的門限電壓以及所施加的柵極電壓和漏極 /源極電壓的函數(shù)。
圖la示出例如用于浮體單元DRAM的動態(tài)隨機存取存儲器(DRAM)陣列的傳 統(tǒng)布局的一部分。圖示出有源條102(102A-120C)、位線導(dǎo)體條104(104A-104C)、 字線導(dǎo)體條106(106-106F)、導(dǎo)電源極線108(108A-108C)、導(dǎo)電跡線110和通 路lll，用來容納晶體管單元。有源區(qū)102包括溝道傳導(dǎo)端子(源極、漏極)以 及體，該體的至少一部分在傳導(dǎo)端子之間以在適當偏置時形成溝道(源極和漏 極之間的一部分體形成在柵極被充分偏置時在源極和漏極之間傳導(dǎo)電荷載流 子的溝道。如果柵極如此偏置且足夠的電位在溝道兩側(cè)下降，則根據(jù)電位的方 向?qū)?1"或"0"寫入其中，要理解FET—般為對稱器件，任一溝道傳導(dǎo)端子 可以是源極或漏極，這取決于它們?nèi)绾纹?。
對每個晶體管來說，第一溝道傳導(dǎo)端子(例如漏極)借助通路111和導(dǎo)體 110耦合于位線104;第二溝道傳導(dǎo)端子(例如源極)耦合于源極線108;而柵極 耦合于字線導(dǎo)體條106。在這種布局中，垂直相鄰的晶體管共享共用源極線， 而垂直對齊的單元共享共用位線104。同樣在該描述中，源極線耦合于固定的 供電基準(例如地面)，而位線和字線是可尋址的。參見

圖1B，在該描述中，F(xiàn)B單元使用相對高的位線(BL)偏置利用碰撞電 離來置位(例如將數(shù)據(jù)"1"寫入)或擦除(將數(shù)據(jù)"0"寫入)一個單元(注意術(shù) 語擦除和置位分別為任意賦值的"0"和"1"，并且是可逆的)。具體地說， 如果擦除所選單元，則將-2.0V電位施加在位線和源極線兩側(cè)。相反，如果置 位一個單元，則將2. 0V電位施加于位線和源極線兩側(cè)。
圖1B示出圖1A的四個相鄰晶體管(T1-T4)的溝道傳導(dǎo)的施加電壓電平以 及柵極端子、浮體(注意該體不直接耦合于偏置電壓而是從絕緣體暴露于相應(yīng) 電場，例如在其下方，該體被偏置并像電容器那樣工作)。在編程期間，要編 程的所選單元(所選字線、圖1B中的T2和T4)通過位線編程，這使正或負2. 0V 電位在位線和源極線兩側(cè)下降，這分別取決于是將"1"還是"0"編程入該單 元。
遺憾的是，通過這種配置，與所選單元垂直對齊且與其相鄰的例如n和
T3的單元的溝道也暴露于-2.0或2.0V的寫電位。由于柵極誘導(dǎo)的漏極漏電 (GIDL)效應(yīng)，這使它們的數(shù)據(jù)翻轉(zhuǎn)或丟失，即使它們的柵極未被選擇。
附圖簡述
本發(fā)明的實施例以示例方式示出，但不構(gòu)成限制，在附圖中相同的附圖標 記表示相同的部件。
圖1A是傳統(tǒng)浮體存儲器陣列的一部分的圖。
圖1B示出在圖1A的存儲器陣列的編程階段相鄰晶體管的電壓電平。
圖2A是根據(jù)一些實施例的浮體存儲器陣列的一部分。
圖2B示出在圖2A的存儲器陣列的擦除階段相鄰晶體管的電壓電平。
圖2C示出在圖2A和2B的存儲器陣列的編程階段相鄰晶體管的電壓電平。
圖3是根據(jù)一些其它實施例的浮體存儲陣列的一部分。
圖4是根據(jù)一些實施例的具有浮體存儲器的計算機系統(tǒng)的框圖。
詳細說明
根據(jù)一些實施例，本文提供允許使用充分的溝道電位降(例如對于現(xiàn)今使
6用的典型晶體管參數(shù)為超過1.5V)對所選單元編程的布局(例如DRAM單元陣列 的布局)。同時，相鄰晶體管單元不受額外的有害溝道電位降的影響，該有害 溝道電位降足以使數(shù)據(jù)破壞或需要不合理地增加刷新率。
圖2A示出根據(jù)一些實施例的FB單元陣列的布局的一部分。除了若干不同 點外，該布局類似于圖1A的布局。首先，它對每個有源條102采用附加的位 線導(dǎo)體204，這允許具有共用源極線和相鄰字線的晶體管(例如具有共用源極線 208A和相鄰字線206A、 206B的晶體管T1、 T2)具有不同的位線204(例如使晶 體管Tl和T2具有位線204A、 204B)。這使具有共用源極線的相鄰晶體管在不 同溝道電位降偏置。
(注意例如在其它實施例中，可通過對相鄰的晶體管對使用具有共用位線 的獨立源極線來獲得相同的結(jié)果，如圖3所示。g卩，為了獲得適當?shù)呐鲎搽婋x， 可使用附加的源極線和/或位線以使用足夠的溝道電壓降對一個或多個所選單 元執(zhí)行寫操作而不會將相同的電壓降施加于未選擇的單元。此外，電壓方向一 般是不受限制的。需要足夠的溝道電位降用于碰撞電離，但哪個溝道端子電位 更高則一般不是問題。當然這受到基于例如FET是P溝道FET還是N溝道FET 以及FET的門限電壓的影響。)
通過所述實施例，共享共用源極線的字線對(例如206A、 206B)可使用導(dǎo) 體213耦合在一起。例如，在所描述的實施例中，字線導(dǎo)體206A、 206B通過 導(dǎo)體213A耦合在一起。這對執(zhí)行例如將0寫至陣列中的每個單元的寫擦除操 作而言更為有效(將在下文中結(jié)合圖2B予以說明)。另外，在本實施例中，源 極線不耦合于固定基準而是可單獨尋址的。如此，所選單元可取得充分的碰撞 電離電壓而不必將同一溝道電位降施加于同一位線上的其它單元。
根據(jù)一些實施例，數(shù)據(jù)依照2次循環(huán)寫處理被編程。在第一循環(huán)中，字線 中的所有單元被擦除(即編程以"0")。接著，在第二循環(huán)中，存儲"1"的單 元被置位，即編程以"1"。這可用來提供更穩(wěn)定的數(shù)據(jù)寫和存儲。圖2A的耦 合在一起的相鄰字線可提供更有效的擦除操作，依照該處理，允許每個擦除循 環(huán)擦除兩倍那樣多的行。
圖2B示出低干擾程序擦除操作的電壓電平。通過選擇其字線，擦除T3200880022484.2 和T4。將IV電位施加于所有位線，同時將IV電位施加于所選字線并將-1. 0V 電位施加于所選源極線。對于未選擇的單元(T1、 T2)，將-lV施加于字線并將 0.7V施加于源極線。如此，在已選單元的源極線和位線之間產(chǎn)生-2.0的電位 降以擦除這些單元，但在未選擇的單元的源極線和漏極線之間只有-0.3V的電 位降，這對于低干擾是合理的。通過這種方法，要被擦除的單元仍然接收高溝 道電位降(如在圖1A的例子中的-2V)以實現(xiàn)碰撞電離。然而，其它電位降A(chǔ)RE 傳播開來以減少最壞情形的干擾狀況(注意在本例中，負擦除電位從源極線至 位線下降而不是從位線至源極線下降，圖1B的情形也是如此)。
圖2C示出2次循環(huán)擦除-置位程序操作的寫-置位(寫'1)循環(huán)的電壓電平。 在本例中，T4和T3被選擇寫入，它們的字線處于1V而源極線處于2V。在它 們的字線處于-lV而源極線處于0. 7V的情況下，Tl和T2未被選擇。在本例中， 假設(shè)"1"被編程入T4而"0"被編程入T3。因此，Tl、 T4的位線處于0V，而 T2、 T3的位線處于1V。這導(dǎo)致從T4的源極線至位線施加+2V電壓降，使"l" 寫入其中。另一方面，從T3的源極線至位線只施加有1V，因此它是不變的， 即1V的SL-BL電壓降不足以覆寫來自擦除周期施加的-2V電位降的"0"。
參見圖4，圖中示出計算機系統(tǒng)的一個例子。所描述的系統(tǒng)總地包括耦合 于電源404、無線接口 408和存儲器406的處理器402。該處理器402耦合于 電源404以在操作時從電源404接收功率。無線接口 408耦合于天線409以通 過無線接口芯片408將處理器可通信地連接于無線網(wǎng)絡(luò)(未示出)。微處理器 402包括一個或多個嵌入的FB單元陣列以充當處理器中的高速緩沖存儲器。
應(yīng)當注意到，所描述的系統(tǒng)可以不同形式實現(xiàn)。即，它可實現(xiàn)在單個芯片 模塊中、電路板或具有多個電路板的底板。同樣，它可構(gòu)成一個或多個完整的 計算機，或者構(gòu)成計算機系統(tǒng)內(nèi)有用的部件。
本發(fā)明不局限于所描述的實施例，而是可以在所附權(quán)利要求書的精神和范 圍內(nèi)修改和變化地實現(xiàn)。例如，本發(fā)明的實施例覆蓋多柵單元以及單柵單元。 例如通過雙柵單元，例如其前柵和后柵用來控制體的電荷存儲參數(shù)，圖2和圖 3的布局可與耦合于字線的前門一起使用。又如，當使用碰撞電離來闡述編程 技術(shù)時，例如GIDL編程的其它編程技術(shù)也是可行的并且在本發(fā)明的范圍內(nèi)。
8另外，要理解本發(fā)明適用于全部類型的半導(dǎo)體集成電路("ic")芯片。這些IC
芯片的實例包括但不局限于處理器、控制器、芯片集元件、可編程邏輯陣列
(PLA)、存儲器芯片、網(wǎng)絡(luò)芯片等。
另外，應(yīng)當理解示例性尺寸/模型/值/范圍可以是已給出的，盡管本發(fā)明 不局限于此。隨著制造技術(shù)(例如光刻法)隨時間而成熟，可望制造出更小尺寸 的器件。另外，為了簡化闡述和討論，并且為了不混淆本發(fā)明，IC芯片和其它 器件公知的功率/接地連接可示出于附圖中或不示出于附圖中。此外，諸多配 置可以框圖的形式示出以避免混淆本發(fā)明，并且鑒于參照這些方框圖配置實現(xiàn) 的細節(jié)對于實現(xiàn)本發(fā)明所使用的平臺具有很高的依賴性這一事實，這些細節(jié)應(yīng) 當在本領(lǐng)域內(nèi)技術(shù)人員的視野內(nèi)。特定的細節(jié)(例如電路)被詳述以描述本發(fā)明 的示例性實施例，然而本領(lǐng)域內(nèi)技術(shù)人員應(yīng)當清楚知道，本發(fā)明可不包含這些 具體細節(jié)或以這些具體細節(jié)的變例來實現(xiàn)。說明書因此被認為是示例性而非限 制性的。
權(quán)利要求
1.一種芯片，包括浮體單元的陣列，每個所述浮體單元各自具有溝道和用以控制所述溝道中的傳導(dǎo)的柵極，所述陣列包括導(dǎo)電信號線以可控地在已選單元的溝道兩側(cè)施加碰撞電離電位而不會將所述碰撞電離電位施加于未經(jīng)選擇的單元。
2. 如權(quán)利要求1所述的芯片，其特征在于，所述傳導(dǎo)信號線包括耦合于 所述單元的源極的位線以及耦合于所述單元的漏極的源極線，所述位線和所述 源極線單獨可選地耦合于兩個或更多個不同電壓電平。
3. 如權(quán)利要求2所述的芯片，其特征在于，相鄰的單元對共享共用源極 線但具有不同的位線。
4. 如權(quán)利要求3所述的芯片，其特征在于，所述相鄰的單元對共享耦合 于其柵極的同一字線。
5. 如權(quán)利要求2所述的芯片，其特征在于，相鄰的單元對共享共用位線 但具有不同的源極線。
6. 如權(quán)利要求5所述的芯片，其特征在于，所述相鄰的單元對共享耦合 于其柵極的共用字線。
7. 如權(quán)利要求l所述的芯片，其特征在于，所述碰撞電離電位超過1.5V。
8. 如權(quán)利要求1所述的芯片，其特征在于，每個單元具有兩個或更多個 柵極。
9. 如權(quán)利要求1所述的芯片，其特征在于，所述單元排列成行和列，其 中共用列中的單元共享共用源極線和字線，但所述共用列中的相鄰單元具有不 同的位線。
10. —種存儲器，包括設(shè)置成行和列并各自具有柵極和溝道的多個浮體單元； 耦合于相鄰行的成對單元的溝道的一組第一導(dǎo)體；以及 各自耦合于共用列中的交替單元的溝道的一組第二導(dǎo)體，其中足以寫入值 的電位可施加在所選溝道兩側(cè)而不會使所述電位加至未經(jīng)選擇的溝道。
11. 如權(quán)利要求10所述的存儲器，其特征在于，所述一組第一導(dǎo)體耦合于單元源極，而所述一組第二導(dǎo)體耦合于單元漏極。
12. 如權(quán)利要求10所述的存儲器，其特征在于，所述一組第一導(dǎo)體耦合 于單元漏極，而所述一組第二導(dǎo)體耦合于單元源極。
13. 如權(quán)利要求10所述的存儲器，其特征在于，每個單元具有兩個或更多個柵極。
14. 如權(quán)利要求10所述的存儲器，其特征在于，包括各自耦合于共用行 中的單元的柵極一組第三導(dǎo)體。
15. 如權(quán)利要求10所述的存儲器，其特征在于，所述足以寫入值的電位 超過1.5V。
16. —種系統(tǒng)，包括(a) 微處理器，其包括浮體單元的陣列，每個所述浮體單元各自具有溝道和 控制溝道中的傳導(dǎo)的柵極，所述陣列包括導(dǎo)電信號線以可控地在已選單元的溝 道兩側(cè)施加碰撞電離電位而不會將所述碰撞電離電位施加于未經(jīng)選擇的單元；(b) 天線；以及(c) 耦合于所述微處理器并耦合于天線以使所述微處理器可通信地連接于 無線網(wǎng)絡(luò)的無線接口。
17. 如權(quán)利要求16所述的系統(tǒng)，其特征在于，所述導(dǎo)電信號線包括耦合 于所述單元的漏極的位線以及耦合于所述單元的源極的源極線，所述為位線和 所述源極線單獨可選地耦合于兩個或更多個不同電壓電平。
18. 如權(quán)利要求17所述的系統(tǒng)，其特征在于，相鄰的單元對共享共用源 極線但具有不同的位線。
19. 如權(quán)利要求18所述的系統(tǒng)，其特征在于，所述相鄰的單元對共享耦 合于其柵極的共用字線。
20. 如權(quán)利要求17所述的系統(tǒng)，其特征在于，相鄰的單元對共享共用位 線但具有不同的源極線。
21. —種方法，包括將數(shù)據(jù)寫入浮體單元的一條線，所述寫入動作包括首先將"0"寫入所述 線內(nèi)的所有單元，并隨后將"1"寫入所述線內(nèi)的所選擇單元。
22. 如權(quán)利要求21所述的動作，其特征在于，當將"0"寫入所述單元時，將負的碰撞電離電壓從源極施加至所述單元的線路的位線，并當將"1"寫入 所述已選單元時，將正的碰撞電離電壓從源極施加至所述單元的線路的位線。
全文摘要
本文提供在陣列中的已選浮體單元的溝道兩側(cè)施加碰撞電離電位而不會將該電位加至其它未選擇的單元的布局的實施例。
文檔編號H01L27/108GK101689550SQ200880022484
公開日2010年3月31日 申請日期2008年6月25日 優(yōu)先權(quán)日2007年6月30日
發(fā)明者D·索馬瑟科哈, P·L·D·張, U·E·阿維齊 申請人:英特爾公司