專利名稱：制造自對準鑲嵌存儲器結(jié)構(gòu)的方法
技術(shù)領(lǐng)域：
0002本發(fā)明的領(lǐng)域涉及存儲器裝置，更具體地涉及非易失性半導(dǎo) 體存儲器。
背景技術(shù)：
0003由于在信息和娛樂領(lǐng)域?qū)Υ鎯ζ餍枨蟮难杆僭黾右约按鎯ζ?的尺寸和成本的降低，存儲器的使用已經(jīng)變得很廣泛。 一種廣泛使用 的存儲器是非易失性半導(dǎo)體存儲器，這種存儲器即使被斷電時也能保 留其存儲的信息。有多種不同的非易失性存儲器。 一般的商用形式的 非易失性存儲器利用一個或多于一個陣列的晶體管單元，每個單元能 夠非易失地存儲一個或多于一個字節(jié)的數(shù)據(jù)。
0004不同于同為固態(tài)存儲器的隨機存取存儲器(RAM)，非易失性 存儲器即使在斷電后也能保留其存儲的數(shù)據(jù)。不需持續(xù)的電源而可以 保留數(shù)據(jù)的能力使非易失性存儲器很好地適用于消費類設(shè)備。此類存 儲器可以很好地適用于小的、便攜裝置，因為此類存儲器一般相對較 小，功率消耗低、速度快，并且相對地不受工作環(huán)境的影響。
0005
一般來說，小尺寸、低功耗、高速度和不受環(huán)境影響是由存 儲器的結(jié)構(gòu)決定的。在這點上，此類非易失性存儲器裝置一般被制造 在硅基底上。此外，為了獲得小尺寸等優(yōu)點以及降低成本，需要不斷 地努力以在給定區(qū)域內(nèi)制造更多的電路。
0006對于非易失性存儲器，提高密度的高效方法是在基底上建立 單片三維存儲器，如Johnson等人的第6,034,882號美國專利，Johnson 等人的于2001年8月13提交的序列號為09/928536的美國專利申請， Knall等人的第6,420,215號美國專利，和Vyvoda等人的于2002年1月27日提交的序列號為10/185,507的美國專利申請中所公開的，其全 部內(nèi)容通過參考合并于此。
0007制造這些高密度、三維存儲器陣列存在許多困難。這包括在 制造期間結(jié)構(gòu)的未對準，其導(dǎo)致產(chǎn)量降低并且該問題隨著結(jié)構(gòu)尺寸的 減少變得更嚴重。例如，當光掩模被不適當?shù)胤胖脮r，存儲器元件在 隨后的成型加工期間可能被短路。因此，需要一種替換的制造方法， 其可以降低制造期間對準存儲器元件的難度，同時允許改進密度，進 一步降低尺寸并且提高產(chǎn)量。
發(fā)明內(nèi)容
0008本發(fā)明由附屬權(quán)利要求限定，本部分中的任何內(nèi)容都不應(yīng)被 認為是對這些權(quán)利要求的限制。
0009在一個實施例中，提供一種形成存儲器單元結(jié)構(gòu)的方法，其 包括形成重摻雜半導(dǎo)體材料的第一柱形元件。第一類絕緣材料的塑模
(mold)被形成為具有與第一柱形元件自對準的開口，并且第二半導(dǎo) 體材料被沉積在塑模上以在第一柱形元件上形成第二柱形元件，該第 二柱形元件與第一柱形元件對準。
0010在另一個實施例中，提供一種制造存儲器單元的方法，其包 括形成具有重摻雜第一半導(dǎo)體層和第二半導(dǎo)體層的柱形半導(dǎo)體元件， 第二半導(dǎo)體層位于第一半導(dǎo)體層上并且與第一半導(dǎo)體層對準。該方法 進一步包括形成第一絕緣材料塑模，該塑模具有與柱形半導(dǎo)體元件基 本對準的溝槽開口 ，并且摻雜部分第二半導(dǎo)體層以形成第三半導(dǎo)體層。 隨后該溝槽被填充導(dǎo)電材料，并且可選地反熔絲可以被形成在第三半 導(dǎo)體層上，并且在溝槽被填充導(dǎo)電材料之前，反應(yīng)阻擋層被沉積在反 熔絲上。
0011本發(fā)明的特征被認為是新穎的，并且在附屬權(quán)利要求中被具
體陳述。參考下面描述結(jié)合附圖可以更好的理解本發(fā)明及其其他優(yōu)點。 在附圖中，相同的參考標記表示相同的元件。
0012圖1是說明單片三維存儲器陣列的一個實施例的剖視圖。
0013圖2是說明為三維存儲器陣列制造的一組導(dǎo)體的一個實施例 的剖視圖。
0014圖3A是說明為制造的存儲器陣列形成的電介質(zhì)層的一個實施 例的剖視圖。
0015圖3B是說明存儲器陣列的柱結(jié)構(gòu)陣列的一個實施例的俯視圖。
0016圖4是說明為制造的存儲器陣列而制造的電介質(zhì)柱的一個實 施例的剖視圖。
0017圖5是說明為制造的存儲器陣列而制造的塑模的一個實施例 的剖視圖。
0018圖6是說明為形成的電介質(zhì)塑模而移除電介質(zhì)柱的一個實施
0019圖7是說明為存儲器陣列形成的輕摻雜柱結(jié)構(gòu)的一個實施例 的剖視圖。
0020圖8是說明為制造的存儲器陣列而形成的電介質(zhì)層的一個實 施例的剖視圖。
0021圖9是說明為存儲器陣列制造的導(dǎo)線而形成的電介質(zhì)軌道的 一個實施例的剖視圖。
0022圖IO是說明在存儲器陣列制造的導(dǎo)體的電介質(zhì)軌道上沉積絕 緣材料的 一個實施例的剖視圖。
0023圖11是說明為制造的存儲器陣列而制造的導(dǎo)體溝槽和離子注 入的一個實施例的剖視圖。
0024圖12是說明為存儲器陣列形成導(dǎo)體線路的一個實施例的剖視 圖。
0025圖13是說明在柱元件15上未對準的軌道51的剖視圖。
具體實施方式
0026盡管本發(fā)明可以有多種形式的實施例，如在附圖中所示，并
且將在下面進行描述，但是應(yīng)當這樣理解本發(fā)明公開的一些示例性 和非限制性的實施例應(yīng)被看作是本發(fā)明的示例，而無意將本發(fā)明限制 在所說明的具體實施例中。在此公開中，使用轉(zhuǎn)折連詞是意圖包括連 詞含義。使用定冠詞或不定冠詞不是為了表示基數(shù)。具體的，參考"該" 物體或"一"物體是為了表示又一個或可能的多個此類物體。
0027圖1描述了一個單片三維存儲器陣列10的一個實施例，該單 片二維存儲器陣列IO包括第一組導(dǎo)體12，由單個存儲元件或單個存儲 器單元15構(gòu)成存儲器單元14的陣列以及第二組導(dǎo)體16。陣列10被制 造在基底表面上。應(yīng)該注意，為了簡單，第一組導(dǎo)體12和第二組導(dǎo)體 16被顯示為是平行的。然而，在實際結(jié)構(gòu)中，第一組導(dǎo)體12和第二組 導(dǎo)體16可以是正交的，如在Hemer等人的美國專利申請第 2006/0189077號中所示(其通過參考合并于此)。在一些實施例中，在 晶片18上制造單片三維存儲器陣列IO之前，也可以將支撐電路制造 在晶片18上。該過程可以從一組步驟開始，該組步驟可以制造一組 CMOS晶體管和其他驅(qū)動電路和選擇電路，其被稱為"前端"。最后的 步驟包括制造路由層。該路由層，例如，可以通過將從CMOS晶體管 下面連接到存儲器單元上面形成。
0028在一個實施例中，制造存儲器陣列10可以從在基底18上形 成絕緣層30開始，如圖2中所示。層30的厚度可以具有較寬的變化 范圍；然而，在一個實施例中，其可以是約2000埃。絕緣層30可以 是二氧化硅、氮化硅、高介電常數(shù)薄膜、Si-C-O-H薄膜或任何其他適 當?shù)慕^緣材料。
0029第一組鑲嵌導(dǎo)電元件12可以被制造在絕緣層30上。如此處 所使用的，鑲嵌導(dǎo)體或?qū)щ娫?2是通過鑲嵌工藝形成的導(dǎo)體。形成 導(dǎo)電線路的鑲嵌工藝是如下面所述的一種工藝例如，諸如電介質(zhì)24
(如圖2所說明的實施例中所示的諸如二氧化硅的氧化物)的材料被 沉積在基底18的絕緣層30上，之后線路或槽28被蝕刻在電介質(zhì)24 上，然后槽或線路28被填充導(dǎo)電材料26以制造導(dǎo)體12。電介質(zhì)24 的原始平面頂部的導(dǎo)電材料膜通過適當工藝被移除(如化學機械平坦化(CMP)技術(shù))，剩下隔離的導(dǎo)電材料26作為導(dǎo)電元件12 (即導(dǎo)體 或?qū)Ь€)，并且剩余的電介質(zhì)材料24使導(dǎo)體12相互絕緣。
0030為了形成圖2說明的實施例中的導(dǎo)電元件12，電介質(zhì)層24 可以覆蓋式的被沉積在絕緣層30上。電介質(zhì)層24可以是任何適當?shù)?電絕緣材料(如二氧化硅、氮化硅、氮氧化硅等)。在一個實施例中， 電介質(zhì)層24可以是通過適當方法(如CVD、 HDP (高密度等離子體) 等)沉積的二氧化硅，如圖所示。
0031隨后，電介質(zhì)層24可以被圖案化和蝕刻以形成導(dǎo)體12的槽 28。例如，層24可以被光致抗蝕劑或光刻膠覆蓋和暴露。暴露的(未 暴露的)光致抗蝕劑可以被移除，并且在暴露(未暴露)區(qū)域中的電 介質(zhì)層24被蝕刻掉以限定槽或線路28。
0032然后，導(dǎo)電材料26可以被沉積在槽28中。為了幫助導(dǎo)電材 料粘附到氧化物層24，可選的粘附層22可以首先被沉積在槽28中。 在一些實施例中，粘附層22可以是TaN、 WN、 TiW、濺射的鎢或這 些材料的組合。如果鑲嵌導(dǎo)電元件12的導(dǎo)電材料26是鴨，則優(yōu)選TiN 為粘附層22。在包括粘附層22的情況下，其可以通過本領(lǐng)域己知的任 何工藝沉積。當粘附層是TiN時，可以沉積一層TiN或沉積一層Ti并 且隨后通過氮化作用進行處理。在一些其他實施例中，TiN粘附層可以 通過化學氣相沉積(VCD)工藝、物理氣相沉積(PVD)工藝(諸如 濺射)、或原子層沉積(ALD)工藝被沉積。在一個實施例中，TiN層 22可以通過濺射沉積成20埃到約500埃的厚度。
0033然后，導(dǎo)電材料26可以被沉積在粘附層22上，如圖2中所 示。導(dǎo)電材料26可以由多種導(dǎo)電金屬中的任何一種形成(如鉭、鈦、 鴿、鋁、銅、鈷、及其合金等)。例如，當導(dǎo)電材料26是鎢時，其可 以通過任何適當工藝沉積，諸如CVD工藝或PVD工藝。在一個實施 例中，鎢通過CVD工藝沉積。導(dǎo)電元件12的厚度可以取決于所想要 的導(dǎo)電元件12的電阻極限。在一個實施例中，厚度可以是約200埃到 4000埃，在另一個實施例中，厚度可以約為3000埃。如此處所使用的， 厚度指沿正交于基底方向測量的垂直厚度。寬度指平行于基底的平面 上的線路或結(jié)構(gòu)的寬度。0034槽28內(nèi)粘附層22和導(dǎo)電材料26的沉積還導(dǎo)致在氧化物24 上粘附材料和導(dǎo)電材料的外敷層，其將多個導(dǎo)電元件12隔離。為了移 除該外敷層，在氧化物24上外敷的導(dǎo)電材料26和粘附層22可以被平 坦化?？梢允褂萌魏芜m當?shù)钠教够に噲?zhí)行平坦化，諸如CMP。
0035然后，圖1的存儲器單元陣列14的各個存儲器單元15可以 形成在第一組導(dǎo)體12上。在一些實施例中，存儲器單元15可以包括 二極管的兩個部分，和具有可選阻擋層的反熔絲。如圖3A所示，在一 個實施例中，阻擋層32可以被沉積在電介質(zhì)24和導(dǎo)體12的平坦化表 面上。阻擋層32的作用是防止形成導(dǎo)體12的導(dǎo)電材料26和沉積在導(dǎo) 體12上的半導(dǎo)體層之間的不希望的相互作用。阻擋層32可以沉積為 導(dǎo)體12和電介質(zhì)24上的覆蓋層。阻擋層32可以是任何適當?shù)淖钃醪?料，諸如WN、 TaN、 TiN等，并且可以以上述討論的關(guān)于沉積粘附層 22的任何方式沉積。在導(dǎo)電元件12是鎢的實施例中，其中一個實施例 中的阻擋層32可以是TiN。阻擋層的厚度可以是能夠提供阻擋功能的 任何厚度。在一個實施例中，厚度可以是約20埃到約500埃，并且在 另一個實施例中，厚度約為100埃。
0036在圖3A的實施例中，重摻雜的第一類半導(dǎo)體(如N型或P 型硅)的層34被沉積，如圖所示。該層34可以與阻擋層3 2形成到圖 1中導(dǎo)體12的歐姆接觸。重摻雜層34可以使用任何適當?shù)某练e和摻雜 方法形成。在一個實施例中，重摻雜半導(dǎo)體34可以是N型硅，如圖所 示，并且其厚度可以是約100埃到超過2000埃，優(yōu)選為約500埃。圖 3A所示實施例中的層34的摻雜濃度約為1X1019個原子/cn^到約IX 1021個原子/cm3，并且在一個實施例中約為5X10"個原子/cm3。
0037在一個實施例中，犧牲材料，諸如電介質(zhì)材料(如Si3N》的 層36可以通過任何已知方法沉積在重摻雜層34上。犧牲材料可以是 任何適當材料，諸如二氧化硅、氮化硅、氮氧化硅等。如所說明的， 在一個實施例中，犧牲電介質(zhì)可以是Si3N4，其被沉積的厚度約為3000 埃。犧牲層36的厚度根據(jù)所希望制造的柱結(jié)構(gòu)的厚度來選擇。在沉積 犧牲材料層36之前，薄氧化硅層(如12-20埃)可以被允許形成在半 導(dǎo)體層34上。該本征氧化層可以有利地保護半導(dǎo)體層34。0038
一旦犧牲層36被沉積，則晶片可以被圖案化和蝕刻。為此目 的，在一個實施例中，硬掩模38 (如黑色抗反射涂層(DARC)、底層 抗反射涂層(BARC)或氧化層)和光致抗蝕劑材料40可以被沉積在 犧牲層36上。在一個實施例中，硬掩模38的厚度可以約為320埃， 光致抗蝕劑的厚度約為1600埃。光致抗蝕劑材料40可以通過光掩模
(未顯示)被暴露以限定存儲器單元15的外圍41 (參見圖3B)。圖 3B說明俯視的柱形存儲器單元15的陣列14的一個示例。在一個實施 例中，存儲器單元可以被布置成圖3B示例中所示的行和列的二維陣 列。在示例性實施例中，每個存儲器單元15的直徑43可以是 45nm-130nm，并且存儲器單元15可以以45nm-130nm的距離被間隔。 這些尺寸可以具有較寬的變化范圍，并且由所使用的光刻技術(shù)限制。
0039在光致抗蝕劑40暴露后，每個存儲器單元的外圍41之外的 區(qū)域42可以通過適當?shù)墓に嚤灰瞥?如干蝕刻工藝)。如圖4所示， 存儲器單元14的外圍之外的區(qū)域42通過硬掩模38、犧牲層36、第一 類半導(dǎo)體層34和阻擋層32被蝕刻以暴露蝕刻區(qū)域42底層處的絕緣層 24。在蝕刻步驟之后，剩余的光致抗蝕劑40可以被移除。HF清潔歩 驟可以用來移除任何剩余的光致抗蝕劑并且清潔氧化物的表面。該步 驟可以產(chǎn)生由犧牲材料36柱頂部覆蓋的柱形半導(dǎo)體元件35組成的柱 形元件陣列。
0040如圖5的實施例中所示，在移除光致抗蝕劑之后，蝕刻區(qū)域 42可以使用任何適當絕緣材料44填充(如氧化硅、氮氧化硅等)。當
絕緣材料是氧化硅時，氧化硅可以通過適當?shù)某练e工藝被沉積(如 CVD、高濃度等離子CVD (HDPCVD)等)。在一個實施例中，絕緣 材料44可以是高濃度等離子二氧化硅(圖5中所示的HDP)。在填充 蝕刻區(qū)域以后，表面可以被平面化。任何適當?shù)募夹g(shù)(如CMP)可以 用來平坦化表面并且移除任何剩余的DARC。在平面化步驟中，硬掩 模38與小部分的犧牲材料30和氧化物44可以被一起移除，如圖所示， 以提供平坦的表面。
0041接下來，下到第一類半導(dǎo)體重摻雜層34表面的位于每個存儲 器單元15的外圍41內(nèi)的犧牲材料被移除，如圖6示例中所說明。蝕
12刻可以通過任何與犧牲材料(如Si3N》兼容的蝕刻工藝(如濕蝕刻)
完成，并且該蝕刻工藝在犧牲材料、絕緣材料44 (如HDP)及重摻雜 硅34之間有良好的選擇性。移除存儲器單元15的外圍41內(nèi)的犧牲材 料36形成由絕緣材料44組成的塑模47，如圖6實施例中所說明。塑 模47的外圍41內(nèi)的開口區(qū)域46與重慘雜半導(dǎo)體34柱形結(jié)構(gòu)自對準， 這是因為所述層34和犧牲層36在共享的掩模和蝕刻步驟中被圖案化。 該自對準消除了當 一 個層單獨地與下面的層對準時所產(chǎn)生的空問誤 差，從而允許更小的結(jié)構(gòu)尺寸和更高的產(chǎn)量。
0042接下來，外圍41內(nèi)(如塑模47內(nèi))的區(qū)域46可以被回填半 導(dǎo)體材料48，如圖7所示。在填充之前執(zhí)行HF浸泡(如在100: l的 HF中浸泡30秒)以移除半導(dǎo)體34上的任何本征氧化物并為填充清潔 表面。在一個實施例中，當?shù)谝活惖闹負诫s半導(dǎo)體34是N+硅時，則 半導(dǎo)體48可以是，例如，輕摻雜N-硅，如圖所示。回填半導(dǎo)體材料 48可以通過任何適當沉積和摻雜方法被沉積，并且可以被沉積為多晶 硅。在所說明的實施例中，半導(dǎo)體材料48的厚度可以在約500埃到5000 埃的范圍內(nèi)，但在一個實施例中，其厚度可以是約2500埃。在一個實 施例中，層48的摻雜濃度可以為約為1X1015個原子/cn^到約1X1018 個原子/cm3。在另一個實施例中，硅在非有意摻雜的情況下被沉積，這 是因為瑕疵將有效地使硅層呈輕N-型。半導(dǎo)體材料48的表面可以被平
坦化以移除多余的半導(dǎo)體材料并且提供光滑、平坦的表面。平坦化可 以通過任何適當技術(shù)，諸如CMP，執(zhí)行，并且接下來可以通過HF浸 泡以清潔表面。
0043在平坦化部分完成的陣列后，犧牲材料(諸如電介質(zhì)材料) 的另一個層50可以使用任何已知的沉積方法被沉積在輕摻雜半導(dǎo)體 48和絕緣材料44上，如圖8所示。犧牲材料可以是任何適當?shù)牟牧希?諸如，如所說明的，可以是氮化硅。犧牲材料層50可以被沉積在本征 氧化層64上，其可以被允許在輕摻雜半導(dǎo)體48上生長。犧牲材料50
的厚度可以主要由存儲器的下一個導(dǎo)體層的所希望的厚度決定。在一 個實施例中，厚度可以約為3000埃。犧牲層50可以被硬掩模52 (如 DARC、 BARC等)覆蓋和光致抗蝕劑層54，如圖8所示。0044然后，如圖所示，光致抗蝕劑層54可以通過光掩模(未顯示) 暴露以被圖案化進而限定移除光致抗蝕劑58的區(qū)域。應(yīng)該注意，圖中 顯示了線路58，其應(yīng)被理解為正交于頁面以便說明存在多條平行線路。 然而，在實際結(jié)構(gòu)中，其可以平行于頁面并且正交于結(jié)構(gòu)IO的底層處 的導(dǎo)體12。在光致抗蝕劑54被圖案化后，執(zhí)行蝕刻以移除光致抗蝕劑 54被移除的區(qū)域58中的硬掩模層52和犧牲材料50，形成蝕刻區(qū)域60 和犧牲材料51的軌道(rails)，如圖9所示。蝕刻可以使用任何適當工 藝(如干蝕刻)以蝕刻硬掩模32和犧牲材料50。在蝕刻之后，剝落的 光致抗蝕劑54和表面可以使用例如HF清潔以移除任何剩余的光致抗 蝕劑。
0045在光致抗蝕劑54被移除之后，軌道51之間的蝕刻區(qū)域60可 以使用任何適當?shù)慕^緣材料62被填充，諸如HDP氧化物，如圖10所 說明。多余的絕緣材料62可以被移除并且表面通過任何適當?shù)钠教够?工藝被平坦化，諸如CMP，接下來進行后CMP清潔步驟。該CMP工 藝也可以移除電介質(zhì)柱部分51的小部分66，如圖所示。
0046如圖11所示，犧牲材料51可以被移除以產(chǎn)生具有溝槽或槽 68的電介質(zhì)材料62的塑模進而用于在輕摻雜半導(dǎo)體柱上形成導(dǎo)體。在 一個實施例中，將氮化硅用于電介質(zhì)柱部分51，如圖10所示。該移除 步驟可以使用最初的HF蝕刻，接下來通過濕蝕刻氮化硅以在柱存儲器 元件14上形成與其對準的溝槽。在柱元件14上形成導(dǎo)體塑模的方法 的顯著優(yōu)點是減少了對偏移的敏感度。例如，在圖9和10中所示的實 施例中，使用氮化硅作為犧牲材料，當?shù)璞晃g刻時，在軌道51的 位置和柱形存儲器元件15之間將產(chǎn)生該掩模的一些未對準。然而，因 為濕蝕刻氮化硅對二氧化硅是高選擇性的，所以本征氧化物64保護下 面的柱形存儲元件15的半導(dǎo)體材料48。此外，由于獨特的工藝，即使 氮蝕刻切入未對準區(qū)域的柱形存儲元件15的半導(dǎo)體材料48中，隨后 的氧化物填充步驟將填充損壞的區(qū)域。因此，偏移敏感度被顯著地減 少，這可以允許較小的結(jié)構(gòu)尺寸和高的產(chǎn)量。
0047電介質(zhì)蝕刻之后可以進行離子注入工藝以在存儲柱元件14的 頂部產(chǎn)生高摻雜區(qū)70，如圖所示。離子注入可以使用任何適當?shù)碾x子注入技術(shù)執(zhí)行。在一個實施例中，離子注入技術(shù)可以使用以偏離垂直 方向的一個角度旋轉(zhuǎn)離子束的已知技術(shù)，如圖ll中所示。例如，在所
說明的實施例中，P型區(qū)70可以通過注入硼離子(如使用BF2 、 B, i等) 產(chǎn)生以形成厚度約為500埃的峰值濃度，并且使用偏離垂直方向大約7。 的角度旋轉(zhuǎn)。在另一個實施例中，離子束可以是0。角(即垂直方向)。 在離子注入步驟之后，注入?yún)^(qū)域的表面可以使用HF浸泡被清潔，其可 以移除任何本征氧化物(如在100: 1的HF中浸泡30秒)。
0048每個存儲柱元件15形成二極管并且還可以包括反熔絲。在說 明的實施例中，柱元件在底層使用高摻雜N+型區(qū)34被形成，在頂層 使用高摻雜P+型區(qū)70被形成。其它實施例可以使用N+、 N-、 P+和 P-的多種組合，如P+用于底層34以及N+頂層區(qū)域70。此外，反熔絲 也可以被形成為柱存儲元件15的一部分。因此，在圖12所說明的實 施例中，在離子注入和HF浸泡之后，反熔絲72可以使用任何適當?shù)?氧化物形成工藝被生成，例如，通過在650°C的溫度下在氧氣和氮氣 中氧化下面的硅大約60秒。該氧化物的厚度可以在約10埃到100埃 的范圍，并且在一個實施例中，可以約為17埃到22埃。
0049在反熔絲被形成之后，溝槽68可以被導(dǎo)電材料填充以通過沉 積導(dǎo)電材料形成導(dǎo)體74，如圖12所示。為了改進導(dǎo)體到反熔絲層72 的粘附，粘附層76可以首先被沉積在溝槽68中。粘附層76可以是任 何適當?shù)恼掣讲牧希T如TaN、 WN、 TiW、 TiN等。在一個實施例中， 導(dǎo)體74的導(dǎo)體材料可以是厚度約為2000-4000埃的鎢，并且粘附層可 以是厚度約為50-200埃的TiN。在導(dǎo)電材料被沉積后，多余的被移除 并且使用任何適當?shù)钠教够に噷Ρ砻嫫教够?，諸如CMP。平坦化工 藝可以移除導(dǎo)體74和電介質(zhì)62的部分頂部，同時提供一個平坦表面 80以進一步加工。
0050圖12 (還有圖1)的生成結(jié)構(gòu)是由多個存儲元件14及導(dǎo)體12 和16組成的存儲器陣列10。相同結(jié)構(gòu)的存儲器陣列的其他級可以使用 上述方法形成在平坦化表面80上。
0051本發(fā)明不限于所述方法示例的具體細節(jié)，可以考慮其他修改 和應(yīng)用。在不偏離本文包括的本發(fā)明的思想和范圍的情況下，可以在
15上述方法中進行某些其他改變。例如，盡管本發(fā)明是關(guān)于非易失性存 儲器進行描述的，但本發(fā)明的方法和設(shè)備可以用于多種存儲系統(tǒng)中。 因此，上述描述的主題應(yīng)被認為是示例性的。
權(quán)利要求
1.一種形成存儲器單元的結(jié)構(gòu)的方法，所述方法包括a)形成重摻雜半導(dǎo)體材料的第一柱形元件；b)形成具有與所述第一柱形元件自對準的開口的第一類絕緣材料的塑模；及c)在所述塑模上沉積第二半導(dǎo)體材料以形成置于所述第一柱形元件上并且與所述第一柱形元件對準的第二柱形元件。
2. 根據(jù)權(quán)利要求1所述的方法，其中形成所述第一柱形元件的步 驟包括在導(dǎo)體上沉積半導(dǎo)體層并且在所述半導(dǎo)體層上沉積第二類電介 質(zhì)的層；及圖案化并蝕刻所述半導(dǎo)體層和所述第二類電介質(zhì)的所述層以形成 頂部覆蓋柱形電介質(zhì)層的所述第一柱形元件。
3. 根據(jù)權(quán)利要求2所述的方法，其中形成塑模的步驟包括沉積所 述第一類電介質(zhì)以便填充所述第一柱形元件周圍的空間并且移除所述 第二電介質(zhì)材料以形成所述塑模。
4. 根據(jù)權(quán)利要求2所述的方法，其中所述重摻雜半導(dǎo)體材料是N型，并且所述第二類電介質(zhì)是Si3N4。
5. 根據(jù)權(quán)利要求2所述的方法，其中所述重摻雜半導(dǎo)體是N型并 且進一步包括摻雜至少部分所述第二柱形元件以形成重摻雜P型區(qū)的 步驟。
6. 根據(jù)權(quán)利要求2所述的方法，其中所述重摻雜半導(dǎo)體是P型并 且進一步包括摻雜至少部分所述第二柱形元件以形成重摻雜N型區(qū)的 步驟。
7. 根據(jù)權(quán)利要求1所述的方法，其中形成所述第一柱形元件的步驟包括在重摻雜半導(dǎo)體材料的所述第一柱形元件構(gòu)成的部分上形成具 有由犧牲材料組成的部分的柱，并且形成塑模的步驟包括使用所述第 一絕緣材料填充所述柱周圍的空間并且移除所述犧牲材料以形成具有 與所述柱部分對準的開口的所述塑模。
8. 根據(jù)權(quán)利要求7所述的方法，進一步包括形成具有溝槽的電介質(zhì)塑模，所述溝槽在在所述第二柱形元件上并與所述第二柱形元件基 本對準，以及摻雜部分所述第二半導(dǎo)體層以形成第二重摻雜半導(dǎo)體區(qū)。
9. 根據(jù)權(quán)利要求8所述的方法，其中形成所述電介質(zhì)塑模進一步 包括在所述第二半導(dǎo)體柱形元件上形成本征氧化物；在所述第二半導(dǎo) 體柱形元件和所述第一絕緣材料上沉積電介質(zhì)層；蝕刻所述電介質(zhì)層 以在每一側(cè)具有空間的所述第二柱形元件上形成對準的電介質(zhì)材料軌 道；使用電介質(zhì)材料填充所述空間；以及移除電介質(zhì)材料線路以在所 述第二柱形元件上形成基本對準的所述溝槽。
10. 根據(jù)權(quán)利要求7所述的方法，進一步包括使用導(dǎo)電材料填充所 述溝槽以形成導(dǎo)體。
11. 一種形成存儲器單元的方法，其包括a) 形成柱形半導(dǎo)體元件，其包括重摻雜的第一半導(dǎo)體層和位于所 述第一半導(dǎo)體層上并且與所述第一層對準的第二半導(dǎo)體層；b) 形成具有與所述柱形半導(dǎo)體元件基本對準的圖案化溝槽開口的 第一絕緣材料的塑模；c) 摻雜部分所述第二半導(dǎo)體層以形成第三半導(dǎo)體層；d) 使用導(dǎo)電材料填充所述溝槽。
12. 根據(jù)權(quán)利要求11所述的方法，其中形成所述塑模的步驟包括 在所述第二半導(dǎo)體層上形成電介質(zhì)層；圖案化和蝕刻所述電介質(zhì)以形 成與所述柱形半導(dǎo)體元件對準的所述電介質(zhì)的軌道；使用所述第一絕 緣材料填充所述電介質(zhì)軌道周圍的空間；及移除所述電介質(zhì)軌道以形成所述溝槽。
13. 根據(jù)權(quán)利要求11所述的方法，其中所述第一半導(dǎo)體層是N型 半導(dǎo)體并且所述絕緣材料是Si02。
14. 根據(jù)權(quán)利要求11所述的方法，進一步包括形成置于所述第三 半導(dǎo)體層上的反熔絲層。
15. 根據(jù)權(quán)利要求12所述的方法，進一步包括在填充所述電介質(zhì) 軌道周圍的所述空間后進行平坦化以暴露所述軌道。
16. 根據(jù)權(quán)利要求14所述的方法，進一步包括在填充所述溝槽之 前，在所述反熔絲層上形成阻擋層。
17. —種形成存儲器單元陣列的方法，所述方法包括a) 形成重摻雜半導(dǎo)體材料的第一多個柱形元件；b) 形成具有多個開口的絕緣材料的塑模，其中每個開口與所述第 一多個柱形元件中對應(yīng)的一個自對準；及c) 在所述塑模上沉積第二半導(dǎo)體材料以形成被置于所述第一多個 柱形元件中對應(yīng)的一個上并且與所述第一多個柱形元件中對應(yīng)的一個 對準的對應(yīng)的第二柱形元件。
18. 根據(jù)權(quán)利要求17所述的方法，其中形成所述第一多個柱形元 件的步驟包括在導(dǎo)體上沉積半導(dǎo)體層并且在所述半導(dǎo)體層上沉積電介 質(zhì)層；及 圖案化和蝕刻所述半導(dǎo)體層和所述電介質(zhì)層以形成頂部覆蓋有柱 形電介質(zhì)層的所述第一多個柱形元件。
19. 根據(jù)權(quán)利要求18所述的方法，其中形成所述塑模的步驟包括 沉積所述絕緣材料以便填充所述第一多個柱形元件周圍的空間并且移 除所述電介質(zhì)材料以形成所述塑模。
20. 根據(jù)權(quán)利要求18所述的方法，其中所述重摻雜半導(dǎo)體材料是 N型，并且所述電介質(zhì)是氮化硅。
21. 根據(jù)權(quán)利要求18所述的方法，其中所述重摻雜半導(dǎo)體是N型 并且進一步包括摻雜至少部分所述第二柱形元件以形成重摻雜P型區(qū) 的步驟。
22. 根據(jù)權(quán)利要求18所述的方法，其中所述重摻雜半導(dǎo)體是P型 并且進一步包括摻雜至少部分所述第二柱形元件以形成重摻雜N型區(qū) 的步驟。
23. 根據(jù)權(quán)利要求17所述的方法，其中形成所述第一多個柱形元 件的步驟包括在重摻雜半導(dǎo)體材料的所述第一柱形元件構(gòu)成的部分上 形成具有由犧牲材料構(gòu) 成的部分的多個柱，并且形成塑模的步驟包括 使用所述絕緣材料填充所述多個柱周圍的空間并且移除所述犧牲材料 以形成具有與所述柱部分對準的開口的所述塑模。
24. 根據(jù)權(quán)利要求23所述的方法，進一步包括形成具有溝槽的電 介質(zhì)塑模，所述溝槽在在所述第二柱形元件上并與所述第二柱形元件 基本對準，以及摻雜部分所述第二半導(dǎo)體層以形成第二重摻雜半導(dǎo)體 區(qū)。
25. 根據(jù)權(quán)利要求24所述的方法，其中形成所述塑模進一步包括 在所述第二半導(dǎo)體柱形元件上形成本征氧化物；在所述第二半導(dǎo)體柱 形元件、所述本征氧化物和所述第一絕緣材料上沉積電介質(zhì)層；蝕刻 所述電介質(zhì)層以在每一側(cè)具有空間的所述第二柱形元件上形成對準的 電介質(zhì)材料軌道；使用絕緣材料填充所述空間；以及移除電介質(zhì)材料 線路以在所述第二柱形元件上形成基本對準的所述溝槽。
26. 根據(jù)權(quán)利要求13所述的方法，進一步包括使用導(dǎo)電材料填充 所述溝槽以形成導(dǎo)體。
全文摘要
本發(fā)明公開了一種使用鑲嵌制造技術(shù)形成三維、非易失性存儲器陣列的方法。形成一組底層導(dǎo)體并且在其上形成一組重摻雜半導(dǎo)體材料的第一柱形元件。絕緣材料形成的塑模具有與第一柱形元件自對準的柱形開口并且第二半導(dǎo)體材料被沉積在塑模上以形成與第一柱形元件對準的第二柱形元件。形成的柱形元件可以通過形成另一個具有與柱形元件對準的溝槽開口的絕緣材料塑模被進一步處理，然后使用導(dǎo)電材料填充溝槽以形成耦合到柱形元件的導(dǎo)體。
文檔編號H01L27/115GK101689551SQ200880019869
公開日2010年3月31日 申請日期2008年4月10日 優(yōu)先權(quán)日2007年4月12日
發(fā)明者C·李, C·派蒂, K-J·夏 申請人:桑迪士克3D公司