包括具有導(dǎo)電覆層的摻雜半導(dǎo)體線的集成電路的制作方法

文檔序號：6901872閱讀：184來源：國知局

導(dǎo)航： X技術(shù)> 最新專利>電氣元件制品的制造及其應(yīng)用技術(shù)

專利名稱：包括具有導(dǎo)電覆層的摻雜半導(dǎo)體線的集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種包括具有導(dǎo)電覆層的摻雜半導(dǎo)體線的集成電路。
背景技術(shù)：
一種類型的存儲器是電阻式存儲器。電阻式存儲器利用存儲元件的阻值來存儲一位或多位的數(shù)據(jù)。例如，^皮編程為具有高電阻值的存儲元件可表示邏輯"l"的數(shù)據(jù)位值，而被編程為具有低電阻值的
存儲元件可表示邏輯"0"的H據(jù)位值。典型地，通過向存4諸元件施加
電壓脈沖或電流脈沖來電切換存儲元件的電阻值。
一種類型的電阻式存儲器是相變存儲器。相變存儲器使用電阻存儲元件中的相變材料。相變材料呈現(xiàn)出至少兩種不同的狀態(tài)。相變材料的狀態(tài)可以被稱為非晶態(tài)和晶態(tài)，其中，非晶態(tài)是指更加無序的原子結(jié)構(gòu)，而晶態(tài)是指更加有序的棚4各。非晶態(tài)通常顯示出比晶態(tài)更高的電阻率。此外，一些相變材料表現(xiàn)出具有不同的電阻率
并可凈皮用于存^諸l史據(jù)位的多種晶態(tài)，例如，面心立方(FCC)狀態(tài) 和六方最密堆積(HCP)狀態(tài)。在以下的描述中，非晶態(tài)通常是指具有更高電阻率的狀態(tài)，而晶態(tài)通常是指具有更低電阻率的狀態(tài)。
可以可逆地引發(fā)相變材料中的相變。以這種方式，存儲器可以響應(yīng)于溫度改變乂人非晶態(tài)轉(zhuǎn)變?yōu)榫B(tài)以及乂人晶態(tài)轉(zhuǎn)變?yōu)榉蔷B(tài)。相變材料的溫度改變可以通過將電流驅(qū)動穿過相變材料自身或者通過將電流驅(qū)動穿過與相變材料相鄰的電阻加熱器來實現(xiàn)。利用這兩種方法，相變材料的可控加熱引起相變材料內(nèi)的可控相變。
包括具有由相變材料制成的多個存儲單元的存儲陣列的相變存儲器可以被編程以利用相變材料的存儲狀態(tài)來存儲數(shù)據(jù)。一種在該類型的相變存儲器件中讀和寫數(shù)據(jù)的方式是控制施加給相變材料的電流和/或電壓脈沖。每個存儲單元中的相變材料的溫度通常對應(yīng)于電流和/或電壓的施加等級來實現(xiàn)加熱。
為了實現(xiàn)更高密度的相變存儲器，相變存儲單元可以存儲多位數(shù)據(jù)。相變存儲單元中的多位存儲可以通過對相變材料進(jìn)行編程以具有中間電阻值或狀態(tài)來實現(xiàn)，其中，多位或多級相變存4諸單元可以-陂寫為多于兩個的狀態(tài)。如果將相變存4諸單元編程為三個不同電
阻等級中的一個，則每個單元可以存^f諸1.5位的凄t據(jù)。如果將相變
存4諸單元編程為四個不同電阻等級中的一個，則每個單元可以存儲
2位的數(shù)據(jù)等等。為了將相變存儲單元編程為中間電阻值，經(jīng)過適合的寫策略控制與非晶態(tài)材料共存的晶態(tài)材料的量，從而控制單元電阻。
一種類型的存儲陣列包括用于選^奪讀和寫訪問的存〗諸單元的才參雜石圭線或配線。重4參雜的石圭線可以7 義載編禾呈電流、讀電流，或者
提供諸如7>共或接地的電位網(wǎng)。然而，線的電流密度受到限制，并
且線的電阻率通常較高乂人而導(dǎo)致經(jīng)過線不期望的壓降。在4吏用二極
管選擇器件的存儲陣列中，線增加了存儲單元之間的干擾。
由于這些和其他原因而需要本發(fā)明。

發(fā)明內(nèi)容
一個實施例提供了一種集成電路。該集成電路包括存儲單元的陣列和形成在半導(dǎo)體基板中的摻雜半導(dǎo)體線。摻雜半導(dǎo)體線連接至
一行存儲單元。集成電路包括與摻雜半導(dǎo)體線接觸的導(dǎo)電覆層。

附圖是為了4是供對本發(fā)明的進(jìn)一步理解，并且并入和組成本"i兌明書的一部分。附圖示出了本發(fā)明的實施例，并與i兌明書一起用于解釋本發(fā)明的原理。通過參照以下詳細(xì)的描述，可以更好地理解本發(fā)明的其他實施例和本發(fā)明的許多優(yōu)點。附圖的元件相對于彼此并不成比例。類似的參考標(biāo)號表示對應(yīng)類似的部分。
圖1是示出系統(tǒng)的一個實施例的才匡圖2A是示出存儲器件的一個實施例的示圖2B是示出存儲器件的另一個實施例的示圖3A示出了包括導(dǎo)電覆層的摻雜半導(dǎo)體線的一個實施例的透視圖3B示出了包括導(dǎo)電覆層的摻雜半導(dǎo)體線的一個實施例的截面圖4示出了包括導(dǎo)電覆層的摻雜半導(dǎo)體線的另一個實施例的透視圖5示出了包括導(dǎo)電覆層的摻雜半導(dǎo)體線的另一個實施例的透視圖；圖6示出了4參雜半導(dǎo)體基才反的一個實施例的截面圖7示出了摻雜半導(dǎo)體基板和硬掩模材料層的一個實施例的截面圖8示出了蝕刻摻雜半導(dǎo)體基板之后的基板、摻雜半導(dǎo)體線和硬掩模材料層的一個實施例的截面圖9示出了基板、摻雜半導(dǎo)體線、硬掩模材料層、覆層材料層和介電材料層的一個實施例的截面圖IOA示出了蝕刻介電材料層和覆層材料層之后的基板、摻雜半導(dǎo)體線、硬掩模材料層、覆層材料層和介電材料層的一個實施例的截面圖IOB示出了蝕刻介電材料層和覆層材料層之后的基板、摻雜半導(dǎo)體線、硬掩模材料層、覆層材料層和介電材料層的另一個實施例的截面圖11示出了蝕刻摻雜半導(dǎo)體線和基板的一部分之后的基板、摻雜半導(dǎo)體線、硬掩模材料層、覆層材料層和介電材料層的一個實施例的截面圖12示出了基板、摻雜半導(dǎo)體線、硬掩模材料層、覆層材料層、介電材料層、淺溝槽隔離(STI)鈍化材料和STI填充材料的一個實施例的截面圖13示出了平面化之后的基板、摻雜半導(dǎo)體線、覆層材料層、介電材料層、STI 4屯化材沖牛和STI填充材并牛的一個實施例的截面圖；圖14示出了蝕刻摻雜半導(dǎo)體基板之后的基板、摻雜半導(dǎo)體線和硬掩模材料層的一個實施例的截面圖15示出了基板、摻雜半導(dǎo)體線、硬掩模材料層、STI鈍化材料和STI填充材料的一個實施例的截面圖16示出了在蝕刻STI鈍化材料和STI填充材料之后的基板、摻雜半導(dǎo)體線、硬掩模材料層、STI鈍化材料和STI填充材料的一個實施例的截面圖17示出了蝕刻硬掩模材料層之后的基板、摻雜半導(dǎo)體線、硬掩才莫材料層、STI鈍化材料和STI填充材料的一個實施例的截面圖18示出了蝕刻摻雜半導(dǎo)體線之后的基板、摻雜半導(dǎo)體線、石更掩才莫材料層、STI 4屯化材并牛和STI填充材并牛的一個實施例的截面圖19示出了基板、摻雜半導(dǎo)體線、硬掩^t材料層、STI鈍化材料、STI填充材料和覆層材料的一個實施例的截面圖20A示出了蝕刻之后的基板、摻雜半導(dǎo)體線、STI鈍化材料和STI填充材料的一個實施例的截面圖20B示出了蝕刻之后的基板、摻雜半導(dǎo)體線、STI鈍化材料和STI填充材料的另一個實施例的截面圖20C示出了蝕刻之后的基板、4參雜半導(dǎo)體線、STI4屯化材料和STI填充材沖+的另一個實施例的截面圖；圖21示出了基板、摻雜半導(dǎo)體線、STI鈍化材料、STI填充材泮+和隔離材并牛層的一個實施例的截面圖22示出了蝕刻隔離材料層之后的基板、摻雜半導(dǎo)體線、STI 鈍化材料、STI填充材料和隔離材料層的一個實施例的截面圖23示出了蝕刻STI鈍化材料、STI填充材料、摻雜半導(dǎo)體線和基板之后的基板、摻雜半導(dǎo)體線、STI鈍化材料、STI填充材料和隔離材坤+層的一個實施例的截面圖24示出了基板、4參雜半導(dǎo)體線、STI鈍化材料、STI填充材料、隔離材料層和覆層材料的一個實施例的截面圖25示出了基板、摻雜半導(dǎo)體線、硬掩模材料層、犧牲材料層和隔離材料層的一個實施例的截面圖26示出了蝕刻隔離材料層之后的基板、摻雜半導(dǎo)體線、硬掩模材料層、犧牲材料層和隔離物的一個實施例的截面圖27示出了蝕刻犧牲材料層和基板之后的基板、摻雜半導(dǎo)體線、硬掩模材料層、犧牲材料層和隔離物的一個實施例的截面圖28示出了基板、摻雜半導(dǎo)體線、硬掩模材料層、犧牲材料層、隔離物、STI鈍化材并+和STI填充材并+的一個實施例的截面圖29示出了蝕刻犧牲材料層之后的基板、摻雜半導(dǎo)體線、硬掩模材料層、犧牲材料層、隔離物、STI鈍化材料和STI填充材料的一個實施例的截面圖；圖30示出了基板、摻雜半導(dǎo)體線、硬掩模材料層、犧牲材料層、隔離物、STI 4屯化材津+、 STI填充材并牛和覆層材料的一個實施例的截面圖31示出了平面化之后的基板、摻雜半導(dǎo)體線、犧牲材料層、隔離物、STI鈍化材料、STI填充材料和導(dǎo)電覆層的一個實施例的截面圖32示出了平面化之后的基板、摻雜半導(dǎo)體線、隔離物、STI 鈍化材料、STI填充材料和導(dǎo)電覆層的一個實施例的截面圖33示出了平面化之后的基板、摻雜半導(dǎo)體線、隔離物、STI 鈍化材料、STI填充材4十和導(dǎo)電覆層的另一個實施例的截面圖34示出了平面化之后的基板、摻雜半導(dǎo)體線、隔離物、STI 鈍化材料、STI填充材料和導(dǎo)電覆層的另一個實施例的截面圖35示出了基板、摻雜半導(dǎo)體線、硬掩模材料層和氣體浸入激光摻雜材料層的一個實施例的截面圖36示出了蝕刻氣體浸入激光摻雜材料層和基板之后的基板、摻雜半導(dǎo)體線、硬掩^f莫材料層和導(dǎo)電覆層的一個實施例的截面圖37示出了基板、摻雜半導(dǎo)體線、硬掩模材料層、導(dǎo)電覆層、 STI鈍化材料和STI填充材料的一個實施例的截面圖；以及
圖38示出了平面化之后的基板、摻雜半導(dǎo)體線、導(dǎo)電覆層、 STI 4屯化材庫牛和STI填充材沖+的一個實施例的截面圖。
具體實施例方式
在下面詳細(xì)的描述中，參照形成描述的一部分并通過可以實現(xiàn) 本發(fā)明的具體實施例的方式示出的附圖。在這點上，參照所描述的附圖使用諸如"上"、"下"、"前"、"后"、"前端"、"末端"的方向術(shù)語。
因為本發(fā)明實施例的部 <?？梢?立于i午多不同的方向，所以方向術(shù)i吾是為了說明的目的而不是用于限制。應(yīng)該理解，可以使用其他實施例，并且在不背離本發(fā)明范圍的情況下可以進(jìn)行結(jié)果或邏輯上的變化。因此，下面的詳細(xì)描述不是用于限制的目的，而使通過所附權(quán) 利要求來限定本發(fā)明的范圍。
圖1是示出系統(tǒng)90的一個實施例的框圖。系統(tǒng)90包括主機92 和存儲器件100。主機92通過通信鏈接94連接至存儲器件100。主機92包括計算機(例如，臺式計算機、膝上型計算機、手持計算機)、便攜式電子設(shè)備(例如，移動電話、個人數(shù)字助理(PDA)、 MP3播放器、視頻播放器)、或使用存儲器的其他適當(dāng)?shù)脑O(shè)備。存
存儲器件。
圖2A是示出存儲器件100a的一個實施例的示圖。在一個實施例中，存儲器件100a是集成電路或集成電路的一部分。存儲器件 100a包括寫電路124、控制器120、存儲陣歹'J 101a和讀電路126。存儲陣歹"101a包括多個相變存儲單元104a 104d (統(tǒng)稱為相變存儲單元104)、多條位線(BL) 112a~112b (統(tǒng)稱為位線112)、多條字線(WL )llOa ~ 110b(統(tǒng)稱為字線110 )和多條7>共或地線(GL ) 114a ~ 114b (纟克一爾為；也線114)。在一個實施例中，相變存4諸單元 104a ~ 104d以4亍和列進(jìn)4亍配置。
在一個實施例中，通過摻雜半導(dǎo)體基板并形成隔離區(qū)以提供半導(dǎo)體材沖牛的捧雜線來在半導(dǎo)體基^反中形成地線114。在一個實施例中，半導(dǎo)體基板是單晶硅基板，且摻雜線是N +摻雜硅線。摻雜線
包括增加線的電流密度并減小線的整體電阻率的導(dǎo)電覆層。導(dǎo)電覆
層包括C、 TiN、硅化物、氣體浸入激光摻雜(GILD)材料或其他適當(dāng)?shù)牟牧?。此外，具有?dǎo)電覆層的摻雜線減小了線兩端的壓降，因此可以被使用，而無需到金屬化層級的后萃殳工藝(BEOL)進(jìn)行 4并^卜(stitching)戶斤需消庫毛的面禾口、。
如這里所使用的，術(shù)語"電連接"不是指元件必須直接連接在一起，而使可以在"電連接"的元件之間設(shè)置中間元件。
存儲陣歹'J 101a通過信號路徑125電連接至寫電路124,通過信號路徑121電連接至控制器120，以及通過信號路徑127電連接至讀電路126。控制器120通過信號路徑128電連接至寫電路124，以及通過^f言號^各徑130電連^妾至讀電^各126。每個相變存4諸單元104 都電連"t妄至字線110、位線112和7>共或地線114。相變存4諸單元 104a電連4妄至4立線112a、字線110a禾口/^共或i也線114a,而才目變存寸諸單元104b電連4妄至位線112a、字線110b和^>共或地線114b。相變存^f諸單元104c電連4妄至4立線112b、字線110a和/>共或地線 114a，而相變存4諸單元104d電連4矣至位線112b、字線110b和 >共或i也線114b。
每個相變存儲單元104都包括相變元件106和晶體管108。雖然晶體管108在所示出的實施例中為場效應(yīng)管(FET)，但在其他實施例中，晶體管108可以是諸如雙極晶體管或3D晶體管結(jié)構(gòu)的其他適當(dāng)?shù)钠骷?。相變存儲單?04a包括相變元件106a和晶體管 108a。相變元件106a的一側(cè)電連4妄至^f立線112a,而相變元件106a 的另一側(cè)電連接至晶體管108a的源極-漏極路徑的一側(cè)。晶體管 108a的源才及-漏招J各徑的另一側(cè)電連4妄至7>共或地線114a。晶體管 108a的4冊極電連4妄至字線110a。相變存儲單元104b包括相變元件106b和晶體管108b。相變元件106b的一側(cè)電連4妄至位線112a,而相變元件106b的另一側(cè)電連接至晶體管108b的源極-漏極路徑的一側(cè)。晶體管108b的源極-漏招」咯徑的另一側(cè)電連4妄至7>共或地線114b。晶體管108b的棚-極電連4妾至字線110b 。
相變存4諸單元104c包4舌相變元件106c和晶體管108c。相變元件106c的一側(cè)電連4妾至位線112b,而相變元件106c的另一側(cè)電連接至晶體管108c的源極-漏極路徑的一側(cè)。晶體管108c的源極-漏才及^各徑的另一側(cè)電連^妄至^^共或地線114a。晶體管108c的棚"f及電連4妾至字線110a。
相變存儲單元104d包括相變元件106d和晶體管108d。相變元件106d的一側(cè)電連4妄至位線112b,而相變元件106d的另一側(cè)電連接至晶體管108d的源極-漏極路徑的一側(cè)。晶體管108d的源極-漏扭j各徑的另一側(cè)電連4妄至7>共或地線114b。晶體管108d的柵-才及電連4妾至字線110b。
在另一個實施例中，每個相變元件106都電連接至公共或地線 114,而每個晶體管108都電連^妄至位線112。例如，對于相變存儲單元104a，相變元件106a的一側(cè)電連4妄至7>共或地線114a。相變元件106a的另一側(cè)電連接晶體管108a的源極-漏極路徑的一側(cè)。晶體管108a的源極-漏極路徑的另一側(cè)電連接至位線112a。
根據(jù)本發(fā)明，每個相變元件106都包含可由多種材料組成的相變材料。通常，包含來自元素周期表VI族的一種或多種元素的^^屬化物合金(chalcogenide alloy)可以有效地用作這種材并+。在一個實施例中，相變元件106的相變材料由石克族化合物復(fù)合材料組成，例如GeSbTe、 SbTe、 GeTe或AglnSbTe。在另一個實施例中，相變才才泮牛是不含石克力矣元素(chalcogen free )的，侈'B口 GeSb、 GaSb、 InSb或GeGalnSb。在其他實施例中，相變材料由任意適當(dāng)?shù)牟牧辖M成，包括元素Ge、 Sb、 Te、 Ga、 As、 In、 Se和S中的一種或多種。
在溫度變化的影響下，每個相變元件106可以乂人非晶態(tài)變?yōu)榫?態(tài)，或者從晶態(tài)變?yōu)榉蔷B(tài)。從而，相變元件106a 106d中的每一個的相變材料中與非晶材料共存的晶態(tài)材料的量定義了用于在存儲器件100a中存儲數(shù)據(jù)的兩種以上的狀態(tài)。在非晶態(tài)下，相變材泮+顯示出與晶態(tài)相比顯著較高的電阻率。因此，相變元件106a 106d的兩種以上的狀態(tài)的電阻率不同。在一個實施例中，兩種以上的狀態(tài)是兩種狀態(tài)且使用二進(jìn)制系統(tǒng)，其中，為兩種狀態(tài)分配位值 "0"和"1"。在另一個實施例中，兩種以上的4犬態(tài)是三種狀態(tài)iU吏用三進(jìn)制系統(tǒng)，其中，為三種狀態(tài)分配位值"O"、 "1，，和"2"。在另一個實施例中，兩種以上的狀態(tài)是四種狀態(tài)，其可以分配諸如"00"、"01"、 "10"和"11"的位值。在其他實施例中，在相變元件的相變材料中，兩種以上的狀態(tài)可以是任意^t量的狀態(tài)。
控制器120包括用于控制存儲器件100a操作的微處理器、微控制器或其他適當(dāng)?shù)倪壿嬰娐??？刂破?20控制存儲器件100a的讀和寫操作，包括通過寫電路124和讀電路126向存儲陣列101a 施加控制和lt據(jù)信號。在一個實施例中，寫電i 各124通過信號路徑 125和位線112向存儲單元104提供電壓脈沖，以對存儲單元進(jìn)行編程。在其他實施例中，寫電路124通過信號路徑125和位線112 向存儲單元104提供電流脈沖，以對存儲單元進(jìn)行編程。
讀電路126通過位線112和信號路徑127讀出存儲單元104的兩種以上的狀態(tài)。在一個實施例中，為了讀取一個存4諸單元104的電阻，讀電路126提供流過一個存儲單元104的電流。然后，讀電路126讀出一個存儲單元104兩端的電壓。在另一個實施例中，讀電路126提供橫跨一個存儲單元104兩端的電壓，并讀出流過一個存儲單元104的電流。在另一個實施例中，寫電路124提供橫跨一個存^f渚單元104兩端的電壓，而讀電i 各126讀出濟(jì)u過一個存〗諸單元 104的電流。在另一個實施例中，寫電路124提供流過一個存儲單元104的電流，而讀電^各126讀出一個存^f諸單元104兩端的電壓。
在相變存4諸單元104a的i殳置才喿作期間，一個或多個i殳置電流或電壓脈沖通過寫電3各124選擇性地激活，并通過位線112a發(fā)送至相變元件106a，乂人而將相變元件106a加熱到其結(jié)晶溫度之上( <旦通常4氐于其熔化溫度)，通過字線110a選4奪激活晶體管108a。以這種方式，相變元件106a在該_沒置纟喿作期間達(dá)到其晶態(tài)或部分晶態(tài) 和部分非晶態(tài)。
在相變存儲單元104a的復(fù)位才乘作期間，一個或多個復(fù)位電流或電壓脈沖通過寫電路124選4奪性地激活，并通過位線112a發(fā)送至相變元4牛106a。復(fù)4立電流或電壓迅速爿尋相變元4牛106a加熱到其溶化溫度之上。在切斷電流或電壓脈沖之后，相變元件106a迅速冷卻到非晶態(tài)或部分非晶態(tài)和部分晶態(tài)。與4吏用類似的電流或電壓脈沖的相變存儲單元104a類似地設(shè)置和復(fù)位存儲陣列101a中的相變存^f諸單元104b ~ 104d和其他相變存卡者單元104。
圖2B是示出存儲器件100b的另一個實施例的示圖。存儲器件 100b與前面參照圖2A描述和示出的存4諸器件100a類似，除了在存儲器件100b中，存儲陣列101a用存儲陣列101b來代替。存儲陣列101b類似于存々者陣列101a，除了在存〗諸陣列101b中用二才及管 109a ~ 109d來^替晶體管108a ~ 108d。
在一個實施例中，通過摻雜半導(dǎo)體基板并形成隔離區(qū)以提供半導(dǎo)體材料的摻雜線來在半導(dǎo)體基板中形成字線110。在一個實施例中，半導(dǎo)體基板是單晶硅基板，且摻雜線是N +摻雜硅線。摻雜線包括增加線的電流密度并減小線的整體電阻率的導(dǎo)電覆層。導(dǎo)電覆層包括C、 TiN、 -圭化物、氣體浸入激光摻雜(GILD)材料或其他適當(dāng)?shù)牟牧稀４送?，具有?dǎo)電覆層的摻雜線減小線兩端的壓降，因
此，可以被使用而無需到金屬化層級的后段工藝(BEOL)進(jìn)行拼補所需消耗的面積。
每個相變存4諸單元104都電連4妄至字線110和位線112。相變存儲單元104a電連4妄至位線112a和字線110a，而相變存〗渚單元 104b電連4妄至位線112a和字線110b。相變存寸諸單元104c電連4妾至位線112b和字線110a，而相變存〗諸單元104d電連4妻至位線112b 和字線110b。
每個相變存儲單元104都包括相變元件106和二極管109。在一個實施例中，可以反轉(zhuǎn)二極管109的極性。相變存儲單元104a 包括相變元件106a和二極管109a。相變元件106a的一側(cè)電連4妻至位線112a，而相變元件106a的另一側(cè)電連接至二極管109a的一側(cè)。二極管109a的另一側(cè)電連接至字線110a。
相變存儲單元104b包括相變元件106b和二極管109b。相變元件106b的一側(cè)電連4妄至位線112a，而相變元件106b的另一側(cè)電連j妄至二4及管109b的一側(cè)。二4及管109b的另一側(cè)電連4妄至字線 110b。
相變存4諸單元104c包括相變元件106c和二才及管109c。相變元件106c的一側(cè)電連4妄至位線112b，而相變元件106c的另一側(cè)電連接至二極管109c的一側(cè)。二極管109c的另一側(cè)電連接至字線110a。
相變存儲單元104d包括相變元件106d和二極管109d。相變元件106d的一側(cè)電連4妄至4立線112b，而相變元件106d的另一側(cè)電連接至二極管109d的一側(cè)。二極管109d的另一側(cè)電連接至字線 110b。在另一個實施例中，每個相變元4牛106老P電連4妄至字線110，而每個二4及管109都電連接至位線112。例如，對于相變存4諸單元 104a,相變元件106a的一側(cè)電連接至字線110a。相變元件106a的另一側(cè)電連4妾二4及管109a的一側(cè)。二才及管109a的另一側(cè)電連4妄至位線112a。存儲器件100b與前面參照圖2A描述和說明的存儲器件100a類似地進(jìn)行操作。
本發(fā)明的實施例涉及基于Si技術(shù)的新存儲技術(shù)，尤其涉及用在單元選擇的存儲陣列中的摻雜Si配線的配線電阻的減小。對于新穎和未來的存儲單元器件(例如，相變隨機存取存儲器(PCRAM) 或磁性隨機存取存儲器(MRAM)單元器件)，高性能的選擇陣列器件用于切換高選擇電流和/或高選擇電壓。在這種情況下，期望將選擇器件的線電阻減小到最小值。典型地，選擇器件是選擇晶體管、雙極晶體管或場效應(yīng)晶體管(FET)等。
一般地，存儲陣列使用重?fù)诫s的Si配線用于單元選擇配線。這些配線用于壽義載編程或讀電流。這些配線還可以用作電位網(wǎng)(例如，接地)。然而，電流密度受到限制，并且這些配線的電阻通常太高導(dǎo)致線兩端有害的壓降以及沿著線電阻不期望的能量損失。
本發(fā)明的實施例才是出了在摻雜Si部分周圍實現(xiàn)高導(dǎo)電覆層線而/人以下的多個4尤點獲得好處，這些伊C點包4舌
-導(dǎo)電覆層允許對以減小的尺寸操作新穎的存儲單元的想法來說很重要的顯著較高的電流密度。
-導(dǎo)電覆層促成線兩端的低壓降，進(jìn)而還導(dǎo)致降低的能量損失和;咸小的干護(hù)G歲文應(yīng)。
-在與如交叉點選擇器件的二極管相結(jié)合的方面是可行的。-導(dǎo)電覆層減小了二極管干擾。
-提出的概念可以應(yīng)用于傳統(tǒng)的Si晶片基板和絕緣覆硅(SOI) 晶片。
畫獲得低電阻連接而無需面積消耗進(jìn)行至BEOL等級。
導(dǎo)電覆層線的制造可以與選擇器件制造處理在時間上分開，也可以包括在選擇器件制造步驟內(nèi)。導(dǎo)電覆層線制造的結(jié)合對于基于二極管的選擇器件、雙極二極管選擇器件或FET類選擇器件來說是不同的。此外，作為選擇，導(dǎo)電覆層線可以直接與存儲單元接觸。作為進(jìn)一步的選擇，選擇器件可間4妄地經(jīng)由存儲單元連接至覆層線。
圖3A示出了包括導(dǎo)電覆層203的摻雜半導(dǎo)體線202的一個實施例的透視圖。在一個實施例中，摻雜半導(dǎo)體線202是由Si基板形成的N +摻雜Si線。導(dǎo)電覆層203側(cè)面地環(huán)繞摻雜半導(dǎo)體線202。導(dǎo)電覆層203包括C、 TiN、硅化物、GILD材料或其他適當(dāng)?shù)膶?dǎo)電材料。在一個實施例中，導(dǎo)電覆層203與摻雜半導(dǎo)體線202的一個垂直側(cè)壁接觸并且不與摻雜半導(dǎo)體線202的另一個垂直側(cè)壁接觸。在一個實施例中，包括N-摻雜Si區(qū)域206和P +摻雜Si區(qū)域208 的二才及管與4參雜半導(dǎo)體線202 4妾觸。石圭*接觸210與P + 4參雜Si區(qū)域 208接觸。在一個實施例中，石圭4妾觸210包括CoSi2、 TiSi2、 NiSi 或其他適當(dāng)石圭化物。
在一個實施例中，字線IIO (圖2B)類4以于具有導(dǎo)電覆層203 的摻雜半導(dǎo)體線202，且二極管109類似于通過N-摻雜Si區(qū)域206 和P +摻雜Si區(qū)域208提供的二極管。在另一個實施例中，地線114 (圖2A)類似于具有導(dǎo)電覆層203的摻雜半導(dǎo)體線202，且每個晶體管108的源極或漏極區(qū)域與摻雜半導(dǎo)體線202接觸。圖3B示出了包括導(dǎo)電覆層203的摻雜半導(dǎo)體線202的一個實施例的截面圖。在基板212中形成摻雜半導(dǎo)體線202。諸如淺溝槽隔離(STI)或其他適當(dāng)隔離的隔離區(qū)域216將包括導(dǎo)電覆層203 的相鄰的摻雜半導(dǎo)體線202彼此隔離。在一個實施例中，導(dǎo)電覆層 203的底面和一個側(cè)壁與4參雜半導(dǎo)體線202 4妄觸。在一個實施例中，為了改善包括導(dǎo)電覆層203的相鄰4參雜半導(dǎo)體線202之間的隔離，適當(dāng)?shù)?參雜基斧反212。 STI隔離和適當(dāng)?shù)膿诫s還用于抑制相鄰線202 之間的漏電流o
圖4示出了包括導(dǎo)電覆層204的摻雜半導(dǎo)體線202的另一個實施例的透視圖。該實施例類似于先前參照圖3A描述和示出的實施例，除了在該實施例中用導(dǎo)電覆層204代替導(dǎo)電覆層203。導(dǎo)電覆層204側(cè)面地圍繞:慘雜半導(dǎo)體線202的一部分。在一個實施例中，導(dǎo)電覆層204的底面和一個側(cè)壁與摻雜半導(dǎo)體線202接觸。在一個實施例中，導(dǎo)電覆層204與4參雜半導(dǎo)體線202的一個垂直側(cè)壁4妻觸而不與摻雜半導(dǎo)體線202的另一個垂直側(cè)壁接觸。
圖5示出了包4舌導(dǎo)電《隻層205的摻雜半導(dǎo)體線202的另一個實施例的透一見圖。該實施例類4以于先前參照圖3A描述和示出的實施例，除了在該實施例中用導(dǎo)電覆層205代替導(dǎo)電覆層203。導(dǎo)電覆層205接觸摻雜半導(dǎo)體線202的垂直側(cè)壁的一部分并延伸到摻雜半導(dǎo)體線202的中心部分內(nèi)。導(dǎo)電覆層205的底面與摻雜半導(dǎo)體線202 接觸。在一個實施例中，導(dǎo)電覆層205與摻雜半導(dǎo)體線202的一個垂直側(cè)壁接觸且不與摻雜半導(dǎo)體線202的另一個垂直側(cè)壁接觸。注意，包括導(dǎo)電覆層205的摻雜半導(dǎo)體線202被適當(dāng)?shù)負(fù)诫s半導(dǎo)體埋藏或包圍，以避免經(jīng)由基板的內(nèi)部配線泄漏。摻雜區(qū)域可以由如硅線的類似摻雜組成。
下面的圖6 ~圖38示出了用于制造包括導(dǎo)電覆層(例如，導(dǎo)電覆層203、 204或205)的摻雜半導(dǎo)體線202的實施例。雖然所示出的實施例集中于使用大塊Si晶片，但這些實施例也可以適用于使用絕緣覆硅(SOI)晶片或其他適當(dāng)?shù)幕濉Ｏ旅娴膱D6~圖13示出了用于制造先前參照圖3A描述和示出的包括導(dǎo)電覆層203的摻雜半導(dǎo)體線202的實施例。
圖6示出了摻雜半導(dǎo)體基板的一個實施例的截面圖。對基板進(jìn) 行摻雜來提供摻雜區(qū)域202a和未摻雜區(qū)域212a。在一個實施例中，對單晶Si基板進(jìn)行摻雜以提供N +摻雜Si區(qū)域202a和未摻雜Si 區(qū)域212a。
圖7示出了摻雜半導(dǎo)體基板和石更掩才莫材料層220a的一個實施例的截面圖。在4參雜區(qū)i或202a上;冗積卞者如SiN或另一種適當(dāng)材泮牛的石更掩才莫，以4是供石更掩才莫材料層。4吏用化學(xué)汽相沉積(CVD)、高密度等離子體化學(xué)汽相沉積(HDP-CVD)、原子層沉積(ALD)、金屬有才幾4匕學(xué)汽相沉積(MOCVD)、物理汽相沉積(PVD)、噴射汽相沉積(JVD)或其他適當(dāng)?shù)某练e才支術(shù)來沉積石更掩4莫材料層。然后，使用光刻工藝或其他適當(dāng)?shù)墓に噥韴D樣化石更掩才莫材料層，并露出摻雜區(qū)域202a的部分，以提供硬掩模材料層220a。在一個實施例中，硬掩才莫材料層220a包括硬掩才莫材料的線。
圖8示出了蝕刻摻雜區(qū)域202a之后的基4反212a、摻雜半導(dǎo)體線202和硬掩模材料層220a的一個實施例的截面圖。摻雜區(qū)域202a 的露出部分被蝕刻以提供開口 221。在一個實施例中，開口221是溝槽。在一個實施例中，^參雜區(qū)域202a的露出部分^皮蝕刻以4是供在基々反212a上留下半導(dǎo)體材沖牛202的開口 221。在一個實施例中，開口 221下面的基板212a的部分也被蝕刻。然后，對基板212a進(jìn) 4亍才參雜以〗吏摻雜半導(dǎo)體線202之間的漏電流最小。
圖9示出了基才反212a、摻雜半導(dǎo)體線202、硬掩才莫材料層220a、覆層材料層222a和介電材沖牛層224a的一個實施例的截面圖。在硬_掩模材料層220a、摻雜半導(dǎo)體線202和基板212a的露出部分上沉積諸如C、 TiN或另一種適當(dāng)導(dǎo)電材料的覆層材料，以提供覆層材料層222a 。使用CVD、 HDP-CVD 、 ALD、 MOCVD、 PVD、 JVP
或其4也適當(dāng)沉積才支術(shù)來沉積覆層材并牛層222a。
在覆層材并+層222a上沉積T者如Si02、 SiN、非導(dǎo)電無定形^碳或另一種適當(dāng)?shù)慕殡姴牧系慕殡姴牧?，以提供介電材料?24a。使用 CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP或其他適當(dāng)沉積技術(shù)來沉積介電材并牛層224a。
圖IOA示出了蝕刻介電材料層224a和覆層材料層222a之后的基板212a、摻雜半導(dǎo)體線202、硬掩模材料層220a、覆層材料層 222b和介電材料層224b的一個實施例的截面圖。開口 221底部的介電材#+層224a和覆層材坤+層222a的部分^皮選l奪性地蝕刻，以露出半導(dǎo)體線202的一部分且才是供介電材料層224b和覆層材料層 222b。
圖IOB示出了蝕刻介電材料層224a和覆層材料層222a之后的基板212a、摻雜半導(dǎo)體線202、硬掩模材料層220a、覆層材料層 222c和介電材^)"層224c的另一個實施例的截面圖。在該實施例中，介電材料層224a和覆層材料層222a —皮隔離蝕刻，以露出硬掩沖莫材料層220a和摻雜半導(dǎo)體線202的一部分，以提供介電材料層224c 和覆層材料層222c。雖然下面的圖11和圖12包括介電材料層224c 和覆層材料層222c ，但可以代替介電材料層224c和覆層材料層222c 來4吏用參照圖10A示出的介電材料層224b和覆層材沖牛層222b。
圖11示出了蝕刻摻雜半導(dǎo)體線202和基板212a的一部分之后的基板212b、 4參雜半導(dǎo)體線202、硬掩才莫材料層220a、覆層材料層 222c和介電材^牛層224c的一個實施例的截面圖。4參雜半導(dǎo)體線202的露出部分和任選地基板212a的下面部分被蝕刻，以4是供開口 228 和基板212b。
圖12示出了基板212b、摻雜半導(dǎo)體線202、硬掩模材料層220a、覆層材料層222c、介電材料層224c、 STI鈍化材料230a和STI填充材料216a的一個實施例的截面圖。介電材料層224c和基板212b 的露出部分經(jīng)受STI鈍化處理，以氧化介電材料層224c和基板212b 的露出表面，從而提供STI填充材料216a。在一個實施例中，在 STI鈍化處理期間以標(biāo)223示出的覆層材料層222c的部分也可以被氧化。
在硬掩才莫材料層220a、覆層材料層222c、介電材料層224c、 STI鈍化材料230a和STI填充材料216a的露出部分上沉積諸如 Si02、氟化硅玻璃(FSG)、硼磷硅玻璃(BPSG)、硼硅玻璃(BSG ) 或其他適當(dāng)?shù)慕殡姴牧系腟TI填充材料，以提供STI填充材料216a。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP或其4也適當(dāng) 沉積:技術(shù)來沉積STI填充材沖+ 216a。
圖13示出了平面化之后的基板212b、摻雜半導(dǎo)體線202、導(dǎo) 電覆層203、介電材料224、 STI鈍化材料230b和STI填充材料216 的一個實施例的截面圖。STI填充材料216a、硬掩才莫材料層220a、覆層材料層222c、介電材料層224c和STI鈍化材料230a被平面化以露出摻雜半導(dǎo)體線202,從而提供導(dǎo)電覆層203、介電材料224、 STI鈍化材料230b和STI填充材料216。使用化學(xué)機械平面化 (CMP )或另一種適當(dāng)?shù)钠矫婊胖g(shù)來平面化STI填充材料216a、硬掩才莫材料層220a、覆層材料層222c、介電材料層224c和STI鈍化材料230a,從而^是供先前參照圖3A描述和示出的包括導(dǎo)電覆層 203的纟參雜半導(dǎo)體線202。下面的圖14 ~圖19示出了用于制造先前參照圖3A描述和示出的包括導(dǎo)電覆層203的摻雜半導(dǎo)體線202的實施例。制造處理開始于先前參照圖6和圖7描述和示出的處理。
圖14示出了蝕刻摻雜區(qū)域202a和基才反212a之后的基板212c、摻雜半導(dǎo)體線202b和石更掩才莫材坤牛層220a的一個實施例的截面圖。摻雜區(qū)域202a的露出部分和基板212a的底部被蝕刻，以提供開口 232、摻雜半導(dǎo)體線202b和基板212c。在一個實施例中，開口 232 是溝槽。
圖15示出了基板212c、摻雜半導(dǎo)體線202b、硬掩模材料層 220a、 STI鈍化材料230a和STI填充材料216b的一個實施例的截面圖。硬掩模材料層220a、摻雜半導(dǎo)體線202b和基板212c的露出部分經(jīng)受STI 4屯化處理以氧化石更掩一莫材料層220a、 4參雜半導(dǎo)體線 202b和基板212c的露出表面，從而提供STI鈍化材料。
在STI鈍化材料上沉積諸如Si02、 FSG、 BPSG、 BSG或其他適當(dāng)介電材料的STI填充材料。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP、；旋涂或其他適當(dāng)沉積才支術(shù)來沉積STI填充材料。然后對STI填充材料和STI鈍化材料進(jìn)行平面化以露出石更掩才莫材料層220a,從而提供STI鈍化材料230a和STI填充材料216b。寸吏用CMP或另一種適當(dāng)?shù)钠矫?匕才支術(shù)來只十STI i真充材泮+和STI凌屯化材料進(jìn)行平面化。
圖16示出了在蝕刻STI鈍化材料230a和STI填充材料216b 之后的基斥反212c、摻雜半導(dǎo)體線202b、石更掩才莫材泮+層220a、 STI 鈍化材料230b和STI填充材料216的一個實施例的截面圖。使用 CMP凹形變形、HF浸泡、選擇蝕刻或另一種適當(dāng)?shù)募夹g(shù)來蝕刻STI 鈍化材料230a和STI填充材料216b，來露出硬掩模材料層220a 的側(cè)壁，從而4是供STI鈍化材料230b和STI填充材料216。圖17示出了蝕刻硬掩模材料層220a之后的基板212c、摻雜半導(dǎo)體線202b、硬掩^^莫材料層220b、 STI鈍化材料230b和STI填充材料216的一個實施例的截面圖。使用凹進(jìn)蝕刻或另一種適當(dāng)?shù)募?術(shù)蝕刻石更掩才莫材料層220a，以露出纟參雜半導(dǎo)體線202b的一部分。
圖18示出了蝕刻摻雜半導(dǎo)體線202b之后的基4反212d、摻雜半導(dǎo)體線202、硬掩才莫材料層220b、 STI鈍化材料230b和STI填充材料216的一個實施例的截面圖。摻雜半導(dǎo)體線202b的露出部分以及任選的基板212c的底部被選擇性地蝕刻至期望的深度，以提供開口 234、摻雜半導(dǎo)體線202和任選的基板212d。
圖19示出了基板212d、摻雜半導(dǎo)體線202、硬掩模材料層220b、 STI鈍化材料230b、 STI填充材料216和覆層材料222d的一個實施例的截面圖。在硬掩模材料層220b、摻雜半導(dǎo)體線202、 STI鈍化材料230b和STI填充材料216的露出部分上沉積諸如C、 TiN或另一種適當(dāng)導(dǎo)電材料的覆層材料，以提供覆層材料222d。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP或其他適當(dāng)沉積技術(shù)來沉積覆層材料222d。
然后，覆層材料222d和硬掩模材料層220b被平面化，以露出摻雜半導(dǎo)體線202和STI填充材料216, 乂人而4是供先前參照圖3A 描述和示出的包括導(dǎo)電覆層203的摻雜半導(dǎo)體線202。使用CMP 或另一種適當(dāng)?shù)钠矫婊?支術(shù)來對覆層材并牛222d和石更掩才莫材料層 220b進(jìn)4亍平面化。
下面的圖20A 圖24示出了用于制造先前參照圖5描述和示出的包括導(dǎo)電覆層205的摻雜半導(dǎo)體線202的實施例。制造處理開始于先前參照圖6、圖7、圖14和圖15描述和示出的處理。圖20A示出了蝕刻之后的基板212c、摻雜半導(dǎo)體線202b、 STI 鈍化材料230c和STI填充材料216c的一個實施例的截面圖。將STI 鈍化材料230a和STI填充材料216b蝕刻到期望深度，以提供開口 236a、 STI鈍化材料230c和STI填充材料216c。在一個實施例中，開口 236a露出摻雜半導(dǎo)體線202b的側(cè)壁的一部分。去除石更掩才莫材泮牛層220a，以露出4參雜半導(dǎo)體線202b的頂部。
圖20B示出了蝕刻之后的基板212c、摻雜半導(dǎo)體線202b、 STI 鈍化材料230d和STI填充材料216d的另一個實施例的截面圖。將 STI鈍化材料230a和STI填充材料216b蝕刻到期望深度，以提供開口 236b、 STI鈍化材料230d和STI填充材料216d。在一個實施例中，開口 236b露出摻雜半導(dǎo)體線202b的側(cè)壁。去除硬掩模材料層220a,以露出4參雜半導(dǎo)體線202b的頂部。
圖20C示出了蝕刻之后的基板212c、摻雜半導(dǎo)體線202b、 STI 鈍化材料230e和STI填充材料216e的另一個實施例的截面圖。將 STI鈍化材料230a和STI填充材料216b蝕刻到期望深度，以提供開口 236c、 STI 4屯化材料230e和STI填充材岸牛216e。在一個實施例中，開口 236c露出摻雜半導(dǎo)體線202b的側(cè)壁和基板212c的側(cè) 壁的一部分。去除石更掩才莫材料層220a,以露出摻雜半導(dǎo)體線202b 的頂部。
基于處理和性能優(yōu)化和/或基于纟參雜半導(dǎo)體線202的摻雜概況來選擇開口 236a (圖20A )、 236b (圖20B )和236c (圖20C )的深度。覆層線與基板212c的直接接觸可能會導(dǎo)致相鄰摻雜半導(dǎo)體線202b之間不期望的漏電流。因此，適當(dāng)?shù)負(fù)诫s基板212c,以使漏電流最小。例如，對于摻雜基板212d，覆層線222d可被n-摻雜區(qū)域環(huán)繞。雖然下面的圖21和圖22包括參照圖20A所示的STI鈍化材料 230c和STI填充材料216c,可以代替使用STI鈍化材料230c和STI 填充材料216c來使用參照圖20B所示的STI鈍化材料230d和STI 填充材料216d以及參照圖20C所示的STI鈍化材料230e和STI填充材料216e。
圖21示出了基板212c、摻雜半導(dǎo)體線202b、STI鈍化材料230c、 STI填充材并+216c和隔離材津+層238a的一個實施例的截面圖。在摻雜半導(dǎo)體線202b、 STI鈍化材料230c和STI填充材料216c的露出部分上沉積"^者如SiN或另一種適當(dāng)?shù)母綦x材^T牛的隔離材^K以才是供隔離材料層238a。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP或其4也適當(dāng)沉積:技術(shù)來沉積隔離材沖+層238a。
圖22示出了蝕刻隔離材料層238a之后的基板212c、摻雜半導(dǎo) 體線202b、 STI鈍化材料230c、 STI填充材料216c和隔離材料層 238b的一個實施例的截面圖。蝕刻隔離材4牛層238a來露出STI填充材料216c的一部分，以提供隔離材料層238b。
圖23示出了蝕刻STI 4屯4匕材泮牛230c、 STI填充才才泮牛216c、 4參雜半導(dǎo)體線202b和任選的基纟反212c之后的基板212e、摻雜半導(dǎo)體線202c、 STI鈍化材料230f、 STI填充材料216f和隔離材料層238b 的一個實施例的截面圖。蝕刻STI鈍化材料230c和STI填充材料 216c來露出摻雜半導(dǎo)體線202b的一部分，以提供STl4屯^f匕材津牛230f 和STI填充材沖牛216f。然后，摻雜半導(dǎo)體線202b的露出部分和任選的基板212c的相鄰部分被選擇性地蝕刻，以提供開口 240、摻雜半導(dǎo)體線202c以及4壬選的基外反212c。
圖24示出了基板212e、摻雜半導(dǎo)體線202c、硬掩模材料層230f、 STI鈍化材料230f、 STI填充材料216f、 P鬲離材料層238b和覆層材料222e的一個實施例的截面圖。在隔離材料層238b、摻雜半導(dǎo)體線202c、 STI 4屯4匕材泮牛230f、 STI i真充才才沖牛216f和基^反212e的露出部分上;兄積i者如C、 TiN或另一種適當(dāng)導(dǎo)電材^f的覆層材并牛，以提供覆層材料222e。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP或其他適當(dāng)沉積技術(shù)來沉積覆層材料222e。
蝕刻覆層才才津牛222e來露出STI」真充才才一'十216f。然后，繼續(xù)先前參照圖12和圖13描述和示出的制造處理，以提供與先前參照圖 5描述和示出的導(dǎo)電覆層205的摻雜半導(dǎo)體線202類似的包括導(dǎo)電覆層的摻雜半導(dǎo)體線202c。
下面的圖25~圖31示出了用于制造先前參照圖3A所示的包括導(dǎo)電覆層203的摻雜半導(dǎo)體線202的實施例。制造處理開始于先前參照圖6、圖7和圖14描述和示出的處理。
圖25示出了基4反212cd參雜半導(dǎo)體線202、石更掩才莫材料層220a、犧牲材料層242a和隔離材料層244a的一個實施例的截面圖。在硬掩才莫材料層220a、纟參雜半導(dǎo)體線202和基板212c的露出部分上沉積諸如Si02或另一種適當(dāng)材并牛的犧4生材并牛，以沖是供犧牲材4牛層 242a。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP或其他適當(dāng)沉積:技術(shù)來沉積犧4生材并+層242a。
在犧牲材料層242a上沉積諸如SiN或另一種適當(dāng)隔離材料的隔離材料，以提供隔離材料層244a。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP或其他適當(dāng)沉積:技術(shù)來沉積隔離材料層244a。
圖26示出了蝕刻隔離材料層244a之后的基板212c、摻雜半導(dǎo) 體線202、硬掩4莫材料層220a、犧牲材料層242a和隔離物244b的一個實施例的截面圖。蝕刻犧牲材料層242a來露出犧牲材料層242a 的一部分，以4是供隔離物244b。圖27示出了蝕刻犧牲材料層242a和基板212c之后的基板 212f、纟參雜半導(dǎo)體線202、石更掩才莫材津+層220a、犧牲材并+層242b 和隔離物244b的一個實施例的截面圖。蝕刻犧牲材并+層242a所露出的水平部分，以露出硬掩模材料層220a和基板212c,從而提供犧牲材并牛層242b。任選地蝕刻基^反212c的露出部分，以4是供開口 246和基板212f。
圖28示出了基板212f、4參雜半導(dǎo)體線202、硬掩才莫材料層220a 、犧牲材料層242b 、隔離物244b 、 STI鈍化材料230g和STI填充材泮牛216g的一個實施例的截面圖。犧牲材料層242b、隔離物244b 和基板212f經(jīng)受STI鈍化處理，以氧化犧牲材料層242b、隔離物 244b和基壽反212f的露出表面。
在STI凌屯化材泮+上沉積諸如Si02、 FSG、 BPSG、 BSG或其他適當(dāng)介電才才斗牛的STI》真充才才#+。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP、 ^走涂或其4也適當(dāng)沉積:技術(shù)來沉積STI填充材料。然后對STI填充材料和STI鈍化材料進(jìn)行平面化以露出硬掩模材料層220a,從而提供STI鈍化材料230g和STI填充材料216g。使用CMP或另一種適當(dāng)?shù)钠矫婊夹g(shù)來對STI填充材料和STI鈍化材料進(jìn)行平面化。
圖29示出了蝕刻犧牲材料層242b之后的基板212f、摻雜半導(dǎo) 體線202、硬掩模材料層220a、犧牲材料層242c、 P鬲離物244b、 STI鈍化材料230g和STI填充材料216g的一個實施例的截面圖。蝕刻犧牲材料層242b以纟是供具有期望深度的開口 248，乂人而纟是供犧牲材料層242c 。
圖30示出了基板212f、摻雜半導(dǎo)體線202、硬掩模材料層220a、犧牲材料層242c、隔離物244b、 STI鈍化材料230g、 STI填充材料 216g和覆層材料222f的一個實施例的截面圖。在硬掩模材料層220a、摻雜半導(dǎo)體線202、犧牲材料層242c、 STI鈍化材料230g、 STI填充材坤+ 216g和基才反212f的露出部分上沉積i者如C、 TiN或另一種適當(dāng)導(dǎo)電材料的覆層材料，以提供覆層材4+222f。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP或其他適當(dāng)沉積:技術(shù)來沉積覆層材料222f。
圖31示出了平面化之后的基板212f、摻雜半導(dǎo)體線202、犧牲材料層242c、 P鬲離物244c、 STI鈍化材料230h、 STI填充材料216 和導(dǎo)電覆層203的一個實施例的截面圖。對覆層材料222f、硬掩模材料層220a、隔離物244b、 STI鈍化材料230g和STI填充材料216g 進(jìn)行平面化以露出摻雜半導(dǎo)體線202，從而提供導(dǎo)電覆層203、隔離物244c、 STI鈍化材料230h和STI填充材料216。使用CMP或另一種適當(dāng)?shù)钠矫婊瘺_支術(shù)來平面化覆層材料222f、硬掩才莫材料層 220a、 P鬲離物244b、 STI鈍化材料230g和STI填充材料216g，從而才是供先前參照圖3A描述和示出的包括導(dǎo)電覆層203的摻雜半導(dǎo) 體線202。
圖32示出了平面化之后的基板212f、摻雜半導(dǎo)體線202、隔離物244c、 STI鈍化材料230h、 STI填充材料216和導(dǎo)電覆層222g 的一個實施例的截面圖。該實施例類4以于先前參照圖31描述和示出的實施例，除了在該實施例中完全去除了犧牲材并+層242b并凈皮導(dǎo)電覆層222g所代替。適當(dāng)?shù)負(fù)诫s基板212f,以使摻雜半導(dǎo)體線 202之間的漏電;危最'J、。
圖33示出了平面化之后的基板212g、摻雜半導(dǎo)體線202、隔離物244d、 STI鈍化材料230h、 STI填充材料216和導(dǎo)電覆層222h 的另一個實施例的截面圖。該實施例類似于先前參照圖31描述和示出的實施例，除了在該實施例中導(dǎo)電覆層222h和隔離物244d均具有與摻雜半導(dǎo)體線202相同的高度。在該實施例中，完全去除了犧牲材料層242b并被導(dǎo)電覆層222h所代替。適當(dāng)?shù)負(fù)诫s基板212g, 以4吏摻雜半導(dǎo)體線202之間的漏電流最小。
圖34示出了平面化之后的基板212g、 4參雜半導(dǎo)體線202、隔離物244e、 STI鈍化材料203h、 STI填充材料216和導(dǎo)電覆層222i
的另一個實施例的截面圖。該實施例類似于先前參照圖33描述和示出的實施例，除了該實施例包括附加摻雜區(qū)域250。在一個實施例中，摻雜半導(dǎo)體線202包括N +摻雜下區(qū)域和N-摻雜上區(qū)域。 N-摻雜上區(qū)域與P摻雜區(qū)域250接觸。摻雜半導(dǎo)體線202和P摻雜區(qū)域250均從基板開始蝕刻。然后，蝕刻P摻雜區(qū)域250,以提供與包括導(dǎo)電覆層222i的摻雜半導(dǎo)體線202接觸的各個二極管。
下面的圖35 ~圖38示出了用于制造先前參照圖3A描述和示出的包括導(dǎo)電覆層203的4參雜半導(dǎo)體線202的實施例。制造處理開始于先前參照圖6~圖8描述和示出的處理。
圖35示出了基才反212a、4參雜半導(dǎo)體線202、硬掩才莫材料層220a 和氣體浸入激光摻雜(GILD )材料層252的一個實施例的截面圖。摻雜半導(dǎo)體線202和任選的基板212a的露出部分經(jīng)受氣體浸入激光摻雜處理。在一個實施例中，BCl3被用作GILD處理中的摻雜劑，來提供GILD材料層252。
圖36示出了蝕刻GILD材料層252和基板212a之后的基板 212h、摻雜半導(dǎo)體線202、硬掩沖莫材料層220a和導(dǎo)電覆層203的一個實施例的截面圖。蝕刻GILD材料層252的水平部分，以露出摻雜半導(dǎo)體線202的一部分且提供導(dǎo)電覆層203。然后，蝕刻摻雜半導(dǎo)體線202的露出部分和基板212a的底部，以提供開口 254且提供基板212h。圖37示出了基板212h、摻雜半導(dǎo)體線202、硬掩模材料層220a、導(dǎo)電覆層203、 STI鈍化材料230i和STI填充材料216h的一個實施例的截面圖。硬掩模材料層220a、導(dǎo)電覆層203和基板212h的露出部分經(jīng)受STI 4屯化處理，以氧化石更掩才莫材料層220a、導(dǎo)電覆層 203和基板212h的露出表面，從而提供STI鈍化材料230i。
在硬掩模材料層220a和STI鈍化材料230i的露出部分上沉積諸如Si02、 FSG、 BPSG、 BSG或其他適當(dāng)介電材料的STI填充材料，以提供STI填充材料216h。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP、旋涂或其他適當(dāng)沉積技術(shù)來沉積STI填充材料216h。在另一個實施例中，在沖丸4亍氣體浸入激光4參雜處理之前形成STI區(qū)域。
圖38示出了平面化之后的基板212h、摻雜半導(dǎo)體線202、導(dǎo) 電覆層203、 STI鈍化材料230j和STI填充材料216的一個實施例的截面圖。對STI填充材料216h、硬掩模材料層220a和STI鈍化材料230i進(jìn)行平面化以露出摻雜半導(dǎo)體線202,從而提供STI鈍化材料230j和STI填充材料216。使用CMP或另一種適當(dāng)?shù)钠矫婊?技術(shù)來對STI填充材料216h、硬掩模材料層220a和STI鈍化材料 230i進(jìn)行平面化，以提供先前參照圖3A描述和示出的包括導(dǎo)電覆層203的4參雜半導(dǎo)體線202。
在另一個實施例中，可以4#代先前參照圖19描述和示出的覆層材料222d的沉積來使用后面跟隨介電材料填充的GILD處理。在另一個實施例中，可以替代先前參照圖30描述和示出的覆層材料222f的沉積來使用后面跟隨介電材料填充的GILD處理。
實施例提供了包括導(dǎo)電覆層的摻雜半導(dǎo)體線。該線可以被用作存4諸單元陣列內(nèi)的存4諸單元選擇線。與未覆蓋的線相比，該線增加了可以實現(xiàn)的電流密度并減小了存儲陣列中的二極管選擇器件之間的干擾。此外，該線具有^f氐電阻率，使;得該線可以祐使用，而無
需到金屬化層級的后段工藝(BEOL)進(jìn)行拼補所需消耗的面積。
雖然本文描述的具體實施例基本集中于使用相變存儲元件，但
外，實施例可以應(yīng)用于任何適當(dāng)?shù)氖褂昧伺c諸如二極管或晶體管的有源器件接觸的導(dǎo)電線集成電路。
雖然本文示出并描述了具體實施例，但本領(lǐng)域的技術(shù)人員應(yīng)該理解，在不背離本發(fā)明范圍的情況下，各種替換和/或等同實現(xiàn)可以替代所示出和描述的具體實施例。該發(fā)明用于覆蓋本文所討i侖具體實施例的任意變化和改變。因此，應(yīng)該明白本發(fā)明僅通過權(quán)利要求和其等同物來限制。
權(quán)利要求
1. 一種集成電路，包括存儲單元陣列；摻雜半導(dǎo)體線，形成在半導(dǎo)體基板中，所述摻雜半導(dǎo)體線連接至一行存儲單元；以及導(dǎo)電覆層，與所述摻雜半導(dǎo)體線接觸。
2. 根據(jù)權(quán)利要求1所述的集成電路，括摻雜Si。
3. 根據(jù)權(quán)利要求1所述的集成電路，摻雜半導(dǎo)體線的第一側(cè)壁接觸。
4. 根據(jù)權(quán)利要求3所述的集成電路, 摻雜半導(dǎo)體線的整個長度接觸。其中，所述摻雜半導(dǎo)體線包其中，所述導(dǎo)電覆層與所述其中，所述導(dǎo)電覆層與所述
5. 根據(jù)權(quán)利要求3所述的集成電路，其中，所述導(dǎo)電覆層與所述才參雜半導(dǎo)體線的第二側(cè)壁4妄觸。
6. 根據(jù)權(quán)利要求5所述的集成電路，其中，所述導(dǎo)電覆層與所述摻雜半導(dǎo)體線的底部的第一部分和所述摻雜半導(dǎo)體線的底部的第二部分4妄觸。
7. 根據(jù)權(quán)利要求1所述的集成電路，其中，所述導(dǎo)電覆層包括C、 TiN、石圭化物和氣體浸入激光摻雜材料中的一種。
8. —種集成電^各，包4舌摻雜Si線；導(dǎo)電覆層，與所述摻雜Si線的第一側(cè)壁和第二側(cè)壁接觸；以及有源器件，與所述摻雜Si線接觸。
9. 根據(jù)權(quán)利要求8所述的集成電路，其中，所述有源器件包括二極管。
10. 根據(jù)權(quán)利要求8所述的集成電路，其中，所述有源器件包括具有與所述摻雜Si線接觸的源極區(qū)域或漏極區(qū)域的晶體管。
11. 根據(jù)權(quán)利要求8所述的集成電路，還包括電阻率變化材料，連接至所述有源器件。
12. 才艮據(jù)權(quán)利要求11所述的集成電i 各，其中，所述電阻率變化材料包括相變材料和磁性材料中的一種。
13. —種用于制造集成電^各的方法，所述方法包4舌提供包括摻雜區(qū)域的半導(dǎo)體基板；由所述半導(dǎo)體基板的所述摻雜區(qū)域制造摻雜半導(dǎo)體材料的線；在所述摻雜半導(dǎo)體材料的線之間制造隔離區(qū)域；以及在所述摻雜半導(dǎo)體的線的每一條的第一側(cè)壁上制造導(dǎo)電覆層。
14. 根據(jù)權(quán)利要求13所述的方法，其中，制造導(dǎo)電覆層包括制造包4舌C、 TiN、石圭4b物和氣體浸入5敫光4參雜才才并+中的一種的導(dǎo)電覆層。
15. 根據(jù)權(quán)利要求13所述的方法，其中，制造導(dǎo)電覆層包括在所述摻雜半導(dǎo)體材料的線的每一條的第二側(cè)壁上制造導(dǎo)電覆層。
16. 根據(jù)權(quán)利要求15所述的方法，其中，制造導(dǎo)電覆層包括在所述摻雜半導(dǎo)體材料的線和所述基板上沉積覆層材料層；在所述覆層材料層上沉積介電材料層；以及蝕刻所述介電材料層和所述覆層材料層，以提供所述導(dǎo) 電覆層。
17. 根據(jù)權(quán)利要求15所述的方法，其中，制造導(dǎo)電覆層包括蝕刻所述纟參雜半導(dǎo)體材料的線，以在所述4參雜半導(dǎo)體材料的線之間提供開口和所述隔離區(qū)域；以及在所述開口中沉積覆層材料，以提供所述導(dǎo)電覆層。
18. 根據(jù)權(quán)利要求15所述的方法，其中，制造導(dǎo)電覆層包括在所述4參雜半導(dǎo)體材料的線和所述隔離區(qū)域上沉積介電材料層；蝕刻所述介電材料層，以露出所述隔離區(qū)域；蝕刻所述隔離區(qū)i或，以露出所述基々反；選擇性地蝕刻所述基板和所述纟參雜半導(dǎo)體材料的線，以提供開口；以及在所述開口中沉積覆層材料，以提供所述導(dǎo)電覆層。
19. 根據(jù)權(quán)利要求15所述的方法，其中，制造導(dǎo)電覆層包括在所述摻雜半導(dǎo)體材料的線和所述基板上沉積犧牲材料層；在所述犧牲材料層的側(cè)壁上形成隔離物；蝕刻所述犧牲材料層，以提供開口；以及在所述開口中沉積覆層材料，以提供所述導(dǎo)電覆層。
20. —種用于制造集成電^各的方法，所述方法包括提供Si基板；4參雜所述基4反的一部分；由所述基板的摻雜部分制造摻雜Si線；在所述^參雜Si線之間制造隔離區(qū)域；在所述摻雜Si線的每一條的第一側(cè)壁和第二側(cè)壁上制造導(dǎo)電覆層；以及制造與所述摻雜Si線的每一條都連接的有源器件。
21. 根據(jù)權(quán)利要求20所述的方法，其中，制造有源器件包括制造與所述摻雜Si線的每一條都連接的二極管。
22. 根據(jù)權(quán)利要求20所述的方法，其中，制造有源器件包括制造包括與所述摻雜Si線的每一條都連接的源極區(qū)域或漏極區(qū)域的晶^管。
23根據(jù)權(quán)利要求20所述的方法，還包括制造與每個有源器件都連接的電阻率變化材料元件。
24. 根據(jù)權(quán)利要求23所述的方法，其中，制造電阻率變化材料元件包括制造與每個有源器件都連接的相變元件。
25. 根據(jù)權(quán)利要求20所述的方法，其中，制造導(dǎo)電覆層包括制造包括C、 TiN、石圭化物和氣體浸入激光摻雜材料中的一種的導(dǎo) 電覆層。
全文摘要
一種集成電路，包括存儲單元陣列和形成在半導(dǎo)體基板中的摻雜半導(dǎo)體線。摻雜半導(dǎo)體線連接至一行存儲單元。該集成電路包括與摻雜半導(dǎo)體線接觸的導(dǎo)電覆層。
文檔編號H01L27/24GK101447500SQ20081017521
公開日2009年6月3日申請日期2008年10月30日優(yōu)先權(quán)日2007年10月31日
發(fā)明者烏爾麗克·格雷寧馮施韋林, 烏爾里?！た寺逅固芈? 弗朗茨·科魯普爾申請人:奇夢達(dá)股份公司

完整全部詳細(xì)技術(shù)資料下載