專利名稱：用于低寄生阻抗封裝的頂部焊料加強的半導體器件及方法
技術領域：
本發(fā)明總體涉及電子封裝領域。更具體地，本發(fā)明涉及功率半導體器件 的封裝。
背景技術：
依據(jù)市場定位的需求，現(xiàn)今電子產品的總體趨勢是在保持產品功能和低 成本的同時實現(xiàn)產品小型化。毫無例外，相同的趨勢也適合于功率半導體器 件的部分。這里，減小伴隨器件封裝環(huán)境的多種寄生阻抗變得尤為重要，因 為這些寄生阻抗通常造成不希望有的器件性能退化，諸如功率轉換效率下降 和/或來自其相關聯(lián)的功率電子電路的噪聲上升。
現(xiàn)有致力于低電阻，低電感功率半導體器件封裝的多種先有技術。如圖
l所示，發(fā)明人為Luo (羅)等人的第6,841,852號美國專利敘述了一種帶有 引線框架108的集成電路IC封裝，該引線框架108包括設置在芯片100下方 的引線框架區(qū)塊103a和設置在芯片100的至少兩條相鄰邊上的鍵合金屬區(qū)域 101a。增大鍵合金屬區(qū)域101a也就增加金屬區(qū)域101a和芯片100之間的源 極鍵合線104的數(shù)量，從而減少寄生電阻和電感。進一步，在從封裝的塑料 體106延伸的外部終端的表面面積如果沒有最大化則將其增大，這樣可以加 速散熱并且減小外部終端電阻。IC芯片100適用于MOSFET器件，鍵合金 屬區(qū)域101a用于源極終端101。鍵合金屬區(qū)域101a可以由多種形狀實現(xiàn)。
如圖1所示，雖然使用多個平行的短源極鍵合線104可以稍許減少寄生 阻抗(該情況下為電阻和電感)，但是單獨使用短鍵合線仍可能導致總體較高 的寄生阻抗，因為現(xiàn)在源極電流趨向于受到芯片上互連的限制，并且在標準 IC制造工藝下，這些芯片上互連通常都非常薄。較厚的芯片上互連成本昂貴 并且可能要求非標準制造工藝，這些都是非常不合要求的。另一方面，限制 芯片尺寸以實現(xiàn)相應減少的歸因于芯片上互連的寄生阻抗的最終結果可能是 降低諸如其功率處理能力的總體器件性能。如圖2所示的發(fā)明人為Hu (胡)等人的題為"Design of device layout for integration with power MOSFET packaging to achieve better lead wire connections and lower on resistance"(與功率MOSFET集成封裝的能夠達到 更好的引線連接及更低電阻的器件布圖結構設計)的第5，767，567號美國專利 公開了一種形成在半導體芯片上的MOSFET功率IC器件100，該器件包括 多個源極接觸區(qū)域150-1， 150-2， 150-3和150-4，用以通過多個引線135， 160連接到引線框架120。功率IC器件100在源極接觸區(qū)域150-1， 150-2， 150-3和150-4上包括多個引線接觸點170用以將引線160牢固地附接到源極
接觸區(qū)域上。這些引線接觸點no大體上均勻地分布在源極接觸區(qū)域上以減
少擴散電阻，從而改進器件導通電阻及器件性能。
如圖2所示，由于引線接觸點170大體上均勻地分布在源極接觸區(qū)域 150-1， 150-2， 150-3和150-4上，為了連接到源極接觸區(qū)域的較遠的區(qū)域要 求使用帶有相應較高的電阻和電感的某些長鍵合線，因此該方法仍將導致總 體較高的寄生阻抗。另一方面，限制芯片尺寸以實現(xiàn)相應減少的歸因于這些 長鍵合線的寄生阻抗的最終結果可能是降低諸如其功率處理能力的總體器件 性能。
發(fā)明人為Ho (何)等人的第11/226,913號美國專利申請和發(fā)明人為Sim (孫)等人的第11/544,453號美國專利申請公開了帶有板互連的半導體器件 封裝。圖3A的部分剖視透視圖，圖3B的取自2-2線的截面圖和圖3C的取 自3-3線的截面圖簡要地顯示了該兩個專利申請的半導體器件封裝。如圖3B 所示，當功率半導體芯片120的底部直接鍵合到引線框架的漏極接觸部分107 時，功率半導體芯片120的頂部用圖案化的源極板125代替鍵合線連接到引 線框架的源極接觸部分110。同樣，在圖3C中，當功率半導體芯片120的底 部直接鍵合到引線框架的漏極接觸部分107時，功率半導體芯片120的頂部 用圖案化的柵極板137代替鍵合線連接到引線框架的柵極接觸部分115，該 圖案化的柵極板137帶有用于將柵極板137夾在功率半導體芯片120之上的 鎖球機構155，從而進一步方便封裝工藝。密封劑135恰好覆蓋住所有環(huán)境 敏感部分用以保持長期的器件可靠性。
如上所述的板連接封裝是一種高性能的封裝，因為其特點是 由于單板代替多個鍵合線用于連接各個區(qū)域導致的低成本；由于器件電流遍及板截面的良好分布導致的低寄生電阻和電感；和 由于矩陣型夾取附貼可以設計成處理多器件芯片的同時封裝而帶來的高 生產率。
然而，板連接封裝的缺點在于其成本以及需要用于附貼所述板的非標準 加工，而且所述板本身也必須為封裝和芯片定制。同時，該工藝是處理已分 離芯片的晶片后道封裝層級的工藝。這意味著與其它芯片層級的工藝相比較 高得多的成本。總之，存在通過與標準的晶片層級工藝相兼容同時不要求非 標準加工的高性能低成本的封裝重點減少與器件封裝相關的寄生阻抗的需 求。
發(fā)明內容
本發(fā)明的目的在于提供一種用于低寄生阻抗封裝的頂部焊料加強的半導 體器件。該頂部焊料加強的半導體器件包括
帶有用于將其多個活動終端互連至其操作環(huán)境的頂部金屬層的半導體器 件芯片。該頂部金屬層被圖案化成接觸區(qū)域和接觸加強區(qū)域。該器件芯片包 括預留窗口的頂部鈍化層，頂部金屬層通過預留窗口的頂部鈍化層連接到內 部器件結構。至少一個接觸區(qū)域通過芯片上互連或器件芯片的內部結構電連 接到至少一個接觸加強區(qū)域。每個接觸加強區(qū)域的頂部添加焊料層，用以增 加復合厚度，從而抵抗側面電流相應地減少寄生電阻和電感。以此方法減少 歸因于半導體器件芯片的不希望有的寄生阻抗。
在一個實施例中，焊料層可以由鉛焊料，無鉛焊料，錫銀銅焊料，錫銀 焊料或錫銅焊料制成。相應的頂部金屬層由與焊料層形成直接接觸的銅制成。
對于其頂部金屬層材料由于材料的不相容不能直接與焊料層材料形成空 間均勻的電鍵合的半導體器件芯片，該半導體器件芯片還包括可焊接的并且 導電的介入層。該介入層夾在頂部金屬層和焊料層之間并且與頂部金屬層和 焊料層形成空間均勻的電焊料鍵合。接觸加強區(qū)域可以進一步圖案化，以加 強相應電焊料鍵合的空間均勻性。 ，
在另一個實施例中，頂部金屬層由鋁制成。相應地，介入層可以由允許 焊料層與鋁之間的間接接觸的鎳/金層，鎳/鈀層或鎳/鈀/金層制成。
在又一個實施例中，介入層的厚度可以從2微米左右到20微米左右。一種制造這樣的頂部焊料加強的半導體器件的方法包括
a) 在半導體器件芯片的制造過程中確保每一個接觸加強區(qū)域通過半導
體器件芯片的內部器件結構電連接到至少一個接觸區(qū)域。
b) 將頂部金屬層通過光刻圖案化為接觸區(qū)域和接觸加強區(qū)域。該圖案 化還涉及打開穿過半導體器件芯片的頂部鈍化層的窗口，然后，通過這些窗 口將頂部金屬層連接到半導體器件芯片的內部器件結構。
c) 在每一個接觸加強區(qū)域的頂部形成用以增加復合厚度的焊料層。 在一個實施例中，這樣的頂部焊料加強的半導體器件的制造方法進一步
包括芯片分離之前在晶片層級上實行所有a)， b)和c)步驟以減少相關的器 件處理和器件制造成本。然后，在步驟c)之后，這樣制造的半導體器件芯 片從其晶片上分離，接著對于每個獨立的半導體器件芯片將接觸區(qū)域互連到 其相應的活動終端。
在另一個實施例中，對于具有介入層的半導體器件芯片，該方法還涉及 淀積夾在頂部金屬層和焊料層之間并且與頂部金屬層和焊料層形成空間均勻 的電焊料鍵合的可焊接的并且導電的介入層。
其中，介入層包括鎳(Ni)層上的薄金(Au)層，頂部金屬層為鋁層， 淀積介入層還包括鋁上的鎳/金層的化學鍍。當介入層包括鎳/鈀/金層并且頂 部金屬層為鋁層時，淀積介入層還包括鋁上的鎳/鈀/金層的化學鍍或電鍍。
在一個實施例中，在每一個接觸加強區(qū)域的頂部形成焊料層還涉及以下 晶片層級的步驟
cl)在半導體器件芯片的頂部表面覆蓋掩模以暴露每個接觸加強區(qū)域， 通過模版印刷工藝在其上定位然后滴落一定數(shù)量的焊料球。
c2)熱處理該一定數(shù)量的焊料球使其粘貼到每一個接觸加強區(qū)域的表面。
c3)加熱熔化該一定數(shù)量的焊料球并使其流到一起以擴展焊料，在每一 個接觸加強區(qū)域的頂部形成所需要的焊料層以減少所有暴露區(qū)域上的電阻。
本發(fā)明的優(yōu)點在于本發(fā)明所提供的減少與器件封裝相關的寄生阻抗的器 件和方法使用標準加工工藝，同時，該工藝是芯片層級的工藝可以降低成本。
通過下文的敘述，本發(fā)明的各個方面及其多個實施例對于本領域的普通 熟練技術人員將是顯而易見的。
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為了更完整地敘述本發(fā)明的多個實施例，在敘述中將參考相應的附圖。 然而，附圖僅是對本發(fā)明的圖釋，不能被認為是對本發(fā)明范圍的限制。 圖1和圖2是傳統(tǒng)的鍵合線封裝的現(xiàn)有技術； ，
圖3A至圖3C是現(xiàn)有技術的板鍵合封裝的透視圖和截面圖4是具有添加到半導體器件測試芯片的頂部的不規(guī)則形狀的回流焊料 突起物的本發(fā)明的初步概念的示意圖5A和圖5B所示為通過在芯片金屬化的頂部添加介入層，然后在介入 層的頂部滴落一定數(shù)量的焊料球，接著回流焊料球以形成所需要的均勻的熔 化焊料層而應用于VDMOS功率MOSFET器件的本發(fā)明的精確概念；
圖6所示為本發(fā)明的應用于LDMOS功率MOSFET器件的同一個精確概 念的第一部分；
圖7所示為本發(fā)明的應用于VDMOS功率MOSFET器件的除了介入層 形狀變化之外的同一個精確概念的第一部分；
圖8A至圖8D所示為使用本發(fā)明的制造步驟的晶片層級部分；以及 圖8E至圖8H所示為使用本發(fā)明的制造步驟的后道晶片層級部分。
具體實施例方式
上下文所述的內容及附圖僅集中于本發(fā)明的一個或數(shù)個當前的優(yōu)選實施 例，也敘述了某些示例性的可選特征和/或替代實施例。敘述及附圖的目的是 意在說明本發(fā)明，而非對本發(fā)明的限制。因此，本領域的普通熟練技術人員 將很容易意識到各種修改，變化和替代。這樣的修改，變化和替代應該被認 為也包含在本發(fā)明的范圍之內。
圖 4 所示為具有在 VDMOS ( Vertical double-diffiised Metal-Oxide-Semiconductor垂直雙擴散金屬氧化物半導體)芯片202的頂部 添加不規(guī)則形狀的回流焊料224的IC封裝200的本發(fā)明的初步概念。焊料材 料可以由鉛焊料，無鉛焊料，錫銀銅焊料，錫銀焊料或錫銅焊料制成。作為 其漏極的VDMOS芯片202的底部附貼于具有用于連接到外部電路的延伸漏 極引線框架終端209和漏極引線框架終端210的引線框架芯片區(qū)塊208。其他的引線框架部分是用以連接到源極引線框架終端214的源極引線框架部分 212a-212c，和用于相同目的的連接到柵極引線框架終端208的柵極引線部分 216。 VDMOS芯片202的頂部金屬層具有柵極接觸區(qū)域206和源極接觸區(qū)域 204，兩者均由標準的鋁材料制成。為了將頂部金屬層橋接到引線框架，柵極 鍵合線222設置成連接柵極接觸區(qū)域206和柵極引線框架部分216。然而， 考慮到所通過的高電流等級，若干源極鍵合線205設置成連接源極接觸區(qū)域 204和源極引線框架部分212a-212c。為了進一步縮短源極鍵合線205以減少 寄生阻抗，源極鍵合線205被分為源極鍵合線組220a，源極鍵合線組220b 和源極鍵合線組220c。源極鍵合線可以用金，銅和鋁制成，或用鋁"帶"代 替鍵合線。進一步，可以用金屬板代替源極鍵合線205，將源極引線框架部 分212a-212c熔接在一起而提供源極和源極引腳之間的連接。
由于可以使不規(guī)則形狀的回流悍料224的厚度比VDMOS測試芯片202 的頂部金屬層厚得多，所以，歸因于其它流經源極接觸區(qū)域204的側面電流 的寄生阻抗相應地減少很多。另外，VDMOS測試芯片202上適當尺寸，適 當形狀和適當定位的不規(guī)則形狀的回流焊料224的實際存在還允許另外縮短 柵極鍵合線202和源極鍵合線205，因為該兩者只需要到達VDMOS芯片202 的與柵極引線框架部分216和源極引線框架部分212a-212c最近的邊緣。其 結果是在不必減小芯片尺寸的情況下另外減小歸因于鍵合線的寄生阻抗。雖 然IC封裝200顯示了來自焊料的非經掩模遮蔽的隨機流動的回流焊料224 的不規(guī)則形狀造成結果電阻變化的問題，但是其根本原因應被理解為與在焊 料材料與鋁之間直接形成空間均勻的電鍵合相關的在兩者之間的不相容。然 而，第二個相關的問題是不能夠保持不規(guī)則形狀的回流焊料224和各個源極 鍵合線205接觸源極接觸區(qū)域204的接觸區(qū)域之間所要求的最小間隙。這樣 的所要求的最小間隙必須被保持以確保不規(guī)則形狀的回流焊料224不延伸得 太遠以至于與用于互連這些鍵合線的線鍵合工藝發(fā)生機械干擾而造成工藝不 可靠。即使焊料層224可以在線鍵合工藝之后施加，仍然要求該最小間隙， 因為在接觸鍵合線時回流焊料可能通過化學方式侵襲該鍵合線，從而造成長 期的不可靠。下文將敘述在保持減小寄生阻抗的同時解決IC封裝200的上述 問題的方案。
圖5A和圖5B所示為通過在芯片金屬化的頂部添加介入層，然后在介入
ii層的頂部滴落一定數(shù)量的悍料球304，接著回流焊料球304以形成所需要的 均勻的熔化焊料層304a而應用于圖4的VDMOS型功率MOSFET器件的本 發(fā)明的精確概念。作為其漏極的功率器件芯片300的底部附貼于引線框架 310，引線框架310的用以連接到外部電路的延伸漏極引線框架終端在圖中未 顯示以避免模糊細節(jié)。其他的簡化引線框架部分是源極引腳306和柵極引腳 308。雖然圖中沒有直接顯示，功率器件芯片300的頂部金屬層仍用標準材料 鋁制成。頂部金屬層圖案化為三個區(qū)域，每一個區(qū)域的頂部具有通過化學鍍 工藝在其上鍍覆的鎳/金(Ni/Au)介入層，從而在頂部金屬化上形成鍍鎳/金 區(qū)塊開口 302a，鍍鎳/金區(qū)塊開口 302b和鍍鎳/金區(qū)塊開口 302c。鍍鎳/金區(qū) 塊開口 302a， 302b和302c的鍍鎳/金層構成介入層。對于本領域的熟練技術 人員而言，在該情況中的鍍鎳/金區(qū)塊開口 302a應該被認為其底部與頂部金 屬層部分直接接觸，該頂部金屬層部分轉而通過預留窗口的頂部鈍化層連接 到功率VDMOS器件芯片300的源極。由于鍍鎳/金區(qū)塊開口 302b的作用是 通過源極鍵合線組220c連接到源極引腳306，所以鍍鎳/金區(qū)塊開口 302b下 的頂部金屬層作為功率器件芯片300結構的一部分電連接到鍍鎳/金區(qū)塊開 口 302a下的頂部金屬層。對于本領域的熟練技術人員而言，該情況中的鍍鎳 /金區(qū)塊開口 302c應該被認為其底部與另一個頂部金屬層部分直接接觸，該 頂部金屬層轉而通過預留窗口的頂部鈍化層連接到功率VDMOS器件芯片 300的柵極。鍍鎳/金區(qū)塊開口 302c的作用是通過柵極鍵合線222連接到柵極 引腳308。
鍍鎳/金介入層是導電的及可焊接的，并且能夠與鋁頂部金屬層和焊料材 料金相形成空間均勻電焊料鍵合。因此，如圖5B所示，熔化和回流后，焊 料球304轉化為通過鍍鎳/金介入層與鋁頂部金屬層電接觸的均勻的熔化焊 料層304a。另外，通過化學鍍工藝，可以使由厚鎳層和薄金層組成的鍍鎳/ 金介入層的厚度處在2微米左右到20微米左右，比0.5微米左右到5微米左 右的典型的頂部金屬層的厚度厚得多。如果必要，化學鍍鎳/金介入層甚至可 以制造得更厚，取決于化學鍍工藝的速率，暴露的鍍覆面積以及結果層的應 力等。因此，頂部金屬層頂部的均勻的熔化焊料層304a實現(xiàn)了大量增加的復 合導體厚度及抵抗流經的表面電流相應減少的歸因于功率器件芯片300的包 括寄生電阻和寄生電感成分的寄生阻抗。值得注意的是，均勻的熔化焊料層304a將僅在暴露的鍍鎳/金區(qū)塊開口 302a區(qū)域中流動以有效地形成低電阻和 低應力的厚源極金屬化層。這樣可以通過以自對準方式(使用通過區(qū)塊掩模 暴露的頂部金屬)增加有效金屬厚度進一步減少功率器件芯片300頂部的源 極金屬。由于同樣的原因，均勻的熔化焊料層304a也被保證與鍍鎳/金區(qū)塊 開口 302b和302c之間分離出可靠的引線鍵合所要求的最小間隙。在實際操 作中，所要求的最小間隙被確定為處在100微米至150微米的范圍內。從功 能上講，位于鍍鎳/金區(qū)塊開口 302a下的圖案化頂部金屬層區(qū)域可以被表征 為本發(fā)明的接觸加強區(qū)域。而位于鍍鎳/金區(qū)塊開口 302b和鍍鎳/金區(qū)塊開口 302c下的圖案化頂部金屬層區(qū)域可以被表征為傳統(tǒng)的接觸區(qū)域。為了將頂部 金屬層橋接到引線框架，設置柵極鍵合線222以連接鍍鎳/金區(qū)塊開口 302c 和柵極引腳308。然而，考慮到流經的高電流水平，用源極鍵合線組220c連 接鍍鎳/金區(qū)塊開口 302b和源極引腳306。鍵合線可以用金，銅或鋁制成， 其尺寸范圍在25微米至200微米之間。另外，取決于封裝結構也可以使用鋁 帶。至此，可以清楚地表明，化學鍍鎳/金不是僅有的可用于介入層的材料。 任何導電的，可焊接的并能夠與鋁頂部金屬層和焊料材料金相形成空間均勻 的電焊料鍵合的替代材料都可以用于實施本發(fā)明。以下所列為部分此類替代 材料的實例
鎳/金(Ni/Au)層，鎳/鈀(Ni/Pd)層，鎳/鈀/金(Ni/Pd/Au)層。
另一重要方面是，其諸如銅(Cu)的頂部金屬層材料在焊料層材料熔化 時已經與其直接形成空間均勻的電鍵合的功率半導體器件在將焊料球304滴 落在頂部金屬層上之前不必在其頂部添加上述介入層。
圖6說明本發(fā)明的應用于LDMOS ( Lateral Double-diffbsed Metal-Oxide-Semiconductor橫向雙擴散金屬氧化物半導體)功率MOSFET器 件芯片300的同一個精確概念的第一部分。該實施例除了下述方面外與圖5A 所示的實施例相同
功率MOSFET器件芯片300的底表面為其源極，功率器件芯片300的頂 表面包含帶有鍍鎳/金區(qū)塊開口 302b的漏極和帶有鍍鎳/金區(qū)塊開口 302c的柵 極。鍍鎳/金區(qū)塊開口 302b和302c分別通過漏極鍵合線組226c和柵極鍵合 線222連接到引線框架310的漏極引腳312和柵極引腳308。
圖7所示為本發(fā)明的應用于VDMOS功率MOSFET器件芯片300的除了鍍鎳/金區(qū)塊開口 302a的形狀變化并伴隨焊料球304相應的不對稱位置之 外的同一個精確概念的第一部分。鍍鎳/金區(qū)塊開口 302a形狀變化的自由度 可以相當大，因為接下來的取決于特定的區(qū)塊開口形狀的焊料球熔化回流的 工藝可以憑借經驗導致不同程度均勻性的熔化焊料層304a。因此，在實際操 作中，諸如十字形，星形，網格形，十指交叉形或螺旋形的區(qū)塊開口形狀的 變化需要通過實驗確定，直至找出相應的熔化焊料層304a的最佳空間均勻 性，同時具備最小的材料應力和電阻。至此可以清楚地認識到，本發(fā)明的多 個附加參數(shù)也可以進行調整，以進一步優(yōu)化歸因于功率器件芯片300的與封 裝相關的寄生阻抗的減小。以下所列為部分參數(shù)的實例 焊料球304的數(shù)量和尺寸；
使用附加掩模獨立于下層器件金屬電極圖案進行鍍鎳/金區(qū)塊開口 302a 的圖案化；
取決于芯片附貼溫度，鍍鎳/金區(qū)塊開口 302a內的焊料的熔化和回流可 以與芯片附貼工藝相結合；
鍍鎳/金區(qū)塊開口 302a和鍵合區(qū)塊區(qū)域之間的距離可以精細調整以減小 封裝后的功率器件芯片300的總體尺寸。
圖8A至圖8D說明由于規(guī)模的經濟性實現(xiàn)相應減少器件制造成本的使用 本發(fā)明的制造步驟的晶片層級部分。圖8A說明8個功率VDMOS器件芯片 300a-300h的直至及包括其頂部金屬層圖案化的晶片層級的器件制造，該圖 案化將頂部金屬層圖案化為用于互連的多個通過區(qū)塊開口 314暴露的鋁金屬 化區(qū)域。正如半導體器件制造領域所知，圖案化頂部金屬層涉及光刻打開穿 過半導體器件晶片的頂部鈍化層的多個窗口，然后通過這些窗口，蒸發(fā)通常
為鋁的頂部金屬層和/或將其連接到半導體器件芯片的內部器件結構。
圖8B所示為鎳/金厚介入層有效淀積到多個穿過區(qū)塊開口 314暴露的鋁 金屬化上從而形成相應數(shù)量的鍍鎳/金區(qū)塊開口 302a，鍍鎳/金區(qū)塊開口 302b 和鍍鎳/金區(qū)塊開口 302c的后續(xù)的晶片化學鍍工藝之后的結果。雖然圖中沒 有具體顯示，但鍍鎳/金區(qū)塊開口 302b通過內部器件芯片結構電連接到鍍鎳/ 金區(qū)塊開口 302a。再次說明，在本發(fā)明中，鍍鎳/金區(qū)塊開口 302a對應于接 觸加強區(qū)域，而鍍鎳/金區(qū)塊開口 302b和鍍鎳/金區(qū)塊開口 302c對應于接觸區(qū) 域。然后，應用模版印刷工藝(CSP)，晶片通過掩模暴露金屬化頂部的每一 個鍍鎳/金區(qū)塊開口 302a (對應于接觸加強區(qū)域)，在鍍鎳/金區(qū)塊開口 302a 上定位和滴落多個焊料球304。然后，將晶片熱處理使焊料球304粘結到暴 露的金屬表面。其結果如圖8C所示。
接下來，將晶片安裝在切割帶上，使用標準切割工藝將晶片分離為各個 功率器件芯片。處理后的功率器件芯片300和切割溝316如圖8D所示。對 于本領域的熟練技術人員而言，至此可以清楚地認識到，雖然此處的圖示限 于8個功率器件芯片300a-300h的情況，但是本發(fā)明的方法可以同樣適用于 其上具有數(shù)千個功率器件芯片的晶片規(guī)模制造環(huán)境。另外，本發(fā)明也不限于 功率半導體器件的封裝。
圖8E至圖8H所示為使用本發(fā)明的制造步驟的后道晶片層級部分。在圖 8E中，各個功率器件芯片300與粘結其上的焊料球304 —起附貼到引線框架 310。圖8F所示為可選的回流工藝的結果，其中，進一步加熱附貼的功率器 件芯片300，使焊料球熔化和流到一起從而在鍍鎳/金區(qū)塊開口 302a的頂部形 成均勻熔化的低電阻焊料層304a (對應于接觸加強區(qū)域)。最后的效果是經 增加的復合厚度以及相應減小的寄生電阻和寄生電感成分。如果上述圖8E 的芯片附貼加熱循環(huán)對形成均勻熔化的焊料層304a充分，則回流工藝將不再 必要，因此該步驟是可選的。
圖8G所示為引線鍵合工藝的結果，其中，鍍鎳/金區(qū)塊開口 302b和鍍鎳 /金區(qū)塊開口 302c (接觸區(qū)域)分別通過鍵合線組318和鍵合線組320連接到 引線框架310。為了可靠性而保持均勻熔化的焊料層304a (接觸加強區(qū)域) 和與其最接近的多個鍵合線之間的最小間隔，是通過適當?shù)膮^(qū)塊圖案化設計 相應地將鍍鎳/金區(qū)塊開口 302a與鍍鎳/金板302b和鍍鎳/金板302c相間隔的 簡單的課題。
最后，圖8H所示為完成封裝后的功率器件芯片300，其中模制塑封322 被部分去除以顯示某些與封裝相關的部分。簡單地說，該操作包括模制成型 模制塑封322，電鍍引線框架引腳，在封裝外表面打上用以識別的標記，修 齊并形成引腳，最后測試封裝后的器件。
雖然上文的敘述包括許多特殊性，但是不能認為這些特殊性相應地限制 了本發(fā)明的范圍，而只能認為這些特殊性提供了對本發(fā)明的多個現(xiàn)有的優(yōu)選實施例的說明。例如，僅通過對一些幾何尺寸作出調整，本發(fā)明也就可以被 修改為應用多種其他封裝類型封裝多種其他類型的半導體器件。
遍及本文的敘述和附圖，參考具體的結構給出了多個示例性實施例。本 領域的普通熟練技術人員可以認識到，本發(fā)明可以以多種其它的具體形式實 施，同時本領域的普通熟練技術人員也不需要過度的經驗就可以實現(xiàn)這樣的 其它實施例。因此，對于本專利文件的目的，本發(fā)明的范圍不限于上文所述 的示例性實施例，而由附后的權利要求定義。落入權利要求的意義及其等價 范圍內的任何及所有修改都應該被認為包含在本發(fā)明的精神和范圍之內。
權利要求
1. 一種用于低寄生阻抗封裝的頂部焊料增強的半導體器件，該頂部焊料增強的半導體器件包括帶有用于將其一定數(shù)量的活動終端互連至外部電路的頂部金屬層的已制半導體器件芯片；和位于所述頂部金屬層的頂部的用于增加復合厚度從而抵抗流經的表面電流降低包括寄生電阻和寄生電感成分的寄生阻抗的焊料層。
2. 如權利要求1所述的頂部焊料加強的半導體器件，其特征在于，其中所述頂部金屬層被進一步圖案化為第一多個接觸區(qū)域和第二多個接觸加強區(qū)域。
3. 如權利要求2所述的頂部焊料加強的半導體器件，其特征在于，其中至少一個所述接觸區(qū)域電連接到至少一個所述接觸加強區(qū)域；以及 所述焊料層在所述接觸加強區(qū)域上散布。
4. 如權利要求1所述的頂部焊料加強的半導體器件，其特征在于，其中所述 已制半導體器件芯片還包括預留窗口的頂部鈍化層，所述頂部金屬層通過該 頂部鈍化層連接到內部器件結構。
5. 如權利要求1所述的頂部焊料加強的半導體器件，其特征在于，其中所述 焊料層用鉛焊料，無鉛焊料，錫銀銅焊料，錫銀焊料或錫銅焊料制成。
6. 如權利要求5所述的頂部焊料加強的半導體器件，其特征在于，該頂部焊 料加強的半導體器件還包括介入層，該介入層夾在頂部金屬層和焊料層之間 并且與頂部金屬層和焊料層形成空間均勻的電焊料鍵合。
7. 如權利要求6所述的頂部焊料加強的半導體器件，其特征在于，其中至少 一個所述的接觸加強區(qū)域被圖案化，以進一步增加相應的電焊料鍵合的空間均勻性。
8. 如權利要求7所述的頂部焊料加強的半導體器件，其特征在于，其中所述 接觸加強區(qū)域的圖案化從由十字形，星形，網格形，十指交叉形和螺旋形組 成的組合中選擇。
9. 如權利要求5所述的頂部焊料加強的半導體器件，其特征在于，其中所述 頂部金屬層由銅制成。
10. 如權利要求6所述的頂部焊料加強的半導體器件，其特征在于，其中頂 部金屬層與介入層的組合可以選擇的是鋁與鎳/金層的組合，鋁與鎳/鈀層 的組合或者鋁與鎳/鈀/金層的組合。
11. 如權利要求IO所述的頂部焊料加強的半導體器件，其特征在于，其中所 述鎳/金層的厚度在2微米左右到20微米左右之間。
12. —種用于減小歸因于具有用于將其一定數(shù)量的活動終端互連到其工作環(huán) 境的頂部金屬層的已制半導體器件芯片的不希望有的寄生阻抗的方法，其特 征在于，該方法包括a) 將頂部金屬層圖案化為第一多個接觸區(qū)域和第二多個接觸加強區(qū)域；b) 通過已制半導體器件芯片的內部器件結構將至少一個接觸區(qū)域電連 接到至少一個接觸加強區(qū)域；和c) 對于每一個所述接觸加強區(qū)域，將焊料層附貼到其頂部以增加復合 厚度，從而抵抗流經的表面電流相應降低包括寄生電阻和寄生電感成分的寄 生阻抗，從而通過所述至少一個接觸區(qū)域減小歸因于已制半導體器件芯片的不希望有 的寄生阻抗。
13. 如權利要求12所述的減小不希望有的寄生阻抗的方法，其特征在于，該 方法還包括在芯片與晶片分離之前在晶片層級上實行所有步驟a)， b)和c)，從而減少已制半導體器件芯片的器件處理和器件制造成本。
14. 如權利要求13所述的減小不希望有的寄生阻抗的方法，其特征在于，該方法還包括d)從晶片上分離來自該晶片的每一個已制半導體器件芯片并將第一多個 接觸區(qū)域互連到其相應的活動終端。
15. 如權利要求14所述的減小不希望有的寄生阻抗的方法，其特征在于，其 中將第一多個接觸區(qū)域互連到其相應的活動終端的步驟還包括將任何接觸區(qū) 域和與其最近的接觸加強區(qū)域之間的間隔至少保持在處于預先確定的最小間 隔以保證互連工藝的可靠性。
16. 如權利要求12所述的減小不希望有的寄生阻抗的方法，其特征在于，其 中圖案化頂部金屬層的步驟還包括打開穿過已制半導體器件芯片的頂部鈍化 層的多個窗口，然后通過所述多個窗口將頂部金屬層連接到已制半導體器件 芯片的內部器件結構。
17. 如權利要求12所述的減小不希望有的寄生阻抗的方法，其特征在于，其 中附貼焊料層的步驟還包括提供用鉛焊料，無鉛焊料，錫銀銅焊料，錫銀焊 料或錫銅焊料制成的焊料層材料。
18. 如權利要求17所述的減小不希望有的寄生阻抗的方法，其特征在于，其 中，對于由于材料不相容不能與焊料層材料直接形成空間均勻的電鍵合的頂 部金屬層材料，附貼焊料層的步驟還包括淀積可焊接的，導電的，夾在頂部 金屬層和焊料層之間并且與頂部金屬層和焊料層形成空間均勻的電焊料鍵合 的介入層。
19. 如權利要求18所述的減小不希望有的寄生阻抗的方法，其特征在于，其 中將頂部金屬層圖案化為第一多個接觸區(qū)域和第二多個接觸加強區(qū)域的步驟 還包括圖案化至少一個所述接觸加強區(qū)域以進一步增加相應的電焊料鍵合的空間均勻性。
20. 如權利要求17所述的減小不希望有的寄生阻抗的方法，其特征在于，其 中所述頂部金屬層用銅制成，以及在每一個所述接觸加強區(qū)域的頂部附貼焊 料層的步驟還包括建立焊料層和頂部金屬層之間的直接接觸。
21. 如權利要求18所述的減小不希望有的寄生阻抗的方法，其特征在于，其 中頂部金屬層與介入層的組合進一步還包括鋁與鎳/金層的組合，鋁于鎳/ 鈀層的組合和鋁與鎳/鈀/金層的組合。
22. 如權利要求21所述的減小不希望有的寄生阻抗的方法，其特征在于，其 中當頂部金屬層與介入層的組合是鋁與鎳/金層的組合時，淀積介入層的步驟 還包括在鋁上化學鍍覆鎳/金層。
23. 如權利要求21所述的減小不希望有的寄生阻抗的方法，其特征在于，其 中當頂部金屬層與介入層的組合是鋁與鎳/鈀/金層的組合時，淀積介入層的 步驟還包括在鋁上化學鍍覆鎳/鈀/金層。
24. 如權利要求21所述的減小不希望有的寄生阻抗的方法，其特征在于，其 中當頂部金屬層與介入層的組合是鋁與鎳/鈀/金層的組合時，淀積介入層的 步驟還包括在鋁上電鍍鎳/鈀/金層。
25. 如權利要求12所述的減小不希望有的寄生阻抗的方法，其特征在于，其 中在每一個所述接觸加強區(qū)域的頂部附貼焊料層的步驟還包括cl)通過掩模暴露每個所述接觸加強區(qū)域，通過模版印刷工藝在其上定 位然后滴落多個焊料球；c2) 熱處理該多個悍料球使其粘貼在每一個所述接觸加強區(qū)域的表面 的頂部；c3)加熱熔化該多個焊料球并使其流到一起以在每一個所述接觸加強區(qū) 域的頂部形成焊料層。
全文摘要
本發(fā)明提出一種用于低寄生阻抗封裝的頂部焊料加強的半導體器件及方法。該頂部焊料器件包括帶有圖案化為接觸區(qū)域和接觸加強區(qū)域的頂部金屬層的器件芯片。至少一個接觸區(qū)域電連接到至少一個接觸加強區(qū)域。每一個接觸加強區(qū)域的頂部為用以增加復合厚度從而降低寄生阻抗的焊料層。制造頂部焊料器件的方法包括a)通過光刻將頂部金屬層圖案化為接觸區(qū)域和接觸加強區(qū)域；b)使用模板印刷工藝在每一個接觸加強區(qū)域的頂部形成焊料層以增加復合厚度。本發(fā)明的優(yōu)點在于所提供的器件和方法使用標準的芯片層級的加工工藝，可以有效降低成本。
文檔編號H01L21/60GK101425494SQ20081016856
公開日2009年5月6日 申請日期2008年9月26日 優(yōu)先權日2007年10月31日
發(fā)明者凱 劉, 明 孫, 安荷·叭剌, 弗蘭茨娃·赫爾伯特 申請人:萬國半導體股份有限公司