專利名稱：輸入/輸出調(diào)節(jié)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種輸入/輸出(I/O)調(diào)節(jié)電路，具體說，是關(guān)于一種不具有一 靜電放電(Electrostatic Discharging; ESD)裝置且具有自我靜電放電保護(hù)的 1/0調(diào)節(jié)電路。
背景技術(shù)：
通常，為防止靜電放電破壞，需設(shè)計(jì)一ESD裝置供連接至一I/0芯片焊墊。當(dāng) 發(fā)生靜電放電時，該ESD裝置會吸收靜電放電能量，以保護(hù)芯片的電路。然而，隨著互補(bǔ)金屬氧化物半導(dǎo)體(Co即lementary Metal-Oxide Semiconductor; CMOS)工藝的臨界尺寸不斷縮小，ESD裝置的崩潰電壓(breakdown voltage)變差；亦即界面(junction)崩潰電壓降低。因此，隨著操作時間增加， 芯片內(nèi)部電路的顯著電壓變化可導(dǎo)致ESD裝置損壞并致使IC芯片失效。舉例而言， 于多電平單元(multi-level cell; MLC)閃存技術(shù)中，其顯著等效負(fù)載的電壓變 化將造成顯著的能量變化。此種能量變化極有可能損壞ESD裝置。因此，在顯著電壓變化情況下有效地保護(hù)芯片，并于具有一最小臨界尺寸的 CMOS工藝中節(jié)省等效ESD面積甚為重要。發(fā)明內(nèi)容本發(fā)明的一目的在于提供一種用于一芯片中的i/o調(diào)節(jié)電路。該i/o調(diào)節(jié)電路通過自我保護(hù)而省卻了ESD裝置，以提高對顯著電壓變化的免疫性。該I/0調(diào)節(jié)電 路是通過一 CMOS工藝制成。因電壓變化在發(fā)生時會持續(xù)一必要時間，故變化的能量會損壞ESD裝置。因此， 通過省卻ESD裝置，可提高上述免疫性并防止出現(xiàn)無謂的漏電流及熱損壞。該1/0 調(diào)節(jié)電路包含一調(diào)節(jié)器及一 1/0焊墊。該調(diào)節(jié)器連接至該芯片的一外部負(fù)載，并提 供第一電壓供應(yīng)至該芯片。該I/O焊墊亦連接至該調(diào)節(jié)器。該調(diào)節(jié)器通過該I/O 焊墊，接收一外部電源供應(yīng)。


在參閱附圖及隨后描述的實(shí)施方式后，所屬技術(shù)領(lǐng)域具有通常知識者便可了解 本發(fā)明的其它目的，以及本發(fā)明的技術(shù)手段及實(shí)施態(tài)樣，其中 圖l例示本發(fā)明的較佳實(shí)施例； 圖2a例示該較佳實(shí)施例的外部負(fù)載； 圖2b例示該較佳實(shí)施例的內(nèi)部負(fù)載；以及 圖3例示節(jié)點(diǎn)A(顯示于圖l中)處的波形。
具體實(shí)施方式
以下將參照調(diào)節(jié)電路的實(shí)施例來闡述本發(fā)明，該調(diào)節(jié)電路具有連接至一 I/O 焊墊(pad)的自我ESD保護(hù)。然而，本發(fā)明的實(shí)施例并不限定于任何特定的環(huán)境、 應(yīng)用或?qū)嵤┓绞?。因此，下文對這些實(shí)施例的說明僅為闡釋本發(fā)明的目的，而非用 以限制本發(fā)明。圖1例示一 1/0調(diào)節(jié)電路1的較佳實(shí)施例。1/0調(diào)節(jié)電路1是設(shè)于一芯片中， 該芯片是由一具有一最小臨界尺寸的CMOS工藝制成。該最小臨界尺寸是不大于 0. 18微米(pm)，例如一 0. 18 nm CMOS工藝、一 0.09 |_im CMOS工藝等等。1/0 調(diào)節(jié)電路包含一調(diào)節(jié)器11及一 1/0焊墊12。調(diào)節(jié)器11連接至該芯片的一負(fù)載13， 并提供一第一電壓供應(yīng)102至該芯片以作為一工作電壓。1/0焊墊12連接至調(diào)節(jié) 器ll，并接收一外部電源供應(yīng)。圖2a及圖2b即例示負(fù)載13。圖2a例示負(fù)載13是一外部負(fù)載的情形。于此種情形中，當(dāng)1/0調(diào)節(jié)電路1 被應(yīng)用于一 MLC閃存中并通過一 0. 18 pm CMOS工藝制成時，該MLC閃存可通過一 70納米(nm)工藝制成。圖2b例示負(fù)載13是一內(nèi)部負(fù)載的情形。于此種情形中，負(fù)載13是一MLC閃 存，嵌于一閃存控制器23中。負(fù)載13等效于一代表與調(diào)節(jié)器11的輸出相連的整體內(nèi)部電路的負(fù)載。于此種 情形中，負(fù)載13包含一閃存。調(diào)節(jié)器11提供第一電壓供應(yīng)102至負(fù)載13。 一般 而言，第一電壓供應(yīng)102是一定值的直流(DC)電壓供應(yīng)器，具有一第一DC電壓 電平。該第一 DC電壓電平是被設(shè)計(jì)成具有穩(wěn)定的電平值。調(diào)節(jié)器11通過1/0焊墊 12接收該外部電源供應(yīng)。于本實(shí)施例中，該外部電源供應(yīng)是一定值的DC電壓供應(yīng)。1/0調(diào)節(jié)電路1無需額外的ESD裝置。詳述如下。當(dāng)負(fù)載13發(fā)生變化時，于節(jié)點(diǎn)A處出現(xiàn)一瞬時電壓變化(AV)以及一顯著的瞬時電流變化(AI)。大體而言，AV是相關(guān)于AI并可表示為以下方程式△V = ESRxAI + L^ dt其中ESR表示一等效串聯(lián)電阻(equivalent series resistor; ESR) ， L則表示一等效串聯(lián)電感(equivalent series inductor; ESL)的電感，dt則表示電 流對時間的微分，亦可理解為短暫時間內(nèi)的瞬時電流變化。ESR與ESL二者皆固有 地存在于電路中。然而，AV可能較大且因此，假若在I/O調(diào)節(jié)電路中存在一 ESD 裝置，AV可能會損壞該ESD裝置。 一旦ESD裝置被損壞，芯片即可能出現(xiàn)漏電流 及受到熱損壞。舉例而言，根據(jù)0. 18網(wǎng)CMOS工藝的設(shè)計(jì)規(guī)則，通過0. 18 |_un CMOS工藝所制成的I/O調(diào)節(jié)電路1僅可支持工作電壓為1. 8V或3. 3V (標(biāo)記為0. 18pm/l. 8V或0. 18pin/3. 3V)的裝置。此乃因柵極氧化物的厚度無法由設(shè)計(jì)者修改，而只能由工藝提供者修改。當(dāng)應(yīng)用O. 18 CMOS工藝來設(shè)計(jì)ESD裝置時，ESD裝置只能承受7V 9V的崩潰電壓。調(diào)節(jié)器11是由一 5V的定值DC電壓供電。根據(jù)一閃存儲存裝置的AV方程式，AV = ESRxAI + L^dt ，合理地假定ESR為4歐姆，AI為400 raA (對于70 nm或尺寸更小的工藝，且應(yīng)用于MLC閃存中)，L為10納亨利(nH),且W為一短暫時間，5納秒(ns)。由此估計(jì)出AV為AV = 4X0. 4+10nX0. 4/5n =1. 6+0. 8=2. 4V。于一短暫時間dt等于5納秒內(nèi)，一 2. 4 V的變化將會于節(jié)點(diǎn)A處引起一涌流 沖擊(inrushing shot)，如圖3中所示，其中峰值約為2. 4V+5V二7. 4V。該峰值可超越以0. 18 CMOS工藝所設(shè)計(jì)的ESD裝置的崩潰電壓，因此當(dāng)ESD 裝置設(shè)計(jì)為連接至節(jié)點(diǎn)A時，該涌流沖擊即會進(jìn)而損壞ESD裝置。因此，在比如 MLC快閃儲存格應(yīng)用等其中一高電源供應(yīng)與大電流變化相結(jié)合的情形中，不必使用 ESD裝置。此外，該較佳實(shí)施例省卻了ESD裝置，并進(jìn)而減小了芯片尺寸。因每一 半導(dǎo)體裝置皆具有一崩潰電壓，故調(diào)節(jié)器11可通過其固有能力而在某種程度上抵 抗靜電放電。因此，1/0調(diào)節(jié)電路1無需附加ESD裝置便可達(dá)成靜電放電免疫性， 并防止出現(xiàn)受損ESD裝置的缺陷(例如漏電流及熱損壞)。在MLC閃存情形中，與一單電平單元(Single Level Cell; SLC)閃存相比， 等效負(fù)載較大，且包含一顯著的等效電容，其使電壓變化期間的dt及能量變化量 非常大。反之，ESD現(xiàn)象的歷時則相對較短。圖3顯示一ESD現(xiàn)象的歷時明顯短于 電壓變化的dt。假若于1/0調(diào)節(jié)電路1中存在一 ESD裝置，則變化的能量將損壞該ESD裝置。圖2a例示負(fù)載13的一實(shí)施例，負(fù)載13包含一次調(diào)節(jié)器(sub-regulator) 21 及一負(fù)載22。次調(diào)節(jié)器21是用以提供一第二電壓供應(yīng)202。 一般而言，第二電壓 供應(yīng)202亦是一定值的DC電壓供應(yīng)，具有一第二DC電壓電平。舉例而言，于通過 0. 18 jimCMOS工藝所制成的一I/0調(diào)節(jié)電路l中，第一電壓供應(yīng)102 (顯示于圖1 中)具有3.3 V的第一DC電壓電平。第二電壓供應(yīng)202則具有1.8V的第二DC電 壓電平。第一DC電壓電平是大于第二DC電壓電平。另一較佳實(shí)施例則是設(shè)計(jì)用于更先進(jìn)的CMOS工藝，意即臨界尺寸小于0. 18 pm 的CMOS工藝。通過此種先進(jìn)CMOS工藝所設(shè)計(jì)的ESD裝置所承受的崩潰電壓低于上 述實(shí)施例。舉例而言，0. 13 (im CMOS工藝的崩潰電壓是5伏 7伏。因此，該較 佳實(shí)施例亦省卻了ESD裝置，并進(jìn)而減小了芯片尺寸。本發(fā)明在一具有最小臨界尺寸的CMOS工藝中提供一種不具有ESD裝置、但具 有自我ESD保護(hù)的1/0調(diào)節(jié)電路。該1/0調(diào)節(jié)電路可因省卻ESD裝置而減小芯片尺 寸。而且，仍保持調(diào)節(jié)電路的靜電放電免疫性。當(dāng)于具有一很大負(fù)載的一芯片中出 現(xiàn)電壓變化時，本發(fā)明可提高對于顯著電壓變化的免疫性。上述的實(shí)施例僅用來例舉本發(fā)明的實(shí)施態(tài)樣，以及闡釋本發(fā)明的技術(shù)特征，并 非用來限制本發(fā)明的范疇。任何熟悉此技術(shù)者可輕易完成的等同的改變或均等性的 安排均屬于本發(fā)明所主張的范圍，本申請發(fā)明的權(quán)利范圍應(yīng)以本申請權(quán)利要求所限 定的范圍為準(zhǔn)。
權(quán)利要求
1.一種輸入/輸出調(diào)節(jié)電路，設(shè)于一芯片中，該芯片是由一互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝制成，該輸入/輸出調(diào)節(jié)電路包含一調(diào)節(jié)器，用以與該芯片的一負(fù)載電性連接，并提供一第一電壓供應(yīng)至該芯片；以及一輸入/輸出焊墊，用以與該調(diào)節(jié)器電性連接；其中，該調(diào)節(jié)器通過該輸入/輸出焊墊，接收一外部電源供應(yīng)。
2. 根據(jù)權(quán)利要求1所述的輸入/輸出調(diào)節(jié)電路，其特征在于該調(diào)節(jié)器通過該輸 入/輸出焊墊，接收一定值的直流電壓，以為該外部電源供應(yīng)。
3. 根據(jù)權(quán)利要求1所述的輸入/輸出調(diào)節(jié)電路，其特征在于該調(diào)節(jié)器連接至一 次調(diào)節(jié)器，該次調(diào)節(jié)器置于該芯片中，用以提供一第二電壓供應(yīng)至該芯片。
4. 根據(jù)權(quán)利要求3所述的輸入/輸出調(diào)節(jié)電路，其特征在于該第一電壓供應(yīng)具 有一第一直流電壓電平，該第二電壓供應(yīng)具有一第二直流電壓電平，且該第一直流 電壓電平是大于該第二直流電壓電平。
5. 根據(jù)權(quán)利要求1所述的輸入/輸出調(diào)節(jié)電路，其特征在于該負(fù)載是一閃存。
6. 根據(jù)權(quán)利要求1所述的輸入/輸出調(diào)節(jié)電路，其特征在于該負(fù)載是一多電平 單元閃存。
7. 根據(jù)權(quán)利要求6所述的輸入/輸出調(diào)節(jié)電路，其特征在于該多電平單元 閃存，是以一不大于70納米的最小臨界尺寸制成。
8. 根據(jù)權(quán)利要求1所述的輸入/輸出調(diào)節(jié)電路，其特征在于該由CMOS工藝 制成的芯片，是以一不大于O. 18微米的一最小臨界尺寸制成。
全文摘要
本發(fā)明提供一種輸入/輸出(I/O)調(diào)節(jié)電路。該I/O調(diào)節(jié)電路于一具有一最小臨界尺寸的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝中省卻了靜電放電(ESD)裝置，以減小芯片尺寸，同時仍能保持靜電放電免疫性。該I/O調(diào)節(jié)電路是應(yīng)用于多電平單元(MLC)閃存應(yīng)用及其閃存控制器中。
文檔編號H01L27/02GK101330082SQ20081012896
公開日2008年12月24日 申請日期2008年6月23日 優(yōu)先權(quán)日2007年6月22日
發(fā)明者陳德威 申請人:慧榮科技股份有限公司