專利名稱：用于將現(xiàn)有硅管芯結(jié)合到3d集成疊置體中的方法
技術(shù)領(lǐng)域：
集成電路封裝
背景技術(shù)：
人們正在努力對芯片或管芯進行疊置以提高性能，而不會占據(jù)印刷電 路板上的更多空間(例如更多表面面積)。這特別受到對復(fù)雜手機、智能電 話和其它移動裝置的需求的驅(qū)動。芯片制造商己經(jīng)在相連集成電路結(jié)構(gòu)或 疊置體中組合了動態(tài)和靜態(tài)隨機存取存儲器(DRAM和SRAM)、閃速存儲器 和其它存儲器，但在歷史上一直受到連接芯片的布線(例如引線鍵合)對 空間的更大需求的制約。芯片或管芯疊置技術(shù)將兩個或更多管芯鍵合到一 起，以形成連接集成電路結(jié)構(gòu)?？梢岳醚刂B置體的側(cè)面的互連布線或 管芯間界面處的金屬通孔將芯片或管芯連接在一起。
一種用于芯片或管芯疊置的通用方法被稱為面對面鍵合。在這種配置 中，例如，兩個相應(yīng)管芯的器件側(cè)面被疊置，使其器件側(cè)面彼此面對，且 金屬通孔電連接管芯間界面處的管芯。在面對面鍵合的相連集成電路結(jié)構(gòu) 的一種表示中，以面對面鍵合配置將中央處理單元(CPU)或邏輯管芯和存 儲器管芯(例如SRAM或DRAM管芯)疊置在一起?？梢詫岢粮街紺PU 或邏輯管芯體上，并利用附著到存儲器管芯體的凸塊技術(shù)形成通往封裝或 電路板的電源和輸入/輸出(I/O)連接。可以使用穿硅通孔(TSV)來穿過 存儲器管芯并連接到金屬管芯間界面。
在以上范例中，由于穿硅通孔穿過第二管芯(例如存儲器管芯)的存 儲器的有源硅區(qū)域，因此必須在電路中分配足夠大的區(qū)域來允許穿硅通孔 通過。由于功率傳輸?shù)男枰?，這些通孔通?？赡艽笥?大于10倍的)給定 工藝的最小設(shè)計規(guī)則。通過穿硅通孔供應(yīng)用于兩個管芯的功率。功率需求 將要求每個凸塊觸點大約一個穿硅通孔。在倒裝芯片封裝中，通常在整個 二維管芯上以寬間隔的均勻圖案設(shè)置凸塊，從而允許頂部金屬層上存在大量均勻的電源和接地連接。這需要設(shè)計第二管芯(例如存儲器管芯)中的 電路，從而為這些通孔提供與相鄰幾何結(jié)構(gòu)的適當間距。這意味著，需要 對第二管芯進行定制設(shè)計，以嚴格匹配第一管芯的通孔要求。
另一種鍵合配置是面對背鍵合配置。以CPU管芯和存儲器管芯為例，
在面對背鍵合配置中，可以交換兩個管芯的位置。例如，將利用標準凸塊
技術(shù)以典型方式將第一管芯(CPU管芯)信號和電源連接附著到封裝。將利
用穿硅通孔使第二管芯(例如存儲器管芯)的電源和信號連接穿過第一管
芯。存儲器管芯的功率需求通常比CPU或邏輯管芯低得多，因此，需要穿 過第一管芯(例如CPU管芯)的穿硅通孔數(shù)量少得多，且不需要在管芯上 均勻間隔開。這使得CPU管芯的設(shè)計和布局受到第二管芯的三維鍵合的影
響小得多。


通過以下詳細描述、所附權(quán)利要求和附圖，各實施例的特征、方案和
優(yōu)點將變得更加透徹明白，附圖中
圖1示出了相連集成電路結(jié)構(gòu)的頂部分解圖，該結(jié)構(gòu)包括第一管芯和 被設(shè)置成占據(jù)第一管芯的表面區(qū)域的多個單個化或未單個化的管芯。
圖2示出了圖1的結(jié)構(gòu)的頂部側(cè)視圖，并示出了與每個第二管芯相關(guān)
聯(lián)的鍵合焊盤。
圖3示出了取自線3-3'的側(cè)視圖。
圖4示出了取自線3-3'的圖2的結(jié)構(gòu)，并示出了重新分布層，該重新
分布層將第二管芯上的觸點與第一管芯上的穿硅通孔電連接。 圖5示出了第一管芯表面的實施例。
圖6示出了相連集成電路結(jié)構(gòu)的另一個實施例，該相連集成電路結(jié)構(gòu) 包括第一管芯和多個第二管芯。
圖7示出了形成相連集成電路結(jié)構(gòu)的方法的實施例的流程圖。
圖8示出了作為臺式計算機的一部分的電子組件的示意性側(cè)視圖。
具體實施例方式
圖1-3示出了相連集成電路結(jié)構(gòu)實施例的不同視圖，該相連集成電路
6結(jié)構(gòu)包括第一管芯110以及電連接在管芯110上的若干單個化或未單個化 的第二管芯210。管芯110例如是CPU或邏輯管芯。在一個實施例中，管芯 210 (個體管芯210A、管芯210B、管芯210C和管芯210D的統(tǒng)稱)為存儲 器管芯(例如SRAM、 DRAM)或其它管芯或不同管芯(例如邏輯和存儲器) 的組合。由管芯210代表的多個管芯總體上具有近似等于或匹配第一管芯 110的尺寸(表面面積)的管芯尺寸(表面面積)。典型地，作為CPU或邏 輯管芯的管芯110可以具有例如400平方毫米(mm2)的表面面積。在該范 例中，管芯210 (管芯210A、管芯210B、管芯210C、管芯210D)中的每個 管芯具有100咖2的表面面積，使得管芯210占據(jù)的總表面面積也是400鵬2。 在管芯210為諸如DRAM的存儲器結(jié)構(gòu)時，可以選擇管芯，使得管芯總體上 構(gòu)成DRAM密度和管芯尺寸的可接受的匹配。對于密度而言，根據(jù)管芯數(shù)量 為如圖所示的四個的當前技術(shù)，DRAM管芯尺寸可以是一吉字節(jié)(Gb)?；蛘?， 對于較小容量的DRAM (例如512千字節(jié)(Kb)或256Kb)而言，管芯210 的數(shù)量可以更大(例如，對于512Kb而言，八個管芯，每個管芯60mm2 (480mm2))。
圖1示出了管芯210的兩個范例。在一個范例中，將管芯210 (管芯 210A、管芯210B、管芯210C和管芯210D)中的每一個單個化并組裝成管 芯110上的不同單元。或者，可以將多個管芯劃線成單個單元并附著到管 芯IIO。
管芯或晶片形式的存儲器管芯(例如SRAM、 DRAM)是容易獲得的。在 引線鍵合應(yīng)用中普遍使用這些管芯。代表性地，這些管芯中的每個可以具 有4-32個I/O以及電源鍵合焊盤。通常將這些鍵合焊盤設(shè)置成通過管芯中 心的窄的一到兩個鍵合焊盤寬的列。圖2示出了管芯210 (例如管芯210A、 管芯210B、管芯210C和管芯210D)，其具有通過每個管芯中心的兩個鍵合 焊盤寬的鍵合焊盤列220 (以鬼線示出，以表示鍵合焊盤位于所觀察管芯的 相對表面上)。
在一個實施例中，管芯110可以是多內(nèi)核處理器。多內(nèi)核處理器一般 具有一個物理處理器中的多個完整執(zhí)行內(nèi)核，每個執(zhí)行內(nèi)核都在相同頻率 下運行。每個內(nèi)核通常共享相同的封裝。參考圖1，管芯iio可以是例如雙 內(nèi)核處理器、四內(nèi)核處理器(如圖中所示)或更多內(nèi)核處理器。在一個實施例中，以面對背鍵合配置連接管芯110和管芯210。參考圖 3，管芯110具有形成于其中的若干穿硅通孔(TSV) 130。穿硅通孔130包 括穿過其的導(dǎo)電材料，例如銅，用于將封裝310上的管芯110和/或觸點320 連接到管芯210 (如圖所示的管芯210C和管芯210D)上的觸點(例如鍵合 焊盤)。圖3示出管芯110，其具有器件側(cè)120，該器件側(cè)120與封裝310 相鄰，并利用延伸穿過管芯110 (從器件側(cè)延伸到背側(cè)(表面125))的穿 硅通孔130而耦合到封裝310?？梢詫⒅T如銅等的導(dǎo)電材料的穿硅通孔作為 用于制造管芯110的處理步驟的一部分加以形成。通過這種方式，可以對 穿硅通孔130進行構(gòu)圖，以與第二管芯的接觸焊盤220 (參見圖2)對準。 圖3示出了從電觸點320 (例如鍵合焊盤上的焊料凸塊)延伸到第二管芯 210C和210D的鍵合焊盤220的穿硅通孔130?？梢酝ㄟ^設(shè)置管芯210，使 得每個管芯的器件側(cè)(鍵合焊盤側(cè))設(shè)置于管芯110的背側(cè)上。圖3還示 出了連接到管芯210的背側(cè)的熱沉410。
在一些實施例中，與管芯110相關(guān)聯(lián)的穿硅通孔將不與管芯210的觸 點(例如鍵合焊盤)對準。在這種情況下，可以在管芯110的背側(cè)或管芯 210的器件側(cè)上對例如金屬(例如銅)層的導(dǎo)電重新分布層進行構(gòu)圖。這種 重新分布層可以充當管芯210的觸點(例如鍵合焊盤)與穿硅通孔130之 間的互連。圖4示出了根據(jù)另一實施例的穿過線3-3'的圖2的相連集成電 路結(jié)構(gòu)。在該范例中，管芯210C和管芯210D的觸點220不與延伸在封裝 310和管芯110之間且穿過管芯110的穿硅通孔130對準。圖4示出了在一 個實施例中在管芯110的背側(cè)上構(gòu)圖的例如導(dǎo)電材料的重新分布層150，該 導(dǎo)電材料例如是銅。圖5示出了具有穿過管芯110延伸到背側(cè)表面的穿硅 通孔130A和130B的管芯110的背側(cè)表面。圖5還示出了從每個穿硅通孔 130A橫向延伸的經(jīng)構(gòu)圖的重新分布層150。在該范例中，穿硅通孔130B將 與第二管芯210的觸點對準。代表性地，重新分布層150可以是利用光刻 技術(shù)所構(gòu)圖的諸如銅等的導(dǎo)電材料，其中，例如在管芯110的背側(cè)表面上 沉積銅材料，隨后用掩模界定重新分布層150，并進行蝕刻以將重新分布層 構(gòu)圖為從穿硅通孔130A橫向延伸到期望位置以與第二管芯210C和210D的 觸點電接觸的指狀物。例如，可以通過例如穿硅通孔130B的焊料連接將重 新分布層150連接到管芯210的觸點。在必要的情況下，間隔材料可以由(例如)電介質(zhì)材料和管芯110或 管芯210的表面上的重新分布層一起形成，以占據(jù)管芯之間的任何空隙。 圖4示出了與管芯110的表面上的重新分布層150—起形成的間隔材料160。
在參考圖1-5的描述中，示出了四個管芯210，例如存儲器管芯(例如 DRAM或SRAM)，管芯中的每個具有類似的管芯尺寸。要認識到，在其它實 施例中，可以將具有不同功能和不同尺寸的管芯彼此疊置。圖6示出了例 如CPU或邏輯管芯的管芯510的相連集成電路結(jié)構(gòu)的俯視圖。設(shè)置于管芯 510的表面(例如背側(cè)表面)上的是例如DRAM存儲器的管芯610A和610B。 管芯510的背側(cè)上還有管芯尺寸(截面積)大于管芯610A或管芯610B的 管芯620。管芯620例如是SRAM存儲器。在該范例中，將管芯610A、管芯 610B和管芯620描述為存儲器管芯，但要認識到也可以使用其它形式的管 芯，例如CPU或邏輯管芯。
圖7示出了形成相連集成電路結(jié)構(gòu)的方法的流程圖。在本實施例中， 將在諸如CPU或邏輯管芯的背側(cè)表面的表面上組裝存儲器管芯。如上所述， 要認識到管芯類型的選擇可以變化。
參考圖7，在本實施例中， 一開始確定相連集成電路結(jié)構(gòu)的存儲器要求 (方框710)。例如，對于相連集成電路結(jié)構(gòu)而言，期望的存儲器要求可以 是一吉字節(jié)(Gb)的DRAM存儲器。
確定了存儲器要求之后，然后選擇若干存儲器管芯，使得多個管芯的 表面面積總和大致等于CPU邏輯管芯的表面面積(例如背側(cè)表面面積)(方 框720)。例如，在CPU或邏輯管芯的表面面積為400mm2且可獲得表面面積 為100咖2的1Gb DRAM存儲器芯片的情況下，四個DRAM存儲器芯片(4X 100mm2)近似等于CPU或邏輯管芯的表面面積。
選擇存儲器管芯之后，檢驗存儲器管芯的觸點(電源和I/0觸點)，并 將圖案與CPU邏輯管芯的期望的穿硅通孔的圖案相比較。此時，判斷是否 需要重新分布層(方框730)。如果不需要重新分布層，可以在CPU或邏輯 管芯的背側(cè)上對觸點進行構(gòu)圖(方框740)。如果需要重新分布層，則在CPU 或邏輯管芯的背側(cè)表面上對重新分布層進行構(gòu)圖并為重新分布層建立觸點 (方框750)。
一旦在CPU管芯的表面(例如背側(cè)表面)上建立了觸點，就通過例如焊料連接將多個存儲器管芯連接到CPU或邏輯管芯(方框760)。在將存儲 器管芯連接到CPU或邏輯管芯之后，可以將相連的管芯疊置體連接到包括 延伸到存儲器管芯的穿硅通孔的襯底封裝(方框770)。然后可以施加組裝 封裝襯底時通常使用的熱沉并進行任何其它處理技術(shù)。
圖8示出了包括相連集成電路結(jié)構(gòu)的電子組件的側(cè)視圖，該相連集成 電路結(jié)構(gòu)可以物理和電連接到印刷線路板或印刷電路板(PCB)。該電子組 件可以是電子系統(tǒng)的一部分，該電子系統(tǒng)例如是計算機(例如臺式計算機、 膝上型電腦、手持式計算機、服務(wù)器等)、無線通信裝置(例如蜂窩電話、 無繩電話、傳呼機等)、計算機相關(guān)外圍設(shè)備(例如打印機、掃描儀、監(jiān)視 器等)、娛樂裝置(例如，電視、無線電設(shè)備、立體聲系統(tǒng)、磁帶和壓縮盤 播放器、錄像機、MP3 (運動圖像專家組音頻層3播放器等)等)。圖8示 出了i^裝是臺式計算機的一部分。圖8示出了包括物理和電連接到封裝襯 底810的相連集成電路結(jié)構(gòu)805的電子組件800。封裝襯底810可用于將管 芯100連接到印刷電路板820，例如母板或其它電路板。
在前面的詳細描述中，提到了其具體實施例。不過顯然，可以在不脫 離如下權(quán)利要求的更寬的精神和范圍的情況下對其做出各種修改和變化。 因此，說明書和附圖應(yīng)被視為例示性的而不是限制性的。
10
權(quán)利要求
1、一種設(shè)備，包括第一管芯，其包括多個導(dǎo)電穿襯底通孔(TSV)，所述第一管芯包括表面面積；以及多個第二管芯，每個所述第二管芯包括耦合到所述第一管芯的所述TSV的多個觸點，所述多個第二管芯被設(shè)置成總體上包括近似等于所述第一管芯的表面面積的表面面積。
2、 根據(jù)權(quán)利要求1所述的設(shè)備，其中以面對背的鍵合配置耦合所述第 一管芯和所述多個第二管芯。
3、 根據(jù)權(quán)利要求2所述的設(shè)備，其中所述第一管芯包括CPU或邏輯管芯。
4、 根據(jù)權(quán)利要求3所述的設(shè)備，其中所述多個第二管芯包括存儲器單元。
5、 根據(jù)權(quán)利要求3所述的設(shè)備，其中所述多個第二管芯包括動態(tài)隨機 存取存儲器單元。
6、 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第一管芯包括多內(nèi)核處理器， 且配置所述多個第二管芯，使得所述多個第二管芯中的每個都設(shè)置于所述 多內(nèi)核處理器的相應(yīng)內(nèi)核上。
7、 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第一管芯還包括通過導(dǎo)電重 新分布層耦合到所述TSV的多個觸點，且每個所述第二管芯的所述多個觸 點耦合到所述第一管芯的所述多個觸點。
8、 一種方法，包括在第一管芯上設(shè)置多個第二管芯，使得所述多個第二管芯總體上包括近似等于所述第一管芯的表面面積的表面面積；以及將多個第二管芯電耦合到所述第一管芯的多個導(dǎo)電穿襯底通孔(TSV)。
9、 根據(jù)權(quán)利要求8所述的設(shè)備，其中以面對背的鍵合配置耦合所述第 一管芯和所述多個第二管芯。
10、 根據(jù)權(quán)利要求9所述的設(shè)備，其中所述第一管芯包括CPU或邏輯管心。
11、 根據(jù)權(quán)利要求10所述的設(shè)備，其中所述多個第二管芯包括存儲器 單元。
12、 根據(jù)權(quán)利要求10所述的設(shè)備，其中所述多個第二管芯包括動態(tài)隨 機存取存儲器單元。
13、 根據(jù)權(quán)利要求8所述的方法，其中所述第一管芯包括多內(nèi)核處理 器，且在所述第一管芯上設(shè)置所述多個第二管芯包括通過設(shè)置使得所述多 個第二管芯中的每個都耦合到所述多內(nèi)核處理器的相應(yīng)內(nèi)核。
14、 根據(jù)權(quán)利要求8所述的方法，其中所述第一管芯包括通過導(dǎo)電重 新分布層耦合到所述TSV的多個觸點，且耦合所述多個第二管芯包括將所 述多個第二管芯的觸點耦合到所述第一管芯的多個觸點。
15、 一種系統(tǒng)，包括電子設(shè)備，其包括印刷電路板和耦合到所述印刷電路板的模塊，所述 模塊包括第一管芯，其包括多個導(dǎo)電穿襯底通孔(TSV)，所述第一管芯包 括表面面積；以及多個第二管芯，每個所述第二管芯包括耦合到所述第一管芯的所述TSV的多個觸點，所述多個第二管芯被設(shè)置成總體上包括近似等于所述 第一管芯的表面面積的表面面積。
16、 根據(jù)權(quán)利要求15所述的系統(tǒng)，其中以面對背的鍵合配置耦合所述 第一管芯和所述多個第二管芯。
17、 根據(jù)權(quán)利要求16所述的系統(tǒng)，其中所述第一管芯包括CPU或邏輯 菅心。
18、 根據(jù)權(quán)利要求17所述的系統(tǒng)，其中所述多個第二管芯包括存儲器 單元。
19、 根據(jù)權(quán)利要求17所述的系統(tǒng)，其中所述多個第二管芯包括動態(tài)隨 機存取存儲器單元。
20、 根據(jù)權(quán)利要求15所述的系統(tǒng)，其中所述第一管芯包括多內(nèi)核處理 器，且配置所述多個第二管芯，使得所述多個第二管芯中的每個都設(shè)置于 所述多內(nèi)核處理器的相應(yīng)內(nèi)核上。
21、 根據(jù)權(quán)利要求15所述的系統(tǒng)，其中所述第一管芯還包括通過導(dǎo)電 重新分布層耦合到所述TSV的多個觸點，且每個所述第二管芯的所述多個 觸點耦合到所述第一管芯的所述多個觸點。
全文摘要
一種設(shè)備，包括第一管芯，第一管芯包括多個導(dǎo)電穿襯底通孔(TSV)；以及多個第二管芯，每個所述第二管芯包括多個耦合到所述第一管芯的TSV的觸點，所述多個第二管芯被設(shè)置成總體上包括近似等于所述第一管芯的表面面積的表面面積。一種方法，包括在第一管芯上設(shè)置多個第二管芯，使得所述多個第二管芯總體上包括近似等于所述第一管芯的表面面積的表面面積；以及將多個第二器件電耦合到多個第一管芯。一種系統(tǒng)包括電子設(shè)備，該電子設(shè)備包括印刷電路板和模塊，該模塊包括第一管芯，該第一管芯包括多個TSV；以及設(shè)置所述多個第二管芯，以總體上包括近似等于第一管芯的表面面積的表面面積。
文檔編號H01L23/12GK101563773SQ200780047011
公開日2009年10月21日 申請日期2007年12月6日 優(yōu)先權(quán)日2006年12月20日
發(fā)明者B·布萊克, P·里德 申請人:英特爾公司