專利名稱：應(yīng)力增強(qiáng)的晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明系關(guān)于晶體管及其制造方法，尤系關(guān)于應(yīng)力增強(qiáng)的晶體管 及其制造方法。
背景技術(shù)：
現(xiàn)今集成電路(IC)主要藉由使用復(fù)數(shù)個(gè)相互連接之場(chǎng)效晶體管 (Field Effect Transistor, FET)(亦稱為金屬氧化物半導(dǎo)體場(chǎng)效晶體管
MOS晶體管)而實(shí)作。MOS晶體管包含作為控制電極之柵^:(gate electrode),和間隔開之電流可流于其間的源極電極(source electrode)及 漏極電極(drain elec加de)。施加于該柵電極之控制電壓系控制通過該源 極與漏極電極間之信道之電流流動(dòng)。
集成電路的復(fù)雜度以及整合入集成電路之器件數(shù)量系不斷增加。 隨著集成電路內(nèi)的器件數(shù)量增加，個(gè)別器件的尺寸必須縮小。于集成 電路內(nèi)的器件尺寸通常指的是最小特征尺寸(minimum feature size), 即，電路設(shè)計(jì)規(guī)則允許之最小線寬(linewidth)或最小間距。當(dāng)半導(dǎo)體工 業(yè)發(fā)展至45奈米(nanometer, nm)之最小特征尺寸甚至更小時(shí)，由于縮 小尺寸，因此效能增益便變得受限。當(dāng)用以執(zhí)行該些集成電路之新世 代的集成電路板及晶體管被設(shè)計(jì)出來時(shí)，技術(shù)人員必須極度仰賴非傳 統(tǒng)要素以提升器件效能。
MOS晶體管之效能，當(dāng)由其電流載送能力測(cè)量時(shí)，系與于該晶體 管信道內(nèi)之主要載子的移動(dòng)率(mobility)成正比。藉由施加于MOS晶體 管的晶體管信道適當(dāng)?shù)目v向應(yīng)力(longitudinal stress),可增加于該晶體 管信道內(nèi)之主要載子的移動(dòng)率。舉例而言，應(yīng)用壓縮縱向應(yīng)力于P信 道MOS (P-channel MOS, PMOS)晶體管之信道，增加主要載子電洞之 移動(dòng)率。同樣情況，應(yīng)用拉伸(tensile)縱向應(yīng)力于N信道MOS (N-channel MOS， NMOS)晶體管之信道，增加主要載子電子之移動(dòng)率。己知應(yīng)力工程方法藉由增加器件驅(qū)動(dòng)電流毋需增加器件尺寸及器件容量，而大 幅提升電路效能。
于P信道MOS (PMOS)晶體管內(nèi)，藉由相鄰于該晶體管信道嵌入 硅鍺(embedding silicon-germanium, eSiGe)可產(chǎn)生縱向壓縮應(yīng)力，以增加 電洞之移動(dòng)率。為制造此一器件，溝槽(trench)或凹槽(recess)被蝕刻入 硅—襯底內(nèi)，以產(chǎn)生溝槽于該硅襯底。之后可使用硅鍺之選擇性外延生 長(selective epitaxial growth)填充該溝槽，以產(chǎn)生硅鍺嵌入(或"eSiGe") 區(qū)域，該eSiGe區(qū)域最終可用來產(chǎn)生MOSFET器件的源極/漏極 (source/ drain, S/D)面積或區(qū)域。該硅襯底以及藉由該選擇性外延制程 而生長之該SiGe區(qū)域具有晶格失配(crystal lattice mismatch),該晶格失 配于該P(yáng)MOS晶體管內(nèi)引發(fā)本質(zhì)機(jī)械應(yīng)力。該些本質(zhì)機(jī)械應(yīng)力增加于 該P(yáng)MOS晶體管之硅信道內(nèi)之電洞移動(dòng)率，而可增進(jìn)驅(qū)動(dòng)電流，更因 而改善該P(yáng)MOS晶體管之效能。
于需要實(shí)施eSiGe之選擇性外延生長制程中遭遇到一些困難。該 些困難包括外延結(jié)晶缺陷的形成導(dǎo)致器件失效，非均勻厚度之SiGe 造成器件參數(shù)之變更、于SiGe中之本質(zhì)應(yīng)力松弛(relaxation)而降低器 件效能、該選擇性外延制程之高成本、以及將整合此eSiGe區(qū)域之選 擇性外延生長進(jìn)入CMOS制程的復(fù)雜度。
該eSiGe膜之厚度決定可應(yīng)用于該MOSFET器件信道之應(yīng)力/應(yīng) 變(stress/strain)。如此情況，可由嵌入制程了解之效能提升，系正比于 SiGe嵌入生長于該溝槽內(nèi)之厚度。當(dāng)使用較薄之硅層時(shí)，減少可形成 于該襯底之溝槽之潛在深度(potential depth),且因此亦減少該eSiGe區(qū) 域之潛在厚度。如此情況，可了解該eSiGe厚度不足以達(dá)到所需之信 道應(yīng)力及移動(dòng)率增益(mobility gain)。舉例而言，于習(xí)知絕緣層上覆硅 (Silicon-On-Insulator, SOI)之eSiGe制程，晶體管被制造于薄硅層，該 薄硅層之厚度介于50奈米(nm)至100奈米間，且該能被蝕刻且之后由 SiGe填充之溝槽之厚度系限制于40至60 nm間，當(dāng)該eSiGe層厚度被 限制于此厚度范圍內(nèi)時(shí)，該eSiGe源極/漏極面積系無法產(chǎn)生適當(dāng)或 合適的信道應(yīng)變/應(yīng)力。此外，當(dāng)采用其硅襯底具有10 nm或更薄厚 度之超薄絕緣層上覆硅(Ultra-Thin Silicon-On-Insulator， UTSOI)襯底 時(shí)，倘若于該硅襯底內(nèi)并非不可能形成溝槽或凹槽，則其將難以使用eSiGe技術(shù)。
于外延生長制程中， 一個(gè)生長的材料層大體上呈現(xiàn)其正在生長之 表面上之晶格結(jié)構(gòu)樣態(tài)。任何襯底表面之污染或傷害將導(dǎo)致于外延層 內(nèi)生長缺陷之形成。由于使用反應(yīng)性離子蝕刻(Reactive Ion Etching, RIE)制程，其于該硅襯底內(nèi)溝槽的側(cè)壁傾向于如此之污染及/或傷害。 因此，eSiGe之選擇性外延區(qū)域通常于該側(cè)壁上具有結(jié)晶缺陷。該些缺 陷導(dǎo)致于eSiGe之應(yīng)力松弛，以及于該器件參數(shù)之變更。
因此，極需改善應(yīng)力增強(qiáng)之MOS晶體管之制造方法。此外，極需 提供完善的應(yīng)力增強(qiáng)之MOS晶體管，以避免伴隨習(xí)知晶體管制造時(shí)之 問題。另外，本發(fā)明其余所需之特點(diǎn)及特性，將配合對(duì)應(yīng)之圖式及前 述之技術(shù)領(lǐng)域與先前技術(shù)，于其后所詳述之內(nèi)容以及申請(qǐng)專利范圍而 輕易得知。

發(fā)明內(nèi)容
本發(fā)明提供一種制造半導(dǎo)體器件的方法，其中，提供絕緣層上半 導(dǎo)體(semiconductor-on-insulator)結(jié)構(gòu)，且有弓l發(fā)應(yīng)變夕卜延層 (strain-inducing epitaxial layer)覆被沉禾只(blanket deposit)于該絕緣層上 半導(dǎo)體結(jié)構(gòu)上。該絕緣層上半導(dǎo)體結(jié)構(gòu)系包括襯底、具有第一表面及 第二表面的半導(dǎo)體層、以及設(shè)于該襯底與該半導(dǎo)體層的第二表面間的 絕緣層。該引發(fā)應(yīng)變外延層可覆被沉積于該第一表面上。
本發(fā)明提供一種半導(dǎo)體器件，該半導(dǎo)體器件包括絕緣層上半導(dǎo)體 結(jié)構(gòu)，柵極絕緣層、源極區(qū)域、漏極區(qū)域、以及位于該柵極絕緣層上 之導(dǎo)電柵極。該絕緣層上半導(dǎo)體結(jié)構(gòu)包括襯底、半導(dǎo)體層、設(shè)于該 襯底與該半導(dǎo)體層間的絕緣層。該半導(dǎo)體層具有第一表面、第二表面 以及第一區(qū)域。該柵極絕緣層位于該第一區(qū)域上，該導(dǎo)電柵極位于該 柵極絕緣層上，且該源極區(qū)域及漏極區(qū)域位于該第一表面上且包括引 發(fā)應(yīng)變外延層。


本發(fā)明結(jié)合下述圖式而作了詳細(xì)說明，其中相似的組件符號(hào)標(biāo)示 相似的組件，且其中圖1至圖7以剖面圖例示依照本發(fā)明之各種實(shí)施例之受應(yīng)力之MOS晶體管及其制造方法步驟。
具體實(shí)施方式
在本質(zhì)上，下列詳細(xì)的描述僅為示范，而非用以限制本發(fā)明或本發(fā)明之用途及應(yīng)用。在此使用"示范(exemplary)"—詞，意指"做為一范 例、例證或說明"。任何在此描述為"示范"之具體實(shí)施例，不必然被解 釋為最佳或較其它具體實(shí)施例更有利者。所有的下述之實(shí)施態(tài)樣系提 供示范性的實(shí)施態(tài)樣，以使熟悉該項(xiàng)技藝之人士得制造或使用本發(fā)明， 并且非有意限制本發(fā)明于由申請(qǐng)專利范圍所定義之范疇。此外，并無 意受出現(xiàn)于前述之技術(shù)領(lǐng)域、先前技術(shù)、發(fā)明內(nèi)容或下列詳細(xì)描述之 任何表述或隱含原理所束縛。依照本發(fā)明之各種具體實(shí)施例，提供增加應(yīng)力之MOS晶體管及制 造此器件的方法，以改善該信道應(yīng)力(channel stress)與移動(dòng)率增益。提 供絕緣層上半導(dǎo)體結(jié)構(gòu)，其包含具有第一表面的半導(dǎo)體層。引發(fā)應(yīng)變 外延層系覆被沉積于該第一表面上，且之后可用來產(chǎn)生應(yīng)力增強(qiáng)的源 極與漏極區(qū)域，該源極與漏極區(qū)域位在且"升高"于該第一表面上方。 該引發(fā)應(yīng)變外延層系非選擇性地沉積，且因此免除了一些關(guān)于選擇性 外延生長之問題。舉例而言，該應(yīng)力增強(qiáng)的源極與漏極區(qū)域不會(huì)有關(guān) 于選擇性外延的晶體及形態(tài)上的缺陷(crystal and morphological defect), 因此改進(jìn)器件之可靠度及產(chǎn)量。再者，相較于使用eSiGe制造，該制 造程序系相對(duì)地簡單且花費(fèi)較少。可控制該引發(fā)應(yīng)變外延層之厚度， 而使所得之MOS晶體管改良其電性表現(xiàn)。由于生長于半導(dǎo)體層上之引 發(fā)應(yīng)變外延層之厚度，并未受限于該半導(dǎo)體層之厚度，因此該引發(fā)應(yīng) 變外延層可提供增加的信道應(yīng)力以及于應(yīng)力引發(fā)器件效能上的重大提 升。此外，當(dāng)利用半導(dǎo)體層厚度如為10 nm或更薄之超薄絕緣層上半 導(dǎo)體(Ultra-Thin Semiconductor-On-Insulator, UTSOI)結(jié)構(gòu)以制造 MOSFET時(shí)，可使用該引發(fā)應(yīng)變外延層。圖1至圖7系以剖面圖例示依照本發(fā)明之各種具體實(shí)施例之受應(yīng) 力(stressed)之MOS器件30，以及制造此種受應(yīng)力之MOS器件30的 方法步驟。所得到之受應(yīng)力之MOS器件30具有增強(qiáng)的應(yīng)力源極/漏極面積，該等面積拉緊該獲得之具應(yīng)力MOS器件30之信道72面積， 以增加電荷載子(charge carrier)移動(dòng)率，且提升驅(qū)動(dòng)電流。于此列舉之 具體實(shí)施例中，該受應(yīng)力之MOS器件30系以單一 P信道MOS(PMOS) 晶體管為例。可體會(huì)本發(fā)明概念亦可對(duì)于器件類型用適當(dāng)?shù)母淖兌鴳?yīng) 用于NMOS之制造技術(shù)方面，將詳加說明如下。該描述之技術(shù)可適合 地整合以制造CMOS器件。許多不同的集成電路(IC)可形成有受應(yīng)力 之MOS器件，例如器件30。如此之集成電路可包含大量此種晶體管， 如器件30，亦可包含未受應(yīng)力之(unstressed)PMOS晶體管，以及受應(yīng) 力與未受應(yīng)力之N信道MOS (NMOS)晶體管。MOS晶體管制造之各種步驟系廣為人知，故為求簡潔，許多習(xí)知 步驟于此將僅被簡略提及，或完全省略而不提供廣為人知之制程細(xì)節(jié)。 雖然該"MOS器件"一詞，理應(yīng)指具有金屬柵電極與氧化物柵極絕緣體 之器件，但是該詞亦將用于遍及關(guān)于任何包含位于柵極絕緣體(不論是 氧化物或其它絕緣體)上之導(dǎo)電柵電極(不論是金屬或其它導(dǎo)電材料)， 且該柵極絕緣體依次位于半導(dǎo)體襯底(無論是硅或其它半導(dǎo)體材料)之 上的半導(dǎo)體器件。如圖1中所示，依照本發(fā)明之具體實(shí)施例，受應(yīng)力之MOS晶體管 器件30之制造，系起始于提供半導(dǎo)體結(jié)構(gòu)36，以于其內(nèi)及其上制造該 晶體管。制造MOS晶體管30之初始步驟系習(xí)知，且于此不詳加描述。 該半導(dǎo)體結(jié)構(gòu)36較佳為絕緣體上覆半導(dǎo)體結(jié)構(gòu)36，其系至少包括一薄 層半導(dǎo)體材料38設(shè)置于埋置久氧化物絕緣層40上，并依次由承載件 晶圓42所支承。該半導(dǎo)體層38具有第一表面37、第二表面39、以及定義于該第 一表面37及第二表面39間的第一厚度41。半導(dǎo)體層38于后文中為求 方便，而非用以限定，將稱其為硅襯底或是半導(dǎo)體襯底，雖然該些熟 悉半導(dǎo)體技藝者將了解到該半導(dǎo)體層38可為鍺層、砷化鎵層或其它半 導(dǎo)體材料。該埋置之氧化物絕緣層40系設(shè)置于該承載件晶圓42與該 半導(dǎo)體層38的第二表面39間。該埋置之氧化物的絕緣層40可例如為 二氧化硅層，其較佳系具有約50至200 nm之厚度。依照一個(gè)具體實(shí) 施例，該第一厚度41系介于10nm與30nm間?；赟OI之技術(shù)包含位于絕緣層上之薄層半導(dǎo)體材料，該絕緣層依次位于承載件襯底上。依照一個(gè)具體實(shí)施例，該半導(dǎo)體結(jié)構(gòu)36可包括絕緣層上覆硅(SOI)結(jié)構(gòu)，其中該半導(dǎo)體層38包括硅薄單晶硅層38 于該埋置之氧化物絕緣層40上。該薄單晶硅層38可為具有(100)表面 晶向(surface crystal orientation)之硅襯底，其中"硅襯底"一詞系包含典 型使用于半導(dǎo)體工業(yè)之相當(dāng)純的硅材，以及于硅摻雜有少量其它元素， 如鍺、碳、等等，以及雜質(zhì)摻雜物元素，如硼、磷及砷。不論是N型 或P型雜質(zhì)皆可摻入硅里，但若摻入N-型雜質(zhì)便可制造范例中之PMOS 晶體管30。該薄硅層38具有至少約1至35歐姆與平方(Ohm per square) 電阻率者為較佳。如圖1中所示，引發(fā)應(yīng)變外延層50以"覆被(blanket)"方式外延生 長于該半導(dǎo)體層38的第一表面37上。大致上，該引發(fā)應(yīng)變外延層50 系包括任何假晶(pseudomorphic)材料，其可外延生長于該半導(dǎo)體層38 的第一表面37上。該假晶材料具有之晶格常數(shù)系不同于該半導(dǎo)體層38 之晶格常數(shù)。在生長期間，該假晶材料重復(fù)該半導(dǎo)體層38之晶格結(jié)構(gòu)， 且生長于其上。兩個(gè)并置材料在晶格常數(shù)上之不同系于半導(dǎo)體層38之 主材料內(nèi)產(chǎn)生應(yīng)力。覆被生長(blanket growth)—詞大致意指均勻非選擇性生長于整個(gè) 晶圓之上。于本發(fā)明之情況，將使用覆被生長以探討，不論是在該晶 圓之整個(gè)P型信道面積上，還是在該晶圓之整個(gè)N型信道面積上之非 鑲嵌式外延生長。本發(fā)明內(nèi)容中之覆被生長系不同于采用嵌入制程之 選擇性外延生長，于嵌入制程中該嵌入生長系發(fā)生于如蝕刻溝槽之小 塊區(qū)域。當(dāng)制造P信道或PMOS器件時(shí)，該晶圓之些許面積(例如對(duì) 應(yīng)于該N信道或NMOS器件)系被遮蓋以使該引發(fā)應(yīng)變外延層50無法 生長于該些N信道區(qū)域上，而僅生長于P信道區(qū)域上。因此，該引發(fā) 應(yīng)變外延層50系不"全面覆蓋"沉積于該器件之N信道區(qū)域上。該引發(fā) 應(yīng)變外延層50系沉積覆蓋于該第一表面37上，以使該引發(fā)應(yīng)變外延 層50重復(fù)該第一表面37的晶體結(jié)構(gòu)。于此使用之"覆蓋于…上 (superjacent)"—詞意指"直接安置且放置于其它事物上方或上面(above or on)"，而"位于...上(overlying)"—詞意指"被設(shè)置于其它事物上面或之 上(on or over),或放置于其它事物之上或上側(cè)(over or upon)"。該引發(fā)應(yīng)變外延層50系以非選擇性方式外延生長于半導(dǎo)體主體上。于一個(gè)具體實(shí)施例中，覆被生長可使用例如化學(xué)氣相沉積(Chemical Vapor Deposition, CVD)制程于外延反應(yīng)器內(nèi)而產(chǎn)生，該外延反應(yīng)器加 熱該晶圓，且之后藉由流動(dòng)包含該引發(fā)應(yīng)變材料50之氣體混合物、以 及所選之導(dǎo)電率決定摻雜物(conductivity determining dopant)于該半導(dǎo) 體層38之該第一表面37上，而成長該外延層。該非選擇性外延生長 于該第一表面37上成為核心，且可藉由于外延生長期間，調(diào)整如反應(yīng) 物流量、生長溫度、生長壓力、等等之生長狀況，以控制該生長速率。 當(dāng)氣體分子沉積于該第一表面37上時(shí)，延伸該半導(dǎo)體層38的第一表 面37的結(jié)晶結(jié)構(gòu)。由于該引發(fā)應(yīng)變外延層50之外延生長并非"嵌入 的"，故該外延生長僅發(fā)生于一個(gè)核心平面(nucleating plane),且終止于 N型與P型器件間之邊界上。對(duì)照于eSiGe以沿著該溝槽之底部及溝 槽的側(cè)壁之多重平面為核心之嵌入SiGe材料(embedded SiGe, eSiGe)， 該引發(fā)應(yīng)變外延層50系沿著單一平面為核心，且因此相對(duì)地較無沿著 該嵌入SiGe材料側(cè)壁部分造成的晶體及形態(tài)上的缺陷。最終將使用該引發(fā)應(yīng)變外延層50材料，產(chǎn)生應(yīng)力增強(qiáng)之源區(qū)域及 汲區(qū)域，其中該等區(qū)域系覆蓋于該半導(dǎo)體層38的第一表面37上。該 引發(fā)應(yīng)變外延層50具有第二厚度43，大于或等于該半導(dǎo)體層38的第 一厚度41。舉例而言，依照一個(gè)具體實(shí)施例引發(fā)應(yīng)變外延層50的第二 厚度43系介于30 nm至100 nm間。最終由該引發(fā)應(yīng)變外延層50所制 造之應(yīng)力增強(qiáng)的源極區(qū)域及漏極區(qū)域之厚度，并非受限于該半導(dǎo)體結(jié) 構(gòu)36的半導(dǎo)體層38的第一厚度41之厚度。同樣地，可制作足夠厚之 引發(fā)應(yīng)變外延層50,以于該信道72內(nèi)提供高應(yīng)變，因此可大幅提升該 引發(fā)應(yīng)變器件之效能。單晶硅系以該硅晶體之晶格常數(shù)(lattice constant)與尺寸(dimension) 為特征。藉由于晶格內(nèi)替換非硅之原子，可改變所產(chǎn)生的晶體大小與 晶格常數(shù)。舉例而言，若加入一個(gè)較大的如鍺原子之替換原子至該硅 晶格，則該晶格常數(shù)系增加，且該晶格常數(shù)上的增加系正比于該替換 原子之濃度。依照一個(gè)具體實(shí)施例，該引發(fā)應(yīng)變外延層50可為硅合金材料，例 如單晶硅鍺(SiGe)或其摻雜之變化物。舉例而言，該單晶硅鍺(SiGe)可 具有約10至35原子百分比，較佳為約20至35原子百分比之鍺。由于鍺原子較硅原子大，因此將鍺加入硅中系產(chǎn)生具有之晶格常數(shù)大于該半導(dǎo)體層38晶格常數(shù)的結(jié)晶材料。由于SiGe具有大于半導(dǎo)體層38 之晶格常數(shù)，因此SiGe將產(chǎn)生壓縮縱向應(yīng)力于該主體半導(dǎo)體材料38 上，尤其是對(duì)于該晶體管信道72。該壓縮縱向應(yīng)力系增加于該信道72 內(nèi)電洞之移動(dòng)率，且因此改善該P(yáng)型信道MOSFET器件之效能。依照較進(jìn)一步之具體實(shí)施例，該引發(fā)應(yīng)變外延層50可包括分級(jí)層 (graded layer),其初始使用純單晶硅50生長該第一表面37，之后當(dāng)該 引發(fā)應(yīng)變外延層50生長時(shí)，增加鍺物種(species)之濃度。此將產(chǎn)生帶 有非均勻濃度鍺之引發(fā)應(yīng)變外延層50，使得于該引發(fā)應(yīng)變外延層50 內(nèi)具有鍺濃度梯度(gradient)。此將幫助減少該外延層50內(nèi)之缺陷。依照另一具體實(shí)施例，該引發(fā)應(yīng)變外延層50可為純鍺，或?yàn)橐恍?基于鍺之合金之其中一者。依照另一具體實(shí)施例，該引發(fā)應(yīng)變外延層50可包括SiGe，其于原 地被摻雜導(dǎo)電率決定摻雜物?？商砑釉撾s質(zhì)摻雜元素至該外延生長反 應(yīng)物中，以適當(dāng)?shù)負(fù)饺朐撛礃O區(qū)域及漏極區(qū)域。舉例而言，于一個(gè)具 體實(shí)施例中，可于SiGe外延生長期間，添加硼至該外延生長反應(yīng)物中。 該摻雜雜質(zhì)之SiGe最終將形成MOS晶體管30的源極區(qū)域51及漏極 區(qū)域52。更進(jìn)一步如圖1中所示，保護(hù)蓋層(protective capping layer) 55亦沉 積于該引發(fā)應(yīng)變外延層50上。舉例而言，該保護(hù)蓋層55可包括Si02 層或SiN層。當(dāng)該蓋層為SiN時(shí)，該蓋層55可用低壓化學(xué)氣相沉積法 (LPCVD)沉積出來。該引發(fā)應(yīng)變外延層50及該保護(hù)蓋層55之結(jié)合厚 度較佳為介于100nm及150nm間。如圖2中所示，可形成光阻屏蔽(photoresistmask)48于部分之保護(hù) 蓋層55之上。該光阻屏蔽48包括開口或窗口(window)53于第一區(qū)域 49上。該第一區(qū)域之部分面積最終將定義該MOS晶體管30之信道72。使用光阻屏蔽48以保護(hù)保護(hù)蓋層55以及該引發(fā)應(yīng)變外延層50之 遮蓋部分，該保護(hù)蓋層55及引發(fā)應(yīng)變外延層50之暴露部分可被圖案 化以定義側(cè)壁55如圖3中所示。然后可移除(例如蝕刻)該保護(hù)蓋層 55的第一部分以及該引發(fā)應(yīng)變外延層50的第一部分，以定義于該保護(hù) 蓋層55及引發(fā)應(yīng)變外延層50內(nèi)的側(cè)壁55。舉例而言，該保護(hù)蓋層55可例如藉由于CHF3、 CF4或SF6之化學(xué)品(chemistry)中之電漿蝕刻，被 蝕刻成所需之圖案；以及該引發(fā)應(yīng)變外延層50可例如藉由于Cl或 HBr/02化學(xué)品中之電漿蝕刻，被蝕刻成所需之圖案。如箭頭所示，該 引發(fā)應(yīng)變外延層50的其余部分51、 52對(duì)該半導(dǎo)體層38施加壓縮應(yīng)力 或應(yīng)變。
介于該側(cè)壁55間之開孔59定義該半導(dǎo)體層38的第一表面37之 暴露部分。該受應(yīng)力之MOS晶體管30之MOSFET信道72區(qū)域，最 終將定義于第一表面37之暴露部分內(nèi)。依照一個(gè)具體實(shí)施例，可采用 過蝕刻(over etching)方式蝕刻去除該半導(dǎo)體層38之一部分49，以調(diào)整 該信道72區(qū)域之厚度。于其它具體實(shí)施例中，可采用蝕刻不足 (under-etching)方式，在該引發(fā)應(yīng)變外延層被整個(gè)移除完之前停止蝕刻， 以于該面積內(nèi)該第一表面37上保留薄的引發(fā)應(yīng)變外延層50作為該信 道72之材料，以改進(jìn)電荷載子移動(dòng)率。舉例而言，因于SiGe中之電 洞與電子二者之移動(dòng)率系大于硅者，因此該SiGe信道可提供更大之電 荷載子移動(dòng)率及器件效能。
一旦該引發(fā)應(yīng)變外延層50及該保護(hù)蓋層55被圖案化，便可移除 該屏蔽48，例如藉由電漿灰化(plasmaashing)。于蝕刻之后，如圖3所 示，該保護(hù)蓋層55及引發(fā)應(yīng)變外延層50可被稱為其余部分51、 53及 其余部分52、 54。該引發(fā)應(yīng)變外延層50的其余部分51、 52系沿著該 半導(dǎo)體層38的第一表面37之暴露部分施加壓縮應(yīng)變(compressive strain)。該壓縮應(yīng)變系因介于該半導(dǎo)體層38的第一表面37之材料與該 引發(fā)應(yīng)變外延層50之材料間，該晶格常數(shù)失配(lattice constant mismatch) 所產(chǎn)生。
依照具體實(shí)施例，如圖4中所示，該方法繼續(xù)于沉積間隔件材料 (spacer material)的絕緣層56。該絕緣層56可沉積至足以填充該開孔59 之厚度，或?qū)?yīng)可隨不同器件架構(gòu)而改變之間隔件所需寬度。該絕緣 層56可為氧化物、氮化物或其組合，而較佳為薄層二氧化硅(Si02)再 于其上設(shè)有氮化硅(SiN)層。依照一個(gè)具體實(shí)施例，該間隔件形成材料 層56可摻雜有合適之導(dǎo)電率決定摻雜物(例如，硼)。如下參照?qǐng)D7所 述，該導(dǎo)電率決定摻雜物稍后可擴(kuò)散入該半導(dǎo)體層38的第一表面37， 以形成源極/漏極延伸區(qū)域。依照一個(gè)具體實(shí)施例，如圖5中所示，該方法繼續(xù)于該絕緣層56
之非等向性蝕刻(anisotropic etching),以形成絕緣間隔件56、 57。該間 隔件形成材料層56可被非等向性地蝕刻，例如以使用CF4或CHF3之 化學(xué)作用之電漿(plasma)或反應(yīng)性離子蝕刻(Reactive Ion Etching, RIE)。 該絕緣間隔件56、 57系位于該保護(hù)蓋層55的其余部分、該引發(fā)應(yīng)變 外延層50、該半導(dǎo)體層38之暴露表面之部分及該相對(duì)的側(cè)壁55上。 雖然并未顯示于圖5中，該第一表面37之初始暴露部分的其余暴露部 分，系定義于該絕緣半導(dǎo)體結(jié)構(gòu)36的第一區(qū)域上，其較佳具有介于20 nm至50 nm間之寬度及長度上的范圍。
清潔其余暴露部分，且形成柵極絕緣層58于該半導(dǎo)體層38的第 一表面37的其余暴露部分之上。該第一表面37的其余暴露部分形成 該受應(yīng)力之MOS器件30之信道72，且如圖5中所示，該絕緣層58 最終將用作為柵極絕緣層。該柵極絕緣層58大致上具有介于1 nm至 10 nm間之厚度，且較佳者為約1至2 nm厚。該絕緣間隔件56、 57 系將該絕緣層58與該受應(yīng)力之MOS器件30之最終源極及漏極區(qū)域 51、 52間隔開。
舉例而言，于一個(gè)具體實(shí)施例中，可藉由使用沉積一層具有高介 電系數(shù)(k)之介電材料之原子層沉積而形成該絕緣層58。使用于沉積該 高k介電材料之原子層沉積技術(shù)，包括例如化學(xué)氣相沉積法(CVD)、低 壓化學(xué)氣相沉積法(LPCVD)、半大氣壓化學(xué)氣相沉積法 (Semi-Atmospheric Chemical Vapor Deposition, SACVD)或是電漿增強(qiáng) 化學(xué)氣相沉積法(Plasma Enhanced Chemical Vapor Deposition, PECVD)。 該高k介電材料系其介電系數(shù)大于3.9之材料，且可包括例如鉿或鋯硅 酸鹽(hafnium or zirconium silicates)以及鉿或鋯氧化物。
或者，于另一具體實(shí)施例中，可藉由生長二氧化硅層而形成該絕 緣層58。舉例而言，該絕緣層58可藉由于氧化作用環(huán)境中加熱該硅襯 底之方式形成熱生長出二氧化硅，以使熱生長二氧化硅層僅生長于該 半導(dǎo)體層38的第一表面37之暴露部分上。
如圖6中所示，柵電極形成材料層60(或"導(dǎo)電柵極材料")可沉積于 該保護(hù)蓋層55的其余部分53、 54、該絕緣間隔件56、 57以及該柵極 絕緣層58之上。該導(dǎo)電柵極材料60可以是例如沉積于該柵極絕緣層58上之多晶
硅(polycrystalline silicon),其例如經(jīng)由藉由硅烷(SiH4)之氫還原反應(yīng)之 LPCVD而沉積。該多晶硅層較佳沉積為無摻雜多晶硅，且可于之后藉 由離子植入(ion implantation)摻入雜質(zhì)。該多晶硅層可被沉積約50至 200 nm之厚度，較佳者為約100 nm之厚度?；蛘?，于該柵極絕緣層 58及導(dǎo)電柵極材料60包括"高k金屬柵極結(jié)構(gòu)"之處，該導(dǎo)電柵極材料 60可為金屬柵電極形成材料，如銦(Ir)、錸(Re)、鈦(Ti)、氮化鈦(TiN) 及其合金之材料，以及位于該金屬頂端上做為接觸材料之多晶硅接口 。 該金屬層可由其自身或伴隨合適的摻雜雜質(zhì)沉積，以設(shè)定該晶體管之 必要臨界電壓。
覆設(shè)于該引發(fā)應(yīng)變外延層50的其余部分51、 52之部分導(dǎo)電柵電 極層60，可被移除以露出該源極/漏極區(qū)域51、 52，如圖7中所示。 依照一個(gè)具體實(shí)施例，該引發(fā)應(yīng)變外延層50的其余部分51、 52其頂 端部分，以及該絕緣間隔件56、 57之頂端部分亦可被移除，以確保于 該柵電極60與該源極/漏極區(qū)域51、 52間具有適當(dāng)?shù)母綦x。該絕緣 間隔件56、 57具有介于100nm與150nm間之初始高度，然而，該絕 緣間隔件56、 57之最終高度可減少為介于30nm與60nm間。舉例而 言，于一個(gè)具體實(shí)施例中，可使用化學(xué)機(jī)械平坦化制程(Chemical Mechanical Planarization process, CMP process)以禾多除位于該引發(fā)應(yīng)變 外延層50的其余部分51、 52上之部分導(dǎo)電層，且移除該保護(hù)蓋層55 的其余部分53、 54。在CMP處理之后，如圖7所示，該引發(fā)應(yīng)變外延 層50的其余部分51、 52系包括該受應(yīng)力之MOS晶體管30的源極51 及漏極52，以及該柵電極60。該柵電極60系定義該信道72區(qū)域?yàn)槲?于該柵極下之薄硅層38表面部分之處。較佳者，該信道72系沿著[110] 晶向定向，以使于該晶體管之電流將以該[110]晶向流動(dòng)。對(duì)于一些 NMOS之架構(gòu)來說，[100]晶向者為較佳。
亦如圖7所示之示范具體實(shí)施例，可延伸源極/漏極區(qū)域51、 52 于該半導(dǎo)體層38的第一表面之下，該表面系以虛線表示，藉由從該引 發(fā)應(yīng)變外延層50的其余部分向外擴(kuò)散導(dǎo)電率決定摻雜物。該擴(kuò)散系由 熱退火所造成，較佳為快速熱退火(Rapid Thermal Anneal，RTA)。而將 得知所有的擴(kuò)散系不必單獨(dú)于圖7中發(fā)生，可由發(fā)生于制造該受應(yīng)力之MOS晶體管30時(shí)所發(fā)生之各種加熱步驟所取代。于圖7中所示更進(jìn)一步之具體實(shí)施例中，導(dǎo)電率決定摻雜物亦可從該絕緣間隔件56、57擴(kuò)散，以于該絕緣間隔件56、 57下方形成源極/漏極延伸區(qū)域70、71。 一旦完成該擴(kuò)散，該源極/漏極延伸區(qū)域70、 71可具有介于5nm及該信道72厚度間之厚度。
雖然未圖標(biāo)，但圖標(biāo)于圖7中之應(yīng)力增強(qiáng)之MOS晶體管30可用習(xí)知方法完成。舉例而言，習(xí)知步驟包括形成連接于該源極及漏極區(qū)域上之金屬硅化物接觸件(contact)，沉積層間介電層、平坦化該層間介電層、以及蝕刻接觸通孔或開口穿透該介電層至該金屬硅化物接觸件。舉例而言，硅化物形成金屬層沉積或形成于該引發(fā)應(yīng)變外延層50的其余暴露部分上，且被加熱以導(dǎo)致該金屬與該引發(fā)應(yīng)變外延層50之暴露部分以及該引發(fā)應(yīng)變外延層50的其余部分51、 52發(fā)生反應(yīng)，而形成金屬硅化物。電性連接至該金屬硅化物層(且因此為該源極51及漏極52區(qū)域)，且可于之后藉由形成于接觸開孔內(nèi)之接觸插塞(contact plug)及互相連接金屬沉積物及圖案化，而制成該柵電極60。
上述之具體實(shí)施例為用于制造應(yīng)力增強(qiáng)之PMOS晶體管的方法。可使用類似的NMOS制造技術(shù)，以制造應(yīng)力增強(qiáng)之NMOS晶體管，且可將任一結(jié)構(gòu)或二者結(jié)構(gòu)之制造，整合成制造CMOS集成電路的方法，且該電路系同時(shí)包含有受應(yīng)力與未受應(yīng)力二者之PMOS及NMOS晶體管。
應(yīng)力增強(qiáng)之NMOS晶體管之制造，系類似于上述的方法，除了該半導(dǎo)體層38被摻雜了 P型雜質(zhì)外，而該源極與漏極區(qū)域系被摻雜了 N型導(dǎo)電率決定離子。再者，該引發(fā)應(yīng)變材料50應(yīng)具有較小的替換原子，以使該生長之引發(fā)應(yīng)變材料50之晶格常數(shù)，系小于該主體材料之晶格常數(shù)。于該引發(fā)應(yīng)變材料50中加入較小的替換原子，導(dǎo)致位于該半導(dǎo)體層38的第一表面37之材料與該引發(fā)應(yīng)變外延層50之材料間之晶格常數(shù)失配。此系于該主體晶格上產(chǎn)生縱向之拉伸(tensional)應(yīng)力或應(yīng)變。
舉例而言，于N信道MOSFET器件之一個(gè)示范具體實(shí)施例中，該引發(fā)應(yīng)變外延層50可例如為單晶材料，例如硅碳(Si:C)。該Si:C可包含達(dá)約15%之碳，而較佳者為包含約2至7%之碳。硅碳(Si:C)之晶格常數(shù)系小于該半導(dǎo)體層38之晶格常數(shù)。由于碳原子系小于硅原子，因此在硅里添加碳，產(chǎn)生其晶格常數(shù)系小于該半導(dǎo)體38的結(jié)晶材料。該
引發(fā)應(yīng)變外延層50的其余部分51、 52，其用以作為該源極與漏極區(qū)域51、 52，系沿著該半導(dǎo)體層38的第一表面37之暴露部分，施加拉伸應(yīng)變(例如拉伸縱向應(yīng)力)。應(yīng)用于晶體管信道72之拉伸縱向應(yīng)力，系增加NMOS晶體管的晶體管信道72內(nèi)之主要載子電子移動(dòng)率，且因而改善該N信道MOSFET器件之效能。
于其它具體實(shí)施例中，可在該硅碳(Si:C)原位處摻雜如砷或磷之導(dǎo)電率決定摻雜物?？商砑釉撾s質(zhì)摻雜元素至該外延生長反應(yīng)物中，以適當(dāng)?shù)負(fù)饺朐撛礃O區(qū)域及漏極區(qū)域。舉例而言，可于Si:C外延生長期間，添加砷或磷至該外延生長反應(yīng)物中。該添加雜質(zhì)之Si:C最終將形成MOS晶體管30的源極區(qū)域51及漏極區(qū)域52。
雖然己呈現(xiàn)至少一個(gè)示范具體實(shí)施例如上詳述，但是將可得知該等實(shí)施例存在有大量的變化。亦可得知示范之具體實(shí)施例皆僅為范例，而并非企圖以任何方式限制本發(fā)明之范疇、應(yīng)用性或組構(gòu)(configuration)。更確切地說，以上詳述之內(nèi)容將提供熟悉該項(xiàng)技藝者便利指南(convenient road map)，以實(shí)現(xiàn)示范之具體實(shí)施例。應(yīng)明了未悖離本發(fā)明如后所附加之申請(qǐng)專利范圍及其法律上之均等所提出之范圍，于功能及組件之配置上可產(chǎn)生各種不同的改變。
權(quán)利要求
1、一種制造半導(dǎo)體器件(30)的方法，該方法包括下列步驟提供絕緣層上半導(dǎo)體結(jié)構(gòu)(36)，該結(jié)構(gòu)包括襯底(42)、具有第一表面(37)及第二表面(39)的半導(dǎo)體層(38)、以及設(shè)于該襯底(42)與該半導(dǎo)體層(38)的該第二表面(39)之間的絕緣層；以及在該第一表面(37)上，覆被生長引發(fā)應(yīng)變外延層(50)。
2、 如權(quán)利要求l所述的方法，其中，該覆被生長步驟包括步驟在該第一表面(37)上覆被生長弓I發(fā)應(yīng)變外延層(50)覆蓋。
3、 如權(quán)利要求l所述的方法，其中，該覆被生長步驟包括下列步驟在該第一表面(37)上覆被生長硅鍺層。
4、 如權(quán)利要求3所述的方法，其中，覆被生長硅鍺層于該第一表面(37) 上的步驟，包括下列步驟在該第一表面(37)上覆被生長摻雜有導(dǎo)電率決定摻雜物的硅鍺層。
5、 如權(quán)利要求l所述的方法，其中，覆被生長步驟包括下列步驟在該第一表面(37)上覆被生長硅碳層。
6、 如權(quán)利要求5所述的方法，其中，在該第一表面(37)上覆被生長硅 碳層的步驟，包括下列步驟在該第一表面(37)上覆被生長摻雜有導(dǎo)電率決定摻雜物的硅碳層。
7、 如權(quán)利要求l所述的方法，進(jìn)一步包括下列步驟在該引發(fā)應(yīng)變外延層(50)上沉積蓋層(55);以及 圖案化該蓋層(55)及該引發(fā)應(yīng)變外延層(50),以定義該蓋層(55) 及該引發(fā)應(yīng)變外延層(50)中的側(cè)壁(62)。
8、 如權(quán)利要求7所述的方法，其中，圖案化該蓋層(55)及該引發(fā)應(yīng)變 外延層(50)的步驟，包括下列步驟移除該蓋層(55)的第一部分及該硅鍺層的第一部分，以定義該蓋 層(55)及該引發(fā)應(yīng)變外延層(50)中的側(cè)壁(62); 且該方法進(jìn)一步包括下列步,沉積第一絕緣層(56);以及'蝕刻該第一絕緣層(56)以形成位于該側(cè)壁(62)上的絕緣間隔件 (57)且定義介于該絕緣間隔件(57)間的空間，該空間包括該第一表面 (37)的暴露部分。
9、 如權(quán)利要求8所述的方法，進(jìn)一步包括下列步驟在該第一表面(37)的該暴露部分上形成第二絕緣層(58);在該蓋層(55)的其余部分(53、 54)、該絕緣間隔件(57)及該第二 絕緣層(58)上沉積導(dǎo)電柵(60)電極層(60)，以用該導(dǎo)電柵(60)電極層 (60)填充介于該絕緣間隔件(57)間的該空間；以及移除位于該弓I發(fā)應(yīng)變外延層(50)的其余部分(51 、 52)上的該導(dǎo)電 柵(60)電極層(60)的部分和該蓋層(55)的其余部分(53、 54)。
10、 如權(quán)利要求8所述的方法，進(jìn)一步包括下列步驟在該絕緣間隔 件(57)下方形成源極/漏極延伸區(qū)域(70、 71)，其中，該源極/漏極延 伸區(qū)域(70、 71)與該引發(fā)應(yīng)變外延層(50)的其余部分(51、 52)接觸。
11、 如權(quán)利要求10所述的方法，其中，在原地用摻雜物摻雜該引發(fā) 應(yīng)變外延層(50)，其中，在原地用摻雜物摻雜該絕緣間隔件(57)，以及 其中，形成源極/漏極延伸區(qū)域(70、 71)的步驟包括下列步驟從該絕緣間隔件(57)擴(kuò)散該摻雜物，以在該絕緣間隔件(57)下方 形成源極/漏極延伸區(qū)域(70、 71)。
12、 如權(quán)利要求l所述的方法，其中，該半導(dǎo)體層具有第一厚度(41)， 且其中，該覆被生長步驟包括下列步驟在該第一表面(37)上覆被生長引發(fā)應(yīng)變外延層(50)至大于或等于 該第一厚度(41)的第二厚度(43)。
13、 一種制造半導(dǎo)體器件(30)的方法，該方法包括下列步驟提供絕緣層上半導(dǎo)體結(jié)構(gòu)(36)，該結(jié)構(gòu)包括襯底(42)，具有第 一表面(37)、第二表面(39)及第一厚度(41)的半導(dǎo)體層(38)，以及設(shè)于 該襯底(42)與該半導(dǎo)體層(38)的該第二表面(39)之間的絕緣層，其中， 該半導(dǎo)體層具有第一厚度(41);覆被生長引發(fā)應(yīng)變外延層(50)覆蓋于該第一表面(37)上至大于或 等于該第一厚度(41)的第二厚度(43);圖案化該引發(fā)應(yīng)變外延層(50)的第一部分，以定義該引發(fā)應(yīng)變外 延層(50)中的側(cè)壁(62);形成位于該側(cè)壁(62)上的絕緣間隔件(57)，其中，該絕緣間隔件 (57)定義介于該絕緣間隔件(57)之間的空間，該空間包括該第一表面 (37)的暴露部分；在該第一表面(37)的暴露部分上形成柵極介電層(58);在該絕緣間隔件(57)及該柵極介電層(58)的其余部分上沉積導(dǎo)電 柵(60)電極層(60)，以用該導(dǎo)電柵(60)電極層(60)填充介于該絕緣間隔 件(57)之間的該空間；以及移除位于該引發(fā)應(yīng)變外延層(50)的其余部分(51、 52)上的該導(dǎo)電 柵(60)電極層(60)的部分。
14、 如權(quán)利要求13所述的方法，其中，該覆被生長步驟包括下列步- 覆被生長硅鍺層覆蓋于該第一表面(37)上至大于或等于該第一 厚度(41)的第二厚度(43)，其中，該硅鍺層摻雜有導(dǎo)電率決定摻雜物。
15、 如權(quán)利要求13所述的方法，其中，該覆被生長步驟包括下列步驟覆被生長硅碳層覆蓋在該第一表面(37)上至大于或等于該第一 厚度(41)的第二厚度(43)，其中，該硅碳層摻雜有導(dǎo)電率決定摻雜物。
16、 如權(quán)利要求13所述的方法，進(jìn)一步包括下列步驟在該引發(fā)應(yīng)變外延層(50)上沉積蓋層(55);圖案化該蓋層(55)的第一部分，以定義該蓋層(55)中的側(cè)壁(62);以及其中，沉積導(dǎo)電柵(60)電極層(60)的步驟包括下列步驟 在該蓋層(55)的其余部分(53、 54)、該絕緣間隔件(57)及該柵極 介電層(58)上沉積導(dǎo)電柵(60)電極層(60);以及其中，圖案化該導(dǎo)電柵(60)電極層(60)的部分的步驟包括下列步驟圖案化位于該引發(fā)應(yīng)變外延層(50)的其余部分(51、 52)及該蓋層 (55)的其余部分(53、 54)上的該導(dǎo)電柵(60)電極層(60)的部分。
17、 如權(quán)利要求16所述的方法，其中，覆被生長包括下列步驟覆被生長引發(fā)應(yīng)變外延層(50)覆蓋于該第一表面(37)上至大于或 等于該第一厚度(41)的第二厚度(43)，其中，該引發(fā)應(yīng)變外延層(50) 摻雜有導(dǎo)電率決定摻雜物；以及該方法進(jìn)一步包括下列步驟從該引發(fā)應(yīng)變外延層(50)擴(kuò)散該導(dǎo)電率決定摻雜物，以于該絕緣 間隔件(57)下方形成源極/漏極延伸區(qū)域(70、 71)。
18、 一種半導(dǎo)體器件(30)，包括絕緣層上半導(dǎo)體結(jié)構(gòu)(36)，該結(jié)構(gòu)包括襯底(42)，具有第一表 面(37)、第二表面(39)及第一區(qū)域的半導(dǎo)體層(38)，以及設(shè)于該襯底(42) 與該半導(dǎo)體層(38)的該第二表面(39)之間的絕緣層；位于該第一區(qū)域上的柵極絕緣層(58);位于該第一表面(37)上的源極區(qū)域(51)，其中，該源極區(qū)域(51) 包括引發(fā)應(yīng)變外延層(50);位于該第一表面(37)上的漏極區(qū)域(52)，其中，該漏極區(qū)域(52) 包括該引發(fā)應(yīng)變外延層(50);以及位于該柵極絕緣層(58)上的導(dǎo)電柵極(60)。
19、 如權(quán)利要求18所述的半導(dǎo)體器件(30)，其中，該引發(fā)應(yīng)變外延層 (50)包括摻雜有導(dǎo)電率決定摻雜物的硅鍺層。
20、 如權(quán)利要求18所述的半導(dǎo)體器件(30)，其中，該引發(fā)應(yīng)變外延層 (50)包括摻雜有導(dǎo)電率決定摻雜物的硅碳層。
全文摘要
本發(fā)明提供一種應(yīng)力增強(qiáng)之MOS晶體管(30)及其制造方法。提供絕緣層上半導(dǎo)體(semiconductor-on-insulator)結(jié)構(gòu)(36)，該結(jié)構(gòu)包含具有第一表面(37)的半導(dǎo)體層(38)。引發(fā)應(yīng)變外延層(strain-inducing epitaxial layer)(50)系覆被沉積(blanket deposit)于該第一表面(37)上，且之后可被用來產(chǎn)生位于該第一表面(37)上的源極區(qū)域(51)和漏極區(qū)域(52)。
文檔編號(hào)H01L29/786GK101663761SQ200780046220
公開日2010年3月3日 申請(qǐng)日期2007年12月13日 優(yōu)先權(quán)日2006年12月15日
發(fā)明者I·佩多斯, R·帕爾 申請(qǐng)人:先進(jìn)微裝置公司