場效應(yīng)異質(zhì)結(jié)構(gòu)晶體管的制作方法

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專利名稱：場效應(yīng)異質(zhì)結(jié)構(gòu)晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及異質(zhì)結(jié)場效應(yīng)晶體管以及制作和操作異質(zhì)結(jié)場效應(yīng)晶體管的方法。
背景技術(shù)：
圖1示意性示出基于0<x<l的AlxGa(i-x)As異質(zhì)結(jié)構(gòu)的場效應(yīng)晶體管(FET)IO。 FET10包含砷化鎵(GaAs)層12、砷化鋁鎵(AlxGa(1-x)As) 層14、金屬性源電極16、金屬性漏電極18和金屬性柵電極20。金屬性源電極和漏電極16、 18位于AlxGa(Lx)As層14，的薄部分14，上，所述薄部分本身置于GaAs層12上。薄部分14，可以在在原始 AlxGa(1-x)As/GaAs異質(zhì)結(jié)構(gòu)上形成臺面狀結(jié)構(gòu)的蝕刻期間產(chǎn)生。從金屬性源電極和漏電極16、 18擴散出來的金屬滲入AlxGa(1.x)As 層14的薄部分14'。擴散金屬示意性用大的點D表示，擴散金屬使得源電極和漏電極16、 18的下邊界較不清楚。具體而言，擴散金屬D至少延伸到GaAs層12和AlxGao-x)As層14之間的界面22。因此，擴散金屬D改善了源電極和漏電極16、 18與AlxGa(1-x)As/GaAs異質(zhì)結(jié)界面22 之間的電接觸。在源電極和漏電極16、 18之間，AlxGa(100As層14形成臺面狀結(jié) 構(gòu)M，其垂直地高于源電極和漏電極16、 18。臺面狀結(jié)構(gòu)M支撐源電極和漏電極16、 18上方的金屬性柵電極20。也就是說，臺面狀結(jié)構(gòu)M 將金屬性柵電極20與源電極和漏電極16、 18電學(xué)隔離。臺面狀結(jié)構(gòu)M 還將金屬性柵電極20與AlxGa0-x)As/GaAs異質(zhì)結(jié)構(gòu)界面22電學(xué)絕緣。在FET 10中，二維電子氣(2DEG)可被俘獲在AlxGa(1—x)As/GaAs 異質(zhì)結(jié)界面22。 2DEG可傳送FET 10中的大部分或者全部的源極 - 漏極電流。2DEG在FET IO中可具有高的遷移率。金屬性柵電極20上的電壓控制2DEG中的電子濃度。發(fā)明內(nèi)容在例如圖1中示出的場效應(yīng)晶體管(FET)中'，金屬性源電極和漏4電極的邊緣與金屬性柵電極的邊緣對齊，使得可獲得良好性能。但不幸的是，形成這種對齊而不產(chǎn)生金屬性源或漏電極與金屬性柵電極之間的
短路是困難的。各種實施例提供了基于半導(dǎo)體異質(zhì)結(jié)構(gòu)的FET,其中柵電極的邊緣與源電極和漏電極的邊緣不對齊。
一個實施例描述了一種包含F(xiàn)ET的裝置。該FET包含第一半導(dǎo)體的區(qū)域和位于該第一半導(dǎo)體的區(qū)域上的第二半導(dǎo)體的層。該層和該區(qū)域形成半導(dǎo)體異質(zhì)結(jié)構(gòu)。該FET還包含位于該區(qū)域和該層其中之一上的源電極和漏電極，以及置為控制該半導(dǎo)體異質(zhì)結(jié)構(gòu)的溝道部的電導(dǎo)率的柵電極。該溝道部位于該源電才及和漏電極之間。該柵電極置為垂直地位于該溝道部以及該源電極和漏電極的部分的上方。
在一些實施例中，該異質(zhì)結(jié)為GaAs/AlxGa(,-x)As異質(zhì)結(jié)構(gòu)，其中 0<x<l。
在一些實施例中，該FET還包含位于該溝道部與柵電極之間以及該柵電極與源電極和漏電極的所述部分之間的電介質(zhì)層。
另一實施例描述了一種方法。該方法包含提供半導(dǎo)體異質(zhì)結(jié)構(gòu)以及在該半導(dǎo)體異質(zhì)結(jié)構(gòu)上形成源電極和漏電極。該方法包含在源電極和漏電極的部分上方以及位于該源電極和漏電極之間的半導(dǎo)體異質(zhì)結(jié)構(gòu)的部分上方沉積電介質(zhì)層。該方法包含形成柵電極，該柵電才及垂直地位于介于該源電極和漏電極之間的該半導(dǎo)體異質(zhì)結(jié)構(gòu)的所述部分的上方以及垂直地位于該源電4及和漏電極的部分的上方。
在一些實施例中，該異質(zhì)結(jié)構(gòu)為GaAs/AlxGaG-x)As異質(zhì)結(jié)構(gòu)，其中 0<x<l。

圖1為場效應(yīng)晶體管(FET )的截面圖，該FET具有GaAs/AlxGa0-x)As 異質(zhì)結(jié)構(gòu)以及與源電極和漏電極對齊的柵電極；
圖2為FET的截面圖，該FET具有半導(dǎo)體異質(zhì)結(jié)構(gòu)以及未與源電極和漏電極對齊的4冊電極；
圖2A為圖2的FET的實施例的截面圖，其中GaAs/AlxGa(^As異質(zhì)結(jié)構(gòu)配置用于電子介導(dǎo)的(electron-mediated)導(dǎo)電(conduction);
圖2B為圖2的FET的實施例的截面圖，其中GaAs/AlxGa(i-x)As異質(zhì)結(jié)構(gòu)配置用于空穴介導(dǎo)的(hole-mediated)導(dǎo)電；圖2C為圖2的FET的實施例的頂3見圖，該FET包含輔助4冊^l用于
橫向控制其中的溝道內(nèi)的導(dǎo)電；
圖2D為包含A-A標記線的圖2C的FET的垂直面的截面圖3A描繪圖2A的FET的兩個實施例中2DEG栽流子濃度與柵極
電壓的曲線圖，該兩個實施例具有組分不同的GaAs/AlxGa(,-x)As異質(zhì)結(jié)
構(gòu)；
圖3B描繪FET的兩個實施例的電子遷移率與柵極電壓的曲線圖，該兩個實施例的2DEG栽流子濃度與柵極電壓的曲線圖示于圖3A;以及
圖4為說明制作FET的方法的流程圖，該FET具有GaAs/AlxGa(1-x)As 異質(zhì)結(jié)構(gòu)以及未與源電極和漏電極對齊的柵電極，例如圖2A的FET。在附圖及文字描述中，相同參考數(shù)字表示具有相似功能的元件。在附圖中，某些特征的相對尺寸被放大以更清晰地說明其中的一個或多個結(jié)構(gòu)。
這里，各種實施例通過附圖以及具體實施方式
予以更全面地描迷。然而，本發(fā)明可以通過各種形式來實施，并不限于在附圖和具體實施方式中所描述的實施例。
具體實施例方式
這里，半導(dǎo)體異質(zhì)結(jié)構(gòu)是指第一半導(dǎo)體的層位于第二半導(dǎo)體的區(qū)域上的結(jié)構(gòu)，其中第一和第二半導(dǎo)體為結(jié)晶態(tài)且由不同合金形成。該層和區(qū)域之間界面附近的該半導(dǎo)體異質(zhì)結(jié)構(gòu)的部分稱為半導(dǎo)體異質(zhì)結(jié)。第一半導(dǎo)體的層例如可以外延生長在第二半導(dǎo)體的區(qū)域上。
圖2說明場效應(yīng)晶體管(FET) 30,其配置成在半導(dǎo)體異質(zhì)結(jié)俘獲荷電栽流子即電子或空穴的二維氣(2DGCC) 。 FET 30包含第一結(jié)晶態(tài)半導(dǎo)體的區(qū)域32、第二結(jié)晶態(tài)半導(dǎo)體的層34、源電極36、漏電極38、電介質(zhì)層40和柵電極42。第二結(jié)晶態(tài)半導(dǎo)體的層34位于第一結(jié)晶態(tài)半導(dǎo)體的區(qū)域32的平坦表面上。第一和第二結(jié)晶態(tài)半導(dǎo)體具有不同合金組分，使得其界面44為半導(dǎo)體異質(zhì)結(jié)。源電極和漏電極36、 38位于第二半導(dǎo)體的層34上。電介質(zhì)層40垂直地置于第二半導(dǎo)體的層34的位于源電極和漏電極36、 38之間的部分上方，且覆蓋源電4及和漏電極36、 38本身的部分。柵電極42位于電介質(zhì)層40上，且垂直地覆蓋源電極和漏電極36、 38二者的部分以及第二半導(dǎo)體的層34介于源電極和漏電極 36、 38之間的部分。因此，柵電極42的邊緣未與源電極和漏電極36、 38的邊緣對齊。下方的電介質(zhì)層40將柵電極42與第二半導(dǎo)體的層34 以及源電極和漏電極36、 38均電絕緣。
在各種實施例中，源電極和漏電極36、 38與半導(dǎo)體異質(zhì)結(jié)導(dǎo)電接觸。例如，源電極和漏電極36、 38的導(dǎo)電材料可以垂直地擴散到下方的第二半導(dǎo)體的層34中，以形成與半導(dǎo)體異質(zhì)結(jié)的高導(dǎo)電連接。因此，源電極和漏電極36、 38的底部邊界可以粗糙。
FET 30配置成使得2DGCC可以被俘獲在第二半導(dǎo)體的層34和第一半導(dǎo)體的區(qū)域32之間的界面44處。具體而言，第一和第二半導(dǎo)體的合金組分選擇為使得能夠施加電壓到柵電極42以引起這種俘獲。在存在被俘獲的2DGCC時，界面44附近的半導(dǎo)體異質(zhì)結(jié)作為該半導(dǎo)體異質(zhì) 結(jié)的有源溝道部。該有源溝道部可以在源電極和漏電極36、 38之間傳送電流。
圖2A至2D說明FET 30的具體實施例，其中有源溝道部為0<x<l 的AlxGa(i.x)As/GaAs異質(zhì)結(jié)。
圖2A示出FET30A，其有源溝道部可以提供電子介導(dǎo)的導(dǎo)電。FET 30A包含結(jié)晶態(tài)砷化鎵(GaAs)層32、結(jié)晶態(tài)砷化鋁鎵(AlxGa0_x)As) 層34、源電極36、漏電才及38、電介質(zhì)層40和4冊電才及42。
GaAs層32具有原子級平坦頂面44且通常未摻雜。GaAs層32可用作機械支撐襯底或者可以放置在單獨的支撐襯底46的表面例如GaAs 襯底的[100]上。
結(jié)晶態(tài)AlxGa(1.x)As層34位于結(jié)晶態(tài)GaAs層32上，與結(jié)晶態(tài)GaAs 層32形成平滑的AlxGa(1-x)As/GaAs界面44。結(jié)晶態(tài)AlxGa(1-x)As層34 可具有多種半導(dǎo)體組分，且也通常未摻雜。限定化合物半導(dǎo)體合金的參數(shù)"x"可以在
的范圍內(nèi)，且可以在[O.，0.25]的范圍內(nèi)。示例性的結(jié)晶態(tài)AlxGa(^As層34厚約100納米(nm)，可以形成有薄 GaAs (未示出)(例如約5nm的GaAs)帽層或者未形成有該帽層。
源電極和漏電極36、 38位于結(jié)晶態(tài)AlxGa(i-x)As層34的表面上。源電才及和漏電4及36、 38可以由例如金屬層或多金屬層(multi-metal layers) 形成。一種示例性的導(dǎo)電多金屬層具有如下自底到頂?shù)膶咏Y(jié)構(gòu)約4nm 的鎳(Ni)、約100nm的鍺(Ge)、約200nm的金(Au)和約80nm的Ni。源電極和漏電極36、 38的下邊界可以平滑或者不平滑。源電極和漏電極36、 38的金屬/材料通常垂直擴散到AlxGa("x)As層34中，例如圖2中用黑點D示意性所示。相當數(shù)量的源電極和漏電極36、 38的金屬或?qū)щ姴牧现辽贁U散直到AlxGao^As/GaAs界面44,且可以擴散至略深于AlxGa(k)As/GaAs界面。該相當數(shù)量的擴散金屬或?qū)щ姴牧袭a(chǎn)生源電極和漏電極36、38與AlxGa0-x;)As/GaAs界面44之間的高導(dǎo)電連接。電介質(zhì)層40垂直地位于AlxGa(1-x)As層36的一部分上，例如位于源電極和漏電極36、 38之間的部分上，且垂直地覆蓋源電極和漏電極36、 38的部分。電介質(zhì)層40可由無沖幾電介質(zhì)或有機電介質(zhì)形成，其中所選擇的電介質(zhì)傳統(tǒng)上在微電子產(chǎn)業(yè)中用于制作FET。一示例性的電介質(zhì)層 40為非晶SigN4或Si02層，例如厚約120nm。另一示例性的電介質(zhì)層 40為有沖幾電介質(zhì)例如聚酰亞胺的層。電介質(zhì)層40還可包含一系列的電介質(zhì)層。
柵電極42位于電介質(zhì)層40上并垂直地覆蓋源電極和漏電極36、 38 二者的部分以及位于源電極和漏電極36、 38之間的AlxGa(1-x)As層34 的部分。因此，4冊電極42的邊緣未與源電極和漏電才及36、 38的邊緣對齊。下面的電介質(zhì)層40將柵電極42與AlxGaG-x)As層34以及源電極和漏電極36、 38電絕緣。示例性的柵電極42可以由微電子制造中傳統(tǒng)上 4吏用的導(dǎo)體形成。例如，該柵電極可以是厚約30nm以上的鋁層。
FET 30A配置成使得可以在GaAs層32和AlxGa(1-x)As層34之間的界面44處或附近俘獲2DEG。實際上，位于源電極和漏電極36、 38之間的半導(dǎo)體異質(zhì)結(jié)可以用作FET 30A的有源溝道。在界面44周圍，被俘獲的2DEG中電子的濃度由施加到柵電極42的電壓決定。該2DEG 在FET30A中可以具有非常高的遷移率。
在FET 30A中，被俘獲的2DEG的存在例如可以通過乂見測量子霍爾效應(yīng)而被觀察到。實際上，傳統(tǒng)測量可以顯示分數(shù)量子霍爾效應(yīng)的若干狀態(tài)的存在。
在FET 30A的一些實施例中，被俘獲的2DEG中的電子濃度可以在 0.5x 10"/cn^至2.2x 10"/cn^的范圍，且被俘獲的電子的遷移率可以大于10 x 106cm2/V.sec。
圖2B示出圖2的FET30的另一具體實施例FET30B。在FET 30B 中，半導(dǎo)體異質(zhì)結(jié)同樣形成在AlxGa(1-x)As/GaAs界面44周圍，其中
80<x<l。 FET 30B設(shè)計成有利于該半導(dǎo)體異質(zhì)結(jié)的有源溝道部中的空穴導(dǎo)電，即，通過形成二維空穴氣(2DHG) 。 FET 30B包含結(jié)晶態(tài)襯底 46、結(jié)晶態(tài)GaAs層32、結(jié)晶態(tài)AlxGa(1.x)As層34、源電極36、漏電極 38、電介質(zhì)層40和柵電極42。
在FET30B中，結(jié)晶態(tài)襯底46可以是例如具有平滑[100]頂面的結(jié) 晶態(tài)GaAs襯底。
在FET 30B中，結(jié)晶態(tài)GaAs層32可以是外延生長在結(jié)晶態(tài)襯底 46頂面上的約200nm的GaAs。
在FET 30B中，結(jié)晶態(tài)AlxGa(1-x)As層34可以是外延生長的 AlxGa(i力As層，且合金參數(shù)例如可以滿足x-0.24。該AlxGaG-x)As合金層可以厚約200nm。 AlxGa(.x)As層34可以覆蓋有外延生長的薄帽層(例如約5nm的GaAs)(未示出)或者未覆蓋有所述帽層。
在FET 30B中，源電極和漏電極36、 38的金屬可以擴散穿過 AlxGa()_x)As層34到AlxGa(卜x)As/GaAs界面44,如黑點D示意性所示。這種擴散金屬可以用作源電極和漏電極36、 38與半導(dǎo)體異質(zhì)結(jié)之間的高導(dǎo)電的電學(xué)連接，且也可以用作該AlxGa(^As/GaAs異質(zhì)結(jié)構(gòu)的p型摻雜劑。源電極和漏電極36、 38的示例性構(gòu)造包括Au和鈹(Be)。一種示例性的構(gòu)造提供厚約250nm的底部AuBe層和厚約60nm的頂Au 層。另一種示例性的構(gòu)造提供厚約80nm的底部AuBe層、厚約50nm的中間鈦(Ti)層和厚約200nm的頂Au層。在這兩種構(gòu)造中，底部AuBe 層可具有一合金組分，例如，該合金的約98-99重量百分比(wt% )為 Au,該合金的約1-2 wt%為Be。
在FET30B中，電介質(zhì)層40可以為例如氮化硅或二氧化硅。例如，電介質(zhì)層40可以由約120nm的非晶氮化硅形成。
在FET30B中，柵電極42的邊緣也未與源電極和漏電極36、 38的邊緣對齊。相反，柵電極42垂直地覆蓋源電極和漏電極36、 38的部分，且垂直地覆蓋位于源電極和漏電極36、 38之間的AlxGa(1_x)As/GaAs異質(zhì) 結(jié)構(gòu)的部分。示例性的柵電極42可以是約30nm以上的氣相沉積Al。
圖2C至2D示出圖2的FET 30的另一具體實施例FET 30C。 FET 30C 包含第一結(jié)晶態(tài)半導(dǎo)體層32、第二結(jié)晶態(tài)半導(dǎo)體層34、源電極36、漏電極38、電介質(zhì)層40和上面的柵電極42，以及結(jié)合圖2的FET 30所迷的結(jié)晶態(tài)襯底46。要素/特征32、 34、 36、 38、 40、 42、 44、 46可具
9有例如結(jié)合圖2A和2B的FET 30A、30B所迷的組分和/或布置。FET 30C 還包含位于第二結(jié)晶態(tài)半導(dǎo)體層34上或上方的一對輔助柵極49。輔助柵極49可以是例如約90nm的Ti層，且可具有各種形狀。非常薄的電介質(zhì)層47夾置或不夾置于輔助柵極49和第二結(jié)晶態(tài)半導(dǎo)體層34之間。
在一些實施例中，F(xiàn)ET 30C可包含夾置于輔助電極49和第二結(jié)晶態(tài)半導(dǎo)體層之間的薄電介質(zhì)層(未示出)。例如，該薄電介質(zhì)層可以是約50nm的氮化硅。這種薄電介質(zhì)層可以將輔助柵極49與下方的第二結(jié) 晶態(tài)半導(dǎo)體層34電絕緣。
在操作時，輔助柵極49可被偏置以橫向限制，或更通常地，耗盡相關(guān)2DGCC中的電荷栽流子的有源半導(dǎo)體溝道。例如，輔助柵極49可以不偏置或者與上方的柵電極42相反地偏置。在后一情形中，輔助柵極49通常耗盡2DGCC的電荷載流子的半導(dǎo)體異質(zhì)結(jié)的下方部分，例如，由此限制連接源電極和漏電極36、 38的有源溝道的橫向范圍或電導(dǎo)率。
在一些實施例，圖2和2A至2D的FET30、 30A、 30B和30C,半導(dǎo)體異質(zhì)結(jié)構(gòu)可具有臺面結(jié)構(gòu)。于是，柵電極42、電介質(zhì)層40以及源電極和漏電極36和38的部分、可以與該臺面結(jié)構(gòu)的邊緣交疊。因此，這些結(jié)構(gòu)的部分將位于半導(dǎo)體異質(zhì)結(jié)構(gòu)上，且這些結(jié)構(gòu)的部分將離開半導(dǎo)體異質(zhì)結(jié)構(gòu)放置。
圖3A示意性示出對于AlxGa(l-x)As層34中Al百分比不同的圖2A 的FET 30A的實施例，2DEG中電子濃度與單位為伏特(V)的柵極電壓之間關(guān)系。空心圓的數(shù)據(jù)對應(yīng)于AlxGa(1-x)As層34的合金參數(shù)"x"為約0.1,即大致上AlcuGao.9As的FET 30A。實心正方形的數(shù)據(jù)對應(yīng)于 AIxGa(!.x)As層34的合金參數(shù)"x，，為約0.24,即大致上Al。.24Ga。.76As的 FET 30A。所示值表明，在FET 30A的這些實施例中，可以獲得0.5 x 1011 每平方厘米(/cm2)的電子濃度。所示值還表明，2DEG中最大可獲得電子濃度隨AlxGa^x)As層34中Al百分比變化。注意，2DEG中的電子濃度看上去在一外加的柵極電壓達到最大值，使得更大的外加?xùn)艠O電壓無法引起該濃度的大幅增加。
圖3B示意性示出對于FET30A的相同的該兩個實施例，單位為平方厘米每伏特'秒(cmVV'sec)的電子遷移率的數(shù)據(jù)與柵極電壓之間關(guān) 系?？招膱A和實心正方形分別對應(yīng)于合金參數(shù)約為0.1和約0.24的 AlxGa(1-x)As層34的FET 30A 所示值表明，F(xiàn)ET 30A的這兩個實施例都能夠產(chǎn)生約4 x 106cm2/V.sec或更高的電子遷移率。
再次參考圖2，F(xiàn)ET30的其他實施例可具有不同的半導(dǎo)體異質(zhì)結(jié)構(gòu)。具體而言，各種實施例不限于基于AlxGa(1-x)As/GaAs異質(zhì)結(jié)構(gòu)的FET 30。相反，F(xiàn)ET 30的實施例旨在包括響應(yīng)于合適電壓施加到柵電極42而能夠在其異質(zhì)結(jié)界面44俘獲相當濃度的2DGCC的任何半導(dǎo)體異質(zhì)結(jié)構(gòu)。基于上述教導(dǎo)，本領(lǐng)域技術(shù)人員能夠使用AlxGan.x)As/GaAs異質(zhì)結(jié)構(gòu)以外的半導(dǎo)體異質(zhì)結(jié)構(gòu)來構(gòu)建圖2的FET 30的實施例，而無需進行過度的實驗。例如，F(xiàn)ET30可具有包含(Kx〈1的硅鍺(SixGe(,.x))/Si異質(zhì)結(jié)的半導(dǎo)體異質(zhì)結(jié)構(gòu)。
圖4說明使用例如0<x<l的GaAs/AlxGa(1.x)As異質(zhì)結(jié)構(gòu)的半導(dǎo)體異質(zhì)結(jié)構(gòu)來制作FET的方法50。在該FET中，柵電^fel的邊緣未對齊源電極和漏電極的邊緣，例如，同圖2和2A至2D的FET30、 30A、 30B、 30C中那樣。
方法50包括提供具有原子級平滑頂面的第一結(jié)晶態(tài)半導(dǎo)體的區(qū)域 (步驟52)。該第一材料的區(qū)域可以是GaAs層，例如圖2A至2B和 2D的GaAs層32。提供步驟52可包括在大致上晶格匹配的結(jié)晶態(tài)襯底例如圖2A的襯底46上進行GaAs的傳統(tǒng)外延生長。該外延生長例如可在結(jié)晶態(tài)GaAs襯底的[100]表面上產(chǎn)生例如約200nm的GaAs。
方法50包括在第一半導(dǎo)體的區(qū)域的頂面上形成第二結(jié)晶態(tài)半導(dǎo)體的層，由此制作半導(dǎo)體異質(zhì)結(jié)(步驟54)。第二結(jié)晶態(tài)半導(dǎo)體的層可以是AlxGaG.x)As層，例如圖2A的AlxGa(1.x)As層34。形成步驟54可涉及例如在外延生長的GaAs層上進行AlxGa("x)As的傳統(tǒng)外延生長。該外延生長可形成厚約lOOnm以上的AM3ad力As層。在外延生長期間，Al摩爾份數(shù)可受控制，使得該AlxGa(1-x)As層的合金參數(shù)"x，，在
范圍內(nèi)或者在[O.l， 0.25]范圍內(nèi)，例如"x"為約0.1或約0.24。在一些這種實施例中，方法50還可包括在AlxGa(i-x)As層上外延生長薄GaAs 帽層。GaAs帽層通常足夠厚，以便在AlxGa^x)As層在標準條件暴露于大氣時防止AlxGa(,-x)As層氧化。例如，GaAs帽層厚約5nm。
在一些實施例中，方法50可包括進行掩模控制的蝕刻，由在形成步驟54形成的半導(dǎo)體異質(zhì)結(jié)構(gòu)制作臺面結(jié)構(gòu)。對于AlxGa(1-x)As/GaAs，一種合適的濕蝕刻劑為100體積份數(shù)的H20、 10體積份數(shù)的磷酸和2體積份數(shù)的30%H2O2的溶液。對于開始包含在約200nm GaAs上的約lOOnm的AlxGa(1-x)As的AlxGa0-x)As/GaAs異質(zhì)結(jié)構(gòu)，該濕蝕刻可形成高度約200nm的臺面。
接著，方法50包括在步驟54形成的半導(dǎo)體異質(zhì)結(jié)構(gòu)上形成源電極和漏電才及，例如源電極和漏電極36、 38 (步驟56)。對于如上所述的 AlxGa(1-x)As/GaAs異質(zhì)結(jié)構(gòu)，源電極和漏電極在AlxGa(i_x)As層或GaAs 帽層上恰當?shù)匦纬伞Ｐ纬刹襟E56可包括在掩模(例如通過傳統(tǒng)光刻工藝制作的掩模)的控制下，進行一個或多個傳統(tǒng)金屬氣相沉積。源電極和漏電極可由金屬層或者金屬多層形成，且可具有各種厚度和橫向尺寸。
對于提供電子介導(dǎo)的導(dǎo)電的AlxGa(k)As/GaAs異質(zhì)結(jié)構(gòu)，形成步驟 56可涉及進行一系列沉積，其形成用于源電極和漏電極的金屬多層。該金屬多層自底到頂可包括例如4nm的Ni、 200nm的Au、 100nm的Ge 和80nm的Ni。
對于提供空穴介導(dǎo)的導(dǎo)電的AlxGa(^)As/GaAs異質(zhì)結(jié)構(gòu)，形成步驟 56還可涉及進行一系列沉積，其形成金屬多層。一種金屬多層自底到頂可包括例如厚約250nm的AuBe層和厚約60nm的Au層。底AuBe層可具有約98wt %至約99 %為Au且約1 wt %至約2wt %為Be的示例性合金組分。
在包括形成AlxGa(l-x)As/GaAs臺面結(jié)構(gòu)的實施例中，方法50可將源電極和漏電極布置成與臺面的邊緣交疊。
方法50可包括隨后進行退火，引起金屬和/或?qū)щ姴牧蠌某练e的源電極和漏電極垂直地擴散到下方的半導(dǎo)體異質(zhì)結(jié)構(gòu)中(步驟58)。該退火導(dǎo)致相當數(shù)量的源電極和漏電極的金屬或?qū)щ姴牧蠑U散到異質(zhì)結(jié)，例如對于基于上述AlxGa(1_x)As/GaAs異質(zhì)結(jié)構(gòu)的實施例，擴散到 AlxGa(卜x)As/GaAs界面。對于圖2B的示例性AlxGa(1-x)As/GaAs異質(zhì)結(jié)構(gòu)，一次退火包括從室溫到約180。C例如在約20秒內(nèi)快速提升該開始結(jié)構(gòu)
約450'C維持約IO至15分鐘。當然，退火時間隨AlxGa(Lx)As層的厚度和任意GaAs帽層的厚度而變化。
在一些實施例中，方法50還可包括進行掩?？刂频慕饘俪练e以在半導(dǎo)體異質(zhì)結(jié)構(gòu)上或上方形成輔助柵電極，例如形成圖2C至2D的電極 49。該沉積步驟可涉及進行傳統(tǒng)工藝以沉積約90nm的Ti。在Ti沉積之前，該方法還可包括進行傳統(tǒng)沉積以在半導(dǎo)體異質(zhì)結(jié)構(gòu)上形成約50nm 的絕緣氮化硅層。
方法50包括在位于源電極和漏電極之間的半導(dǎo)體異質(zhì)結(jié)構(gòu)的部分上方沉積電介質(zhì)層以及在該源電極和漏電極本身的相鄰部分上方沉積該電介質(zhì)層(步驟60)。該電介質(zhì)層可以是例如Si3N4或Si02，且可以通過任何傳統(tǒng)工藝來沉積。對于上迷的AlxGa(i.x)As/GaAs異質(zhì)結(jié)構(gòu)，非晶Si3N4的傳統(tǒng)等離子體增強化學(xué)氣相沉積(PECVD)可以形成該電介質(zhì)層，例如圖2A至2B和2D的電介質(zhì)層40。該電介質(zhì)層可具有約120nm 以上的示例性厚度。
方法50還包括在電介質(zhì)層上形成柵電極(步驟62)。柵電極形成于位于源電極和漏電極之間的區(qū)域上方以及源電極和漏電極本身的相鄰部分上方。也就是說，形成步驟62形成柵電極，該柵電極的邊緣不在源電極和漏電才及的邊緣上方垂直地對齊。用于形成柵電極的一個示例性工藝包括在電介質(zhì)層上形成圖案化掩模，進行金屬的蒸鍍沉積以形成該柵電極，以及隨后通過傳統(tǒng)工藝除去該掩才莫。例如，該沉積可涉及熱蒸鍍Al從而以約0.5nm/sec的速率沉積Al 10秒，以及以約1.5mn/sec 的速率繼續(xù)該沉積，直至約30nm以上的Al層被沉積。
在一些實施例中，方法50還包括在進行步驟60的電介質(zhì)沉積之前，在源電極和漏電極上分散大的非粘著顆粒例如銦塊的覆蓋物。這些顆粒選擇為使得輕微機械處理可以除去這些顆粒，由此露出位于下面的源電極和漏電極上的金屬性接觸區(qū)域。露出的金屬性接觸區(qū)域于是可以用于制作到最終FET的源電極和漏電極的電學(xué)連接
從上述公開內(nèi)容、圖示以及權(quán)利要求，其他實施例對于本領(lǐng)域技術(shù) 人員而言是顯而易見的。
1權(quán)利要求
1.一種設(shè)備，包括場效應(yīng)晶體管，包括第一半導(dǎo)體的區(qū)域；位于第一半導(dǎo)體的區(qū)域上的第二半導(dǎo)體的層，該層和區(qū)域形成半導(dǎo)體異質(zhì)結(jié)構(gòu)；位于該區(qū)域和該層其中之一上的源電極和漏電極；以及置為控制該半導(dǎo)體異質(zhì)結(jié)構(gòu)的溝道部的電導(dǎo)率的柵電極，該溝道部位于該源電極和漏電極之間，該柵電極置為垂直地位于該溝道部的上方以及置為位于該源電極和漏電極的部分的上方。
2. 如權(quán)利要求1所述的設(shè)備，其中該源電極和漏電極的材料擴散到該區(qū)域和該層的該其中之一的相鄰部分中。
3. 如權(quán)利要求2所述的設(shè)備，其中該源電極和漏電極包括金屬，該金屬擴散到該層和該區(qū)域其中之一中。
4. 如權(quán)利要求2所述的設(shè)備，其中該場效應(yīng)晶體管還包括位于該之間的電介質(zhì)層。
5. 如權(quán)利要求1所迷的設(shè)備，其中該第一半導(dǎo)體和第二半導(dǎo)體包括鎵和砷。
6. —種方法，包括提供半導(dǎo)體異質(zhì)結(jié)構(gòu)；在該半導(dǎo)體異質(zhì)結(jié)構(gòu)上形成源電極和漏電極；在該源電才及和漏電極的部分的上方以及位于該源電極和漏電極之間的該半導(dǎo)體異質(zhì)結(jié)構(gòu)的部分的上方沉積電介質(zhì)層；以及形成垂直地位于介于該源電極和漏電極之間的該半導(dǎo)體異質(zhì)結(jié)構(gòu) 的部分的上方以及垂直地位于該源電極和漏電極的部分的上方的柵電極。
7. 如權(quán)利要求6所述的方法，還包括
8.如權(quán)利要求6所述的方法，還包括在介于該源電極和漏電極之間的該半導(dǎo)體異質(zhì)結(jié)構(gòu)的所述部分上以及該源電極和漏電才及的部分的上方形成電介質(zhì)層，該柵電才及置于該電介質(zhì)層上；以及使導(dǎo)電材料從該源電極和漏電極擴散到該半導(dǎo)體異質(zhì)結(jié)構(gòu)中。
9. 如權(quán)利要求6所述的方法，其中提供半導(dǎo)體異質(zhì)結(jié)構(gòu)包括在第二半導(dǎo)體的區(qū)域的表面上外延生長第一半導(dǎo)體的層。
10. 如權(quán)利要求9所述的方法，其中該第一和第二半導(dǎo)體包含鎵和
全文摘要
一種設(shè)備包括場效應(yīng)晶體管(FET)。該FET包括第一半導(dǎo)體的區(qū)域和位于第一半導(dǎo)體的區(qū)域上的第二半導(dǎo)體的層。該層和區(qū)域形成半導(dǎo)體異質(zhì)結(jié)構(gòu)。該FET還包括位于該區(qū)域和層其中之一上的源電極和漏電極，以及置為控制該半導(dǎo)體異質(zhì)結(jié)構(gòu)的溝道部的電導(dǎo)率的柵電極。該溝道部位于該源電極和漏電極之間。該柵電極置為垂直地位于該溝道部以及該源電極和漏電極的部分的上方。
文檔編號H01L29/423GK101517742SQ200780035547
公開日2009年8月26日申請日期2007年9月21日優(yōu)先權(quán)日2006年9月25日
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