專利名稱：集成電感結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體無源元件結(jié)構(gòu)，特別涉及一種集成電感結(jié)構(gòu)。
背景技術(shù)：
隨著IC制造朝系統(tǒng)單芯片(SoC)方向發(fā)展，集成電感(integrated inductor) 或集成變壓器(integrated transformer)等無源元件已被廣泛整合制作在高頻集 成電路中。由于IC制造一般采用硅基底(siliconsubstmte)的結(jié)構(gòu)，集成電感/ 變壓器因為基底損耗(substrate loss)而存在著低品質(zhì)因數(shù)(quality factor)問題。
因此，有人提出利用多晶硅(polysilicon)或金屬(metal)構(gòu)成的圖案式接地 防護層(pattemed ground shield),來降低集成電感的電石茲渦流(eddy current), 藉以提品質(zhì)因數(shù)，諸如前述美國專利第6593838號、美國專利第6756656號 或美國專利第US7084481號所揭示的。
然而，前述以多晶硅或金屬構(gòu)成的圖案式接地防護層的作法同時也會增 力口集成電感的寄生電容，亦即，位移電流(displacementcurrent)將增加，反而 會造成集成電感的自振頻率(self-resonance frequency)降低，影響其頻率應(yīng)用 范圍。

發(fā)明內(nèi)容
本發(fā)明的主要目的在提供一種集成電感結(jié)構(gòu)，具有創(chuàng)新的網(wǎng)狀或棋盤狀 的阱防護層(well shielding layer),可同時降^氐電石茲渦流(eddy current)與位移電 力乞(displacement current)所造成的基底損庫毛。
才艮據(jù)本發(fā)明的優(yōu)選實施例，本發(fā)明集成電感結(jié)構(gòu)包括半導(dǎo)體基底，例如， P型硅基底，以及設(shè)于半導(dǎo)體基底上方的電感金屬層。半導(dǎo)體基底與電感金 屬層之間設(shè)有多層介電層，用來電性隔離半導(dǎo)體基底與電感金屬層。于電感 金屬層正下方的半導(dǎo)體基底中，設(shè)有阱防護層，包括多個小區(qū)塊N型離子阱 以及多個小區(qū)塊p-區(qū)域，彼此相間重復(fù)排列組合，呈現(xiàn)棋盤狀布局。在半 導(dǎo)體基底中，設(shè)置有環(huán)繞著阱防護層的P+拾取環(huán)。在P+拾取環(huán)的正上方則設(shè)有保護環(huán)，其由多層金屬層及插塞所構(gòu)成。
為讓本發(fā)明的上述目的、特征、和優(yōu)點能更明顯易懂，下文特舉較佳實 施方式，并配合附圖，作詳細說明如下。然而如下的較佳實施方式與圖式僅 供參考與說明用，并非用來對本發(fā)明加以限制。


圖1為依據(jù)本發(fā)明優(yōu)選實施例所繪示的集成電感結(jié)構(gòu)俯視圖。
圖2為沿著圖i切線i-r所繪示的集成電感結(jié)構(gòu)剖面示意圖。
圖3為依據(jù)本發(fā)明另一優(yōu)選實施例所繪示的集成電感結(jié)構(gòu)俯視圖。
圖4為沿著圖2切線n-n，所繪示的集成電感結(jié)構(gòu)剖面示意圖。
圖5繪示的是4喿作時本發(fā)明集成電感結(jié)構(gòu)阱防護層的剖面示意圖。
圖6至圖12以剖面圖例示本發(fā)明集成電感結(jié)構(gòu)的阱防護層的其它可能態(tài)樣。
附圖標(biāo)記i兌明
1集成電感結(jié)構(gòu)
10 半導(dǎo)體基底 12-16 介電層 20a 20g阱防護層 24 小區(qū)塊P—區(qū)域 26a 缺口 30 保護環(huán) 44P/N結(jié)區(qū) 60P型阱 64 P+區(qū)域 124 P型阱 210 深N型阱 26， W拾取環(huán) 124' N型阱
具體實施例方式
請參閱圖1及圖2，其中圖1為依據(jù)本發(fā)明優(yōu)選實施例所繪示的集成電
la集成電感結(jié)構(gòu) 11電感金屬層 20阱防護層
22a、 22b小區(qū)塊N型離子阱
26 P+拾取環(huán)
28 N型深離子阱
40金屬拾取環(huán)
46 W摻雜區(qū)
62 W區(qū)域
70 N型阱
200 三重阱結(jié)構(gòu)
22a，、 22b， 小區(qū)塊P型離子阱
雜區(qū)感結(jié)構(gòu)俯視圖，圖2為沿著圖i切線i-r所繪示的集成電感結(jié)構(gòu)剖面示意圖。
如圖1及圖2所示，根據(jù)本發(fā)明優(yōu)選實施例，集成電感結(jié)構(gòu)1包括半導(dǎo) 體基底10,例如，P型硅基底，以及設(shè)于半導(dǎo)體基底IO上方的電感金屬層 (inductor metal coil layer) 11。多層介電層12 15,設(shè)于半導(dǎo)體基底10與電感 金屬層11之間，用來電性隔離半導(dǎo)體基底IO與電感金屬層11。介電層12~15 可以包含但不限于氮化硅、二氧化硅、硼硅玻璃、硼磷硅玻璃以及低介電常 數(shù)材料。
于電感金屬層11正下方的半導(dǎo)體基底10中，設(shè)有阱防護層20。根據(jù)本 發(fā)明優(yōu)選實施例，阱防護層20包括多個小區(qū)塊N型離子阱22a、 22b以及多 個小區(qū)塊P—區(qū)域24，彼此相間重復(fù)排列組合，而呈現(xiàn)特殊的棋盤狀布局(見 圖1)，其中，多個小區(qū)塊N型離子阱22a、 22b通過擴散而互相電性連接在 一起。
才艮據(jù)本發(fā)明優(yōu)選實施例，小區(qū)塊N型離子阱22a設(shè)于阱防護層20的外 圍，小區(qū)塊N型離子阱22b則位于阱防護層20的內(nèi)側(cè)，被外圍的小區(qū)塊N 型離子阱22a所環(huán)繞住。小區(qū)塊P—區(qū)域24的摻雜濃度與半導(dǎo)體基底10的摻 雜濃度相同，然而，在其它實施例中，小區(qū)塊P—區(qū)域24的摻雜濃度亦可以 高于半導(dǎo)體基底10的摻雜濃度，意即，另外在小區(qū)塊P—區(qū)域24注入P型 摻雜劑，形成淺P型阱。
本發(fā)明的第一個主要技術(shù)特征在于阱防護層20的多個小區(qū)塊N型離子 阱22a、 22b以及多個小區(qū)塊P—區(qū)域24呈現(xiàn)特殊的棋盤狀(chessboard-like) 或網(wǎng)狀(mesh-like)布局。呈棋盤狀布局的小區(qū)塊N型離子阱22a、 22b以及小 區(qū)塊P_區(qū)域24在電磁渦流(eddy current)可能發(fā)生的路徑上能夠產(chǎn)生有效的 阻絕效果，將電磁渦流的影響減到最小。
本發(fā)明阱防護層20的多個小區(qū)塊N型離子阱22a、 22b以及多個小區(qū)塊 p-區(qū)域24所構(gòu)成的棋盤狀布局，能夠有效阻隔淺層的電磁渦流，若要阻隔 形成在半導(dǎo)體基底10中的更深層電-茲渦流，才艮據(jù)本發(fā)明優(yōu)選實施例，可以 另外在各個小區(qū)塊N型離子阱22a以及各個小區(qū)塊N型離子阱22b下方設(shè) 置N型深離子阱28。
此外，在半導(dǎo)體基底10中，設(shè)置有環(huán)繞著阱防護層20的P+拾取環(huán)(pickup ring)26,其中，使P+拾取環(huán)26接地。接地的P+拾取環(huán)26其功能在于吸收無 源元件本身產(chǎn)生的高頻信號噪聲，同時，在操作時，可以引導(dǎo)出形成在半導(dǎo)體基底10中的電磁渦流。
在P+拾取環(huán)26的正上方則設(shè)有保護環(huán)(guard ring)30，其由多層金屬層 及插塞所構(gòu)成，例如圖2中的金屬層M廣M4及插塞V0~V3,其中，多層金屬 層M廣M4及插塞VQ V3，可以包括鋁、銅、鵪、鈦、鉭、4艮、金等金屬材料， 分別形成在介電層12~16中。保護環(huán)30設(shè)有缺口 26a，提供電感金屬層11 與外部電3各相連的路徑。
請參閱圖3至圖5,其中圖3為依據(jù)本發(fā)明另一優(yōu)選實施例所繪示的集 成電感結(jié)構(gòu)俯視圖，圖4為沿著圖2切線n-II，所繪示的集成電感結(jié)構(gòu)剖面示 意圖，圖5繪示的是本發(fā)明集成電感結(jié)構(gòu)在操作時的阱防護層的剖面示意圖， 其中，相同的元件及區(qū)域仍沿用相同的符號來表示。
如圖3及圖4所示，集成電感結(jié)構(gòu)la包括半導(dǎo)體基底10,例如，P型 硅基底，以及設(shè)于半導(dǎo)體基底IO上方的電感金屬層11。多層介電層12 15， 設(shè)于半導(dǎo)體基底10與電感金屬層11之間，用來電性隔離半導(dǎo)體基底10與 電感金屬層ll。
同樣的，于電感金屬層11正下方的半導(dǎo)體基底10中，設(shè)有阱防護層20。 阱防護層20包括多個小區(qū)塊N型離子阱22a、 22b以及多個小區(qū)塊P_區(qū)域 24,彼此相間重復(fù)排列組合，而呈現(xiàn)棋盤狀布局。在半導(dǎo)體基底10中，設(shè) 置有環(huán)繞著阱防護層20的P+拾取環(huán)26。在P+拾取環(huán)26的正上方則設(shè)有保 護環(huán)30，其由多層金屬層及插塞所構(gòu)成。
圖3及圖4所示的集成電感結(jié)構(gòu)la與圖l及圖2所示的集成電感結(jié)構(gòu)1 之間的差異在于，將阱防護層20的外圍小區(qū)塊N型離子阱22a以一金屬抬^ 取環(huán)40引出，此為第二重拾取環(huán)，其中，金屬拾取環(huán)接至VoD電壓。優(yōu)選 地，如圖3所示，在小區(qū)塊N型離子阱22a內(nèi)另設(shè)有W摻雜區(qū)46,并透過 一接觸插塞52，使小區(qū)塊N型離子阱22a與金屬拾取環(huán)40電連接。
根據(jù)本發(fā)明，金屬拾取環(huán)40具有兩個功能，第一，金屬拾取環(huán)40可以 給予小區(qū)塊N型離子阱22a及22b正偏壓(正偏壓是指相對于半導(dǎo)體基底10 而言)，在阱防護層20內(nèi)產(chǎn)生P/N結(jié)區(qū)44，如圖5所示，形成耗盡電容，如 此可減少無源元件對半導(dǎo)體基底10的寄生電容，并降低位移電流；第二， 金屬拾取環(huán)40可以吸收無源元件本身產(chǎn)生的高頻信號噪聲，同時引出阱防 護層20內(nèi)部少量的電》茲渦流。
根據(jù)本發(fā)明另一優(yōu)選實施例，小區(qū)塊N型離子阱22a設(shè)于阱防護層20的外圍，小區(qū)塊N型離子阱22b則位于阱防護層20的內(nèi)側(cè)，被外圍的小區(qū) 塊N型離子阱22a所環(huán)繞住。根據(jù)本發(fā)明優(yōu)選實施例，阱防護層20的小區(qū) 塊N型離子阱22a與金屬拾取環(huán)40不會與電感金屬層11互相重疊，而僅有 阱防護層20的小區(qū)塊N型離子阱22b與電感金屬層11互相重疊。
換言之，本發(fā)明的技術(shù)特征除了阱防護層20具有特殊的棋盤狀 (chessboard-like)或網(wǎng)狀(mesh-like)布局之外，另 一技術(shù)特征在于，阱防護層 20的小區(qū)塊N型離子阱22a與金屬拾取環(huán)40刻意不設(shè)置在電感金屬層11 的正下方，因此，外圍的小區(qū)塊N型離子阱22a與金屬拾取環(huán)40實質(zhì)上是 與電感金屬層11錯開的。如此則可能透過金屬拾取環(huán)40所造成的電磁渦流 效應(yīng)可降至最低。
請參閱圖6至圖12，其繪示的是本發(fā)明集成電感結(jié)構(gòu)的阱防護層的其它 可能態(tài)樣。需注意的是，為簡化說明，圖6至圖12僅繪示出阱防護層的剖 面結(jié)構(gòu)，集成電感結(jié)構(gòu)的其它部位，例如電感金屬層保護環(huán)及介電層等，則 予以省略。
圖6中所繪示的阱防護層20a與圖5中所繪示的阱防護層20之間的差 異僅在于圖6中所繪示的阱防護層20a省略N型深離子阱28，其余構(gòu)造則 是與圖5中所繪示的阱防護層20相同。阱防護層20a同樣具有呈棋盤狀布 局的多個小區(qū)塊N型離子阱22a、 22b以及多個小區(qū)塊P—區(qū)域24。
圖7中所繪示的阱防護層20b與圖6中所繪示的阱防護層20a之間的差 異在于將圖6的阱防護層20的多個小區(qū)塊P—區(qū)域24以多個P型阱U4取 代的。P型阱124的摻雜濃度較小區(qū)塊P—區(qū)域24高。P+拾取環(huán)26亦形成在 P型阱124中。在圖7中，阱防護層20b的多個小區(qū)塊N型離子阱22a、 22b 以及多個P型阱124呈棋盤狀布局。
圖8中所繪示的阱防護層20c與圖7中所繪示的阱防護層20b之間的差 異在于增加N型深離子阱28，使N"摻雜區(qū)46、小區(qū)塊N型離子阱22a及N 型深離子阱28以及W摻雜區(qū)46、小區(qū)塊N型離子阱22b及N型深離子阱 28均分別構(gòu)成三重阱(triple well)結(jié)構(gòu)200。阱防護層20c的三重阱結(jié)構(gòu)200 與多個P型阱124呈棋盤狀布局。
圖9中所繪示的阱防護層20d與圖7中所繪示的阱防護層20b之間的差 異在于電性上相反，并且增加深N型阱210。在圖9中，阱防護層20d由呈 棋盤狀布局的多個小區(qū)塊P型離子阱22a，、22b，以及多個N型阱124，所構(gòu)成。在每一個小區(qū)塊P型離子阱22a，、 22b，中形成有P+摻雜區(qū)46'。在半導(dǎo)體基 底10中，設(shè)置有環(huán)繞著阱防護層20d的W拾取環(huán)26，，且W拾取環(huán)26，形 成在N型阱中。阱防護層20d形成在深N型阱210中。
如圖IO所示，阱防護層20e包括多個W區(qū)域62以及多個P+區(qū)域64， 彼此相間重復(fù)排列組合，而呈現(xiàn)網(wǎng)狀或棋盤狀布局，其中，多個N""區(qū)域62 以及多個P+區(qū)域64形成在半導(dǎo)體基底10，例如P型硅基底，的P型阱60 中。W區(qū)域62與P+區(qū)域64并不相連，這是為了要讓PN界面在反向偏壓時， 能夠產(chǎn)生比較大的耗盡電容。以圖10中的結(jié)構(gòu)為例，利用的PN界面是 T^/Pwell界面，P+區(qū)域64是拿來當(dāng)電位拾取(pickup),可以把Pwelll電位引 出來。
如圖ll所示，阱防護層20f包括多個^區(qū)域62以及多個P+區(qū)域64, 彼此相間重復(fù)排列組合，而呈現(xiàn)網(wǎng)狀或棋盤狀布局，其中，多個W區(qū)域62 以及多個P+區(qū)域64形成在半導(dǎo)體基底10，例如P型硅基底，的N型阱70 中。同樣的，W區(qū)域62與P+區(qū)域64并不相連，讓PN界面在反向偏壓時，
能夠產(chǎn)生比較大的4毛盡電容。
如圖12所示，阱防護層20g包括多個lST區(qū)域62以及多個P+區(qū)域64, 彼此相間重復(fù)排列組合，而呈現(xiàn)網(wǎng)狀或棋盤狀布局，其中，多個W區(qū)域62 以及多個P+區(qū)域64直接形成在半導(dǎo)體基底10中。
綜合以上說明可知，本發(fā)明呈棋盤狀布局的阱防護層20、 20a 20g能夠 有效的降低集成電感本身的基底損耗，包括位移電流以及電磁渦流，因此相 較于先前技術(shù)，本發(fā)明的集成電感結(jié)構(gòu)能夠具有較高的品質(zhì)因數(shù)以及自振頻 率。
本發(fā)明提出創(chuàng)新的棋盤狀或網(wǎng)狀阱防護層結(jié)構(gòu)并以深N型阱28來增加 阱防護層的深度，以阻隔更深層的電^ 茲渦流的形成。此外，本發(fā)明由于是采 棋盤狀或網(wǎng)狀布局的阱防護層，因此能阻斷所有電石茲渦流可能發(fā)生的路徑， 阻絕效果更徹底。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的均等變 化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1. 一種集成電感結(jié)構(gòu)，包括半導(dǎo)體基底；電感金屬層，設(shè)于該半導(dǎo)體基底上；至少一介電層，介于該半導(dǎo)體基底與該電感金屬層之間；以及阱防護層，設(shè)于該電感金屬層正下方的該半導(dǎo)體基底中，該阱防護層包括呈棋盤狀排列的多個N型摻雜區(qū)域以及多個P型摻雜區(qū)域。
2. 如權(quán)利要求1所述的集成電感結(jié)構(gòu)，另包含P型拾取環(huán)，設(shè)于該半導(dǎo) 體基底中，并環(huán)繞該阱防護層。
3. 如權(quán)利要求2所述的集成電感結(jié)構(gòu)，其中該P型拾取環(huán)接地。
4. 如權(quán)利要求1所述的集成電感結(jié)構(gòu)，其中該多個外圈N型摻雜區(qū)域電 連接至金屬拾取環(huán)。
5. 如權(quán)利要求4所述的集成電感結(jié)構(gòu)，其中該金屬拾取環(huán)接至VDD電壓。
6. 如權(quán)利要求1所述的集成電感結(jié)構(gòu)，其中該多個N型摻雜區(qū)域通過擴 散而互相電性連接在一起。
7. 如權(quán)利要求1所述的集成電感結(jié)構(gòu)，其中該半導(dǎo)體基底為P型硅基底。
8. —種集成電感結(jié)構(gòu)，包括 半導(dǎo)體基底；電感金屬層，設(shè)于該半導(dǎo)體基底上；至少一介電層，介于該半導(dǎo)體基底與該電感金屬層之間；以及 阱防護層，設(shè)于該電感金屬層正下方的該半導(dǎo)體基底中，該阱防護層包括多個N型阱以及多個P型阱，其中該N型阱由深N型阱以及形成在該深N型阱內(nèi)的N—阱所構(gòu)成。
9. 如權(quán)利要求8所述的集成電感結(jié)構(gòu)，其中該多個N型阱以及該多個P 型阱呈棋盤狀排列。
10. 如權(quán)利要求8所述的集成電感結(jié)構(gòu)，其中該多個N型阱彼此互相電 連接。
11. 如權(quán)利要求8所述的集成電感結(jié)構(gòu)，其中該多個N型阱連接至相對 于該半導(dǎo)體基底為正的偏壓。
12. 如權(quán)利要求8所述的集成電感結(jié)構(gòu)，其中該多個N型阱包括多個外圈N型阱，其與該電感金屬層不重疊。
13. 如權(quán)利要求8所述的集成電感結(jié)構(gòu)，其中該多個N型阱通過擴散而 互相電性連接在一起。
14. 如權(quán)利要求8所述的集成電感結(jié)構(gòu)，其中該N型阱另包括N+摻雜區(qū)， 形成在該N—阱內(nèi)。
全文摘要
本發(fā)明公開了一種集成電感結(jié)構(gòu)，其包括半導(dǎo)體基底以及設(shè)于半導(dǎo)體基底上方的電感金屬層。半導(dǎo)體基底與電感金屬層之間設(shè)有介電層。于電感金屬層正下方的半導(dǎo)體基底中，設(shè)有阱防護層，包括多個小區(qū)塊N型離子阱以及多個小區(qū)塊P型區(qū)域，彼此相間重復(fù)排列組合，呈現(xiàn)棋盤狀布局。在半導(dǎo)體基底中，設(shè)置有環(huán)繞著阱防護層的P⁺拾取環(huán)。在P⁺拾取環(huán)的正上方則設(shè)有保護環(huán)，其由多層金屬層及插塞所構(gòu)成。
文檔編號H01L27/08GK101471343SQ200710305208
公開日2009年7月1日 申請日期2007年12月29日 優(yōu)先權(quán)日2007年12月29日
發(fā)明者葉達勛, 簡育生, 黃凱易 申請人:瑞昱半導(dǎo)體股份有限公司