半導體集成電路器件及其制造方法

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專利名稱：半導體集成電路器件及其制造方法
技術領域：
本發(fā)明涉及半導體集成電路器件以及制造半導體集成電路器件的技術，并且特別涉及應用于具有SRAM(靜態(tài)隨機存取存儲器)的半導體集成電路器件的技術。
背景技術：
SRAM已經被用作為個人計算機和工作站的高速緩沖存儲器。
S R A M包括一個用于存儲1比特信息的觸發(fā)器電路和兩個信息傳輸 MISFET (金屬絕緣半導體場效應晶體管)。例如，觸發(fā)器電路包括一對驅動MISFET和一對負載MISFET。
在此類存儲器的每個存儲單元中，其問題是由a射線引起的軟錯誤。由a射線引起的軟錯誤是指以下現(xiàn)象外部宇宙輻射中的a射線，或LSI之封裝材料中的放射性原子發(fā)射的a射線，進入存儲單元，從而損壞存儲單元中存儲的信息或造成信息訛誤。
為了對付此類a射線，人們提出以下方法，即，增加存儲單元中信息存儲單元(相當于觸發(fā)器電路的輸入/輸出部分)的電容，以增加信息存儲單元的電容量。
例如，未經審查的專利公開No. Hei 11 (1999)-17027 "i兌明了利用與FET Qp'和Qnd'之漏極區(qū)域相連的多晶硅10,以及與FET Qp和 Qnd之漏才及區(qū)域相連的多晶硅ll,形成電容器或電容，以改進軟錯誤之電阻的技術。另外，未經審查的專利公開No. Hei 10 (1998)-163440,公開了一種為增加各存儲單元之存儲節(jié)點的容量而利用局部布線Ll和L2以及二者之間的絕緣薄膜構造電容器C，以防止減少基于a射線的軟錯誤的電阻的技術，其中在局部布線Ll和L2，交叉連接用于存儲信息的觸發(fā)器電路的輸入/輸出端。
然而，由于各存儲單元之高度集成性而造成的存儲單元之尺寸的縮小，使得能夠形成電容的區(qū)域也隨之減少。因此，增加存儲單元之容量是有限度的。
另一方面，電容的目標值可以隨特定目的之產品而增加。圖48 表示供電電壓(Vcc )為1. 2V的產品和供電電壓(Vcc )為1. 5V的產品的a射線的入射能(MeV),與噪聲電荷(C)量之間的關系。正如圖48所示，當將a射線應用于信息存儲單元時，信息存儲單元中存儲電荷(噪聲)。在1.2V產品的情況中，電荷的最大值導致6. 2fC。由于該產品的臨界電荷量為4.3fF，因此每個節(jié)點均需要增加能夠存儲 1. 9(=6. 2-4. 3)fC之電荷量的電容器或電容。在1. 5V產品的情況中，由于電荷的最大值為6. lfF，而臨界電荷量為3. 4fC,所以每個節(jié)點必須增加能夠存儲2. 7 (=6.1-3.4) fC之電荷量的電容器或電容。附帶地，臨界電荷量表示使信息存儲單元中存儲的信息(1或0)反相的電荷量。
盡管由于各存儲單元之尺寸減少而使得形成電容的區(qū)域越來越小，但需要的電容正變得越來越大。
本發(fā)明的目的在于提供一種半導體集成電路器件，即，一種能夠確保SRAM之各存儲單元之信息存儲單元的電容，以減少由a射線引起的軟錯誤的技術。
本發(fā)明的另一目的在于提供一種半導體集成電路器件，即，能夠減少SRAM之各存儲單元中生成的軟錯誤的半導體集成電路器件。
通過參照附圖閱讀本發(fā)明的詳細說明，本發(fā)明的上述目的和全新功能將更加顯而易見。

發(fā)明內容
以下簡單敘述本申請公開的本發(fā)明之典型發(fā)明的概要。
(1) 本發(fā)明的半導體集成電路器件具有多個存儲單元，每個所
述存儲單元具有包括一對驅動MISFET和一對負載MISFET的一對反相器和一對傳輸MISFET，所述一對驅動MISFET的柵極和漏極分別彼此交叉連接，所述半導體集成電路器件包括在所述驅動MISFET上方形成的夾層絕緣薄膜；連接所述柵極和漏極并在從所述4冊極延伸到所述漏極的連接孔內形成的第一導電層；在所述第一導電層上方形成的下電極；在所述下電極上方形成的電容絕緣薄膜；在所述電容絕緣薄膜上方形成的上電極；以及與所述負載MISFET的源極電連接并在其側壁與所述上電極連接的第二導電層。
(2) 本發(fā)明的半導體集成電路器件具有多個存儲單元，每個所述存儲單元具有包括一對驅動MISFET和一對負載MISFET的一對反相器和一對傳輸MISFET,所述一對驅動MISFET的4冊一及和漏一及分別纟皮此交叉連接，所述半導體集成電路器件包括在所述驅動MISFET上方形成的夾層絕緣薄膜；連接所述柵極和漏極并在從所述4冊極延伸到所述漏極的連接孔內形成的第一導電層；在所述負載MI SFET的源極上方形成的第二導電層；在所述第一導電層上方形成的下電極；在所述下電極上方形成的電容絕緣薄膜，該薄膜在所述第二導電層上方具有一個開口；在所述電容絕緣薄膜和所述開口上方形成的上電極；以及
在所述上電極上方形成的、與所述第二導電層電連接的第三導電層。
(3) 本發(fā)明的半導體集成電路器件具有多個存儲單元，每個所述存儲單元包括作為部件的一對其柵極和漏極分別交叉連接的n溝道型MISFET，所述半導體集成電路器件包括在所述一對n溝道型 MISFET上方形成的夾層絕緣薄膜；交叉連接所述一對n溝道型MISFET 的所述柵極和漏極的一對導電層，所述各個導電層在從所述柵極延伸到所述漏極的連接孔內形成；分別在所述一對導電層上方形成的一對下電極；在所述一對下電極上方形成，并且在所述一對下電纟及上方具有開口的電容絕緣薄膜；以及在所述電容絕緣薄膜和所述開口上方形
成的上電極。
(4) 本發(fā)明的半導體集成電路器件具有多個存儲單元，每個所
述存儲單元具有包括一對驅動MISFET和一對負載MISFET的一對反相器和一對傳輸MISFET，所述一對驅動MISFET的4冊纟及和漏招J皮此分別交叉連接，所述半導體集成電路器件包括在所述驅動MISFET上方形成的夾層絕緣薄膜；連接所述柵極和漏極的第一導電層，所述第一導電層在從所述柵極延伸到所述漏極的連接孔內形成，并具有在其表面形成的凹面部分；在包括所述凹面部分內部在內的所述第一導電層上方形成的電容絕緣薄膜；在所述電容絕緣薄膜上方形成的上電極；以及與所述負載MISFET的源極電連接并在其側壁與所述上電極連接的第二導電層。
(5) 本發(fā)明的半導體集成電路器件具有多個存儲單元，每個所述存儲單元具有包括一對驅動MISFET和一對負載MISFET的一對反相器和一對傳輸MISFET,所述一對驅動MISFET的4冊才及和漏4及^皮此分別交叉連接，所述半導體集成電路器件包括在所述驅動MISFET上方形成的夾層絕緣薄膜；連接所述柵極和漏極的第一導電層，所述第一導電層在從所述柵極延伸到所述漏極的連接孔內形成，并具有在其表面形成的凹面部分；在包括所述凹面部分內部在內的所述第一導電層上方形成的電容絕緣薄膜，該薄膜在第二導電層上方具有一個開口；
在所述電容絕緣薄膜和所述開口上方形成的上電極；以及在所述上電極上方形成的、與所述第二導電層電連接的第三導電層。
(6) 本發(fā)明的半導體集成電路器件具有多個存儲單元，每個所述存儲單元包括作為部件的一對其柵極和漏極分別交叉連4妄的n溝道型MISFET,所述半導體集成電路器件包括在所述一對n溝道型 MISFET上方形成的夾層絕緣薄膜；交叉連接所述一對n溝道型MISFET 的柵極和漏極的一對導電層，所述各個導電層在從所述柵極延伸到所述漏極的連接孔內形成，并具有在其表面形成的凹面部分；在包括所述凹面部分內部在內的所述導電層上方形成的電容絕緣薄膜，所述電容絕緣薄膜在一對下電極上方具有開口；以及在所述電容絕緣薄膜和
所述開口上方形成的上電極。
(7) —種根據(jù)本發(fā)明的半導體集成電路器件的制造方法，每個
所述存儲單元包括作為部件的一對其柵極和漏極分別交叉連接的n溝道型MISFET，該方法包括以下步驟在所述一對n溝道型MISFET上方形成夾層絕緣薄膜；形成從所述一對n溝道型MISFET的一個MISFET 的柵極上方延伸到其另一個MISFET的漏極的第一連接孔，和從其另一個MISFET的柵極上方延伸到其一個MISFET的漏極的第二連接孔；在包括所述第一和第二連接孔內部在內的所述夾層絕緣薄膜上方淀積導電薄膜；對所述導電薄膜進行拋光直至露出所述夾層絕緣薄膜的表面，以便形成嵌在所述第一和第二連接孔內的第一和第二導電層；分別在所述第一和第二導電層上方形成第一和第二下電極；在所述第一和第二下電極上方形成電容絕緣薄膜；選擇性去除所述第一下電極上方的所述電容絕緣薄膜，以形成一個開口；以及在包括所述開口內部在內的所述電容絕緣薄膜上方形成上電極。
(8) —種根據(jù)本發(fā)明的半導體集成電路器件的制造方法，每個所述存儲單元包括作為部件的一對其柵極和漏極分別交叉連接的n溝道型MISFET,該方法包括以下步驟在所述一對n溝道型MISFET上方形成夾層絕緣薄膜；形成從所述一對n溝道型MISFET的一個MISFET 的柵極上方延伸到其另一個MISFET的漏極的第一連4妻孔，和從所述另一個MISFET的柵極上方延伸到所述一個MISFET的漏極的第二連接孔；在包括所述第一和第二連接孔內部在內的所述夾層絕緣薄膜上方淀積導電薄膜，所述導電薄膜的厚度小于所述每個連接孔的半徑；對所述導電薄膜進行拋光直至露出所述夾層絕緣薄膜的表面，以便形成嵌在所述第一和第二連接孔內的第一和第二導電層，分別在其上部形成凹面部分；對所述導電薄膜進行拋光直至露出所述夾層絕緣薄膜的表面，以便形成嵌在所述第一和第二連接孔內的第一和第二導電層；在所述第一和第二導電層上方形成電容絕緣薄膜；選擇性去除所述第一導電層上方的所述電容絕緣薄膜，以便形成開口；以及在包括所述開口內部在內的所述電容絕緣薄膜上方形成上電;fe。
圖l是一個等效電路圖，說明用于表示本發(fā)明之第一實施方式的
SRAM的存儲單元；
圖2是襯底的部分截面圖，說明本發(fā)明之第一實施方式的SRAM 的制造方法；
圖3是襯底的部分平面圖，說明本發(fā)明之第一實施方式的SRAM 的制造方法；
圖4是襯底的部分截面圖，說明本發(fā)明之第一實施方式的SRAM 的制造方法；
圖5是襯底的部分平面圖，說明本發(fā)明之第一實施方式的SRAM 的制造方法；
圖6是襯底的部分截面圖，說明本發(fā)明之第一實施方式的SRAM 的制造方法；
圖7是襯底的部分截面圖，說明本發(fā)明之第一實施方式的SRAM 的制造方法；
圖8是襯底的部分截面圖，說明本發(fā)明之第一實施方式的SRAM 的制造方法；
圖9是襯底的部分平面圖，說明本發(fā)明之第一實施方式的SRAM 的制造方法；
圖IO是襯底的部分截面圖，說明本發(fā)明之第一實施方式的SRAM 的制造方法；

圖11是襯底的部分截面圖，說明本發(fā)明之第一實施方式的SRAM 的制造方法；
圖12是襯底的部分平面圖，說明本發(fā)明之第一實施方式的SRAM 的制造方法；
圖13是襯底的部分截面圖，說明本發(fā)明之第一實施方式的SRAM 的制造方法；
圖14是襯底的部分平面圖，說明本發(fā)明之第一實施方式的SRAM
的制造方法；
圖15是襯底的部分截面圖，說明本發(fā)明之第一實施方式的SRAM 的制造方法；
圖16是襯底的部分平面圖，說明本發(fā)明之第一實施方式的SRAM 的制造方法；
圖17是襯底的部分平面圖，說明本發(fā)明之第一實施方式的SRAM
的制造方法；
圖18用于說明本發(fā)明的效果。
圖19是襯底的部分截面圖，說明本發(fā)明之第二實施方式的SRAM 的制造方法；
圖20是襯底的部分平面圖，說明本發(fā)明之第二實施方式的SRAM 的制造方法；
圖21是襯底的部分截面圖，說明本發(fā)明之第二實施方式的SRAM 的制造方法；
圖22是襯底的部分平面圖，說明本發(fā)明之第二實施方式的SRAM 的制造方法；
圖23是襯底的部分截面圖，說明本發(fā)明之第三實施方式的SRAM 的制造方法；
圖24是襯底的部分截面圖，說明本發(fā)明之第三實施方式的SRAM 的制造方法；
圖25是襯底的部分截面圖，說明本發(fā)明之第四實施方式的SRAM 的制造方法；
圖26是襯底的部分截面圖，說明本發(fā)明之第四實施方式的SRAM 的制造方法；
圖27是襯底的部分截面圖，說明本發(fā)明之第五實施方式的SRAM 的制造方法；
圖28是襯底的部分截面圖，說明本發(fā)明之第五實施方式的SRAM 的制造方法；
圖29是襯底的部分平面圖，說明本發(fā)明之第五實施方式的SRAM
的制造方法；
圖30是襯底的部分截面圖，說明本發(fā)明之第五實施方式的SRAM 的制造方法；
圖31是襯底的部分平面圖，說明本發(fā)明之第五實施方式的SRAM 的制造方法；
圖32是襯底的部分截面圖，說明本發(fā)明之第五實施方式的SRAM 的制造方法；
圖33表示用于說明本發(fā)明之第六實施方式的SRAM之存儲單元的布局；
圖34描述用于說明本發(fā)明之第六實施方式的SRAM之存儲單元陣列的布局；
圖35是襯底的部分平面圖，說明本發(fā)明之第六實施方式的SRAM 的制造方法；
圖36是襯底的部分截面圖，說明本發(fā)明之第七實施方式的SRAM 的制造方法；
圖37是襯底的部分截面圖，說明本發(fā)明之第七實施方式的SRAM 的制造方法；
圖38是襯底的部分平面圖，說明本發(fā)明之第七實施方式的SRAM 的制造方法；
圖39是襯底的部分截面圖，說明本發(fā)明之第七實施方式的SRAM 的制造方法；
圖40是襯底的部分平面圖，說明本發(fā)明之第七實施方式的SRAM 的制造方法；
圖41是襯底的部分截面圖，說明本發(fā)明之第七實施方式的SRAM 的制造方法；
圖42是襯底的部分平面圖，說明本發(fā)明之第七實施方式的SRAM 的制造方法；
圖43是襯底的部分截面圖，說明本發(fā)明之第七實施方式的SRAM 的制造方法；
圖44是襯底的部分平面圖，說明本發(fā)明之第七實施方式的SRAM 的制造方法；
圖45是襯底的部分截面圖，說明本發(fā)明之第七實施方式的SRAM 的制造方法；
圖46是襯底的部分平面圖，說明本發(fā)明之第七實施方式的SRAM
的制造方法；
圖47描述了本發(fā)明的效果；以及圖48描述了本發(fā)明所要解決的問題。
具體實施例方式
以下參照附圖，詳細說明本發(fā)明的最佳實施方式。附帶地，利用相同參考號數(shù)表示用于說明各種實施方式的所有附圖中具有相同功能的構件，并且省略其重復說明。 (第一實施方式)
圖1是一個等效電路圖，說明用于表示第一實施方式的SRAM的存儲單元。正如圖1所示，將存儲單元MC放置在一對互補數(shù)據(jù)線(數(shù) 據(jù)線DL和數(shù)據(jù)線/ (總線)DL)與字線WL的相交位置，存儲單元MC 包括一對驅動MISFET Qdl和Qd2, —對負載MISFET Qpl和Qp2，以及一對傳I俞MISFET Qtl和Qt2。驅動MISFET Qdl和Qd2與傳輸MISFET Qtl和Qt2分別包括n溝道型MISFET，而負載MISFET Qpl和Qp2分別包括P溝道型MISFET。
在構成存儲單元MC的6個MISFET中，驅動MISFET Qdl與負載 MISFET Qpl構成CMOS反相器INV1，驅動MISFET Qd2與負載MISFET Qp2 構成CMOS反相器INV2。彼此連接以上各對CMOS反相器INV1和INV2 的雙向輸入/輸出端(存儲節(jié)點A和B)，從而交叉組成作為信息存儲單元的觸發(fā)器電路，以便存儲l比特信息。將觸發(fā)器電路的一個輸入 /輸出端(存儲節(jié)點A),連接到傳輸MISFET QU的一個源極和漏極區(qū)域，而將其另一個輸入/輸出端(存儲節(jié)點B),連接到傳輸MISFET Qt2的一個源極和漏極區(qū)域。另外，將傳輸M工SFET Qtl的其他源極和漏極區(qū)域連接到數(shù)據(jù)線 DL,而將傳輸MISFET Qt2的其他源極和漏極區(qū)域連接到數(shù)據(jù)線/DL。將觸發(fā)器電路的一端(負載MISFET Qpl和Qp2的源區(qū)域)連"^妻到供電電壓(Vcc)，而將其他端(驅動MISFET Qdl和Qd2的源區(qū)域)連接到參考電壓(Vss )。
以下說明上述電路的操作。當一個CMOS反相器INV1的存儲節(jié)點 A為高電平(H)時，驅動MISFET Qd2接通，從而將另一個CMOS反相器INV2的存儲節(jié)點B變?yōu)榈碗娖?L)。于是驅動MISFET Qdl斷開，從而存儲節(jié)點A保持高電平(H)。即，利用門閂電路保持雙向存儲節(jié)點A和B的狀態(tài)，其中彼此交叉連接COMS反相器對INV1和INV2，從而在施加供電電壓時存儲信息。
將字線WL連接到傳輸MISFET Qtl和Qt2的相應柵極，字線WL 控制是否接通傳輸MISFET Qtl和Qt2。即，當字線WL為高電平(H) 時，傳輸MISFET Qtl和Qt2接通，從而觸發(fā)器電^^與互補數(shù)據(jù)線(DL 和/DL)彼此以電氣方式連接。因此，存儲節(jié)點A和B的電平狀態(tài)(H 或L)出現(xiàn)在數(shù)據(jù)線DL和/DL上，其中依次讀取以上電平作為存儲單元MC的信息。
為了將信息寫入存儲單元MC中，將字線WL變?yōu)镠電平，并且分別將傳輸MISFET Qtl和Qt2變?yōu)榻油顟B(tài)，從而將有關數(shù)據(jù)線DL和 /DL的信息傳輸?shù)酱鎯?jié)點A和B中。
以下利用圖2-17說明根據(jù)本實施方式之SRAM的制造方法。
正如圖2和圖3所示，首先在半導體襯底1中形成器件絕緣體2。圖3是半導體襯底的平面圖，表示與大約一個存儲單元相對應的區(qū)域，圖2是圖3的截面圖，對應于圖3所示線段A-A的截面。按以下方式形成器件絕緣體2。蝕刻由電阻率為lDcm至10ncm之p型單晶硅組成的半導體襯底1，以形成深度約為250，的器件絕緣溝槽。
此后，以大約1000。C的溫度對半導體村底1進行熱氧化處理，以便在溝槽的內壁上形成厚度約為10nm的二氧化硅膜(未示出)。形成二氧化硅膜的目的是恢復溝槽內壁上出現(xiàn)的千蝕刻損傷，同時減輕
在下一個工序中在溝槽內部嵌入的二氧化硅膜5與半導體襯底1之間的邊界面中產生的應力。
接著，利用CVD (化學氣相淀積)方法，在包含溝槽內部的半導
體襯底1上淀積厚度約為450nm至500腿的二氧化硅膜5。利用CMP (化學機械拋光)方法，拋光或研磨位于溝槽上面的二氧化硅膜5，以弄平其表面。
接著，在半導體襯底1中離子注入p型雜質(硼)和n型雜質(如磷)，此后，以大約1 000。C的溫度，利用熱處理進行擴散，以便在半導體襯底1中形成p型阱3和n型阱4。正如圖3所示，在半導體襯底1中形成與兩個p型阱3和兩個n型阱4的主表面相對應的作用區(qū)Anl, An2, Apl和Ap2。內部嵌有二氧化硅膜5的器件絕緣體2圍繞作用區(qū)。
正如下面詳細說明的那樣，在作用區(qū)Apl (p型阱3)上形成構成存儲單元MC的6個MISFET ( Qtl， Qt2, Qdl, Qd2, Qpl和Qp2 )的n 溝道型MISFET ( Qtl和Qdl )，在作用區(qū)Ap2 ( p型阱3 )上形成n溝道型MISFET (Qt2和Qd2)。另外，在作用區(qū)Anl (n型阱4)上形成一個p溝道型MISFET ( Qp2 )，在作用區(qū)An2 ( n型阱4 )上形成一個 p溝道型MISFET ( Qpl )。
接著，在半導體襯底1的主表面上，形成n溝道型MISFET (Qtl， Qdl, Qt2和Qd2 )與p溝道型MISFET ( Qpl和Qp2 )。首先使用氫氟酸清洗液，濕洗半導體襯底1的表面(p型阱3和 n型阱4 )。此后，正如圖4所示，在約800。C的熱氧4匕作用下，在p 型阱3和n型阱4的對應表面上形成厚度約為6nm的清潔柵極氧化膜 8。
接著，在柵極氧化膜8上形成柵極G。圖5是半導體襯底的平面圖，表示與一個存儲單元相當?shù)膮^(qū)域，圖4對應于圖5所示線段部分 A-A的截面。按以下方式形成柵極G。首先利用CVD方法，在柵極氧化膜8上淀積厚度約為100nm的低電阻多晶硅薄膜9。
接著，利用光刻膠膜(未示出)作為掩模，干蝕刻多晶硅薄膜9，
從而形成包括多晶硅薄膜9的柵極G。正如圖5所示，在其對應作用
區(qū)Apl上，形成傳輸MISFET Qtl的柵極G和驅動MISFET Qdl的柵極 G,而在其對應作用區(qū)Ap2上，形成傳輸MISFET Qt2的斥冊極G和驅動 MISFET Qd2的柵極G。此外，在其對應作用區(qū)Anl上，形成負載MISFET Qp2的柵極G，并且在其對應作用區(qū)An2上，形成負載MISFET Qpl的柵極G。沿與附圖中之線段A-A正交的方向，分別形成以上柵極。負載MISFET Qpl的柵極G和驅動MISFET Qdl的柵極G是通用的，負載 MISFET Qp2的柵極G和驅動MISFET Qd2的柵極G是通用的。
接著，在每個p型阱3上的柵極G的兩面注入n型雜質(磷)，從而形成rf型半導體區(qū)域。此外，在n型阱4中注入p型雜質(砷)， /人而形成p—型半導體區(qū)域14。
接著，利用CVD方法，在半導體襯底1上淀積厚度約為40nm的氮化硅薄膜，此后，進行非均質蝕刻，從而在各柵極G的對應側壁上形成側壁間隔器16。
接著，在p型阱3中離子注入n型雜質(磷或砷)，以形成n+型半導體區(qū)域(源極和漏極)，在n型阱4中離子注入n型雜質(硼)，以形成p+型半導體區(qū)域18 (源極和漏極)。
按照上述工序，加工構成存儲單元MC的6個MISFET(驅動MISFET Qdl和Qd2,傳輸MISFET Qtl和Qt2與負載MISFET Qpl和Qp2 )。
其后，清潔半導體襯底l的表面，然后利用濺射法，接連在半導體襯底1上淀積Co薄膜和Ti薄膜。接著，正如圖6所示，以600。C 的溫度，熱處理經過加工的半導體襯底一分鐘，以^更在半導體襯底1 的暴露部分(n+型半導體區(qū)域和p+型半導體區(qū)域18)和柵極G上，形成CoSh層19。
接著，通過蝕刻去除不起反應的Co和Ti薄膜。此后，以7 00。C 至800。C的溫度，熱處理經過加工的半導體襯底一分鐘，以降低CoS" 層19的電阻。
然后，正如圖7所示，利用CVD方法，在半導體襯底l上淀積厚度約為50nm的氮化硅薄膜17。附帶地，氮化硅薄膜17作為形成各接
觸孔C1 (稍后說明)時的蝕刻制動器。
其后，在氮化硅薄膜17上涂抹PSG (磷硅酸鹽玻璃)，并進行熱
處理。在平整處理后，在PSG薄膜20上淀積二氧化硅薄膜21。例如，用四乙氧基曱硅烷作為原料，利用等離子體CVD方法形成二氧化硅薄膜21。 PSG薄膜2Q、二氧化硅薄膜21和氮化硅薄膜17，導致各柵極 G和第一層布線Ml之間的夾層絕緣薄膜。利用CVD方法，在氮化硅薄膜17上淀積厚度約為700nm至800nm的二氧化^^薄膜21。此后，利用CMP (化學機械拋光)方法，拋光二氧化硅薄膜21的表面，以弄平其表面。
接著，正如圖8和圖9所示，利用光致抗蝕劑(未示出)作為^奄模，干蝕刻二氧化硅薄膜21和PSG薄膜2Q,然后干蝕刻氮化硅薄膜 17，從而在n+型半導體區(qū)域(源極和漏極)與p+型半導體區(qū)域18 (源極和漏極)上，形成接觸孔Cl和布線溝槽HM。此外，在傳輸MISFET Qtl和Qt2的柵極G上形成接觸孔Cl。在圖9所示的兩個布線溝槽HM 中，一個布線溝槽,經由負載MISFET Qpl的漏極，/人驅動MISFET Qdl 的漏極，延伸到驅動MISFET Qd2的柵極。此外，另一個布線溝槽HM 經由負載MISFET Qp2的漏極，從驅動MISFET Qd2的漏才及，延伸到馬區(qū) 動MISFET Qdl的柵極(見圖9 )。
接著，在接觸孔Cl和布線溝槽HM中嵌入導電薄膜，以形成插頭 Pl和布線MD1與MD2 (導電層)。首先，在二氧化硅薄膜21上，包括接觸孔Cl和布線溝槽HM的內部，接連淀積厚度約為10nm的Ti薄膜和厚度約為50nm的TiN薄膜，然后以5 00。C至700°C的溫度，熱處理一分鐘。接著，利用CVD方法，淀積W薄膜，然后進行深腐蝕或 CMP處理，直至露出二氧化硅薄膜21的表面，以^更去除位于接觸孔 Cl和布線溝槽HM外部的Ti薄膜、TiN薄膜和W薄膜，由此在接觸孔 Cl的內部形成插頭Pl，在布線溝槽HM的內部形成布線MD1和MD2。此時，二氧化硅薄膜21的表面與插頭Pl和布線MD1以及MD2的表面基本重合。
接著，正如圖10所示，進一步蝕刻二氧化硅薄膜21的表面。此
時，露出插頭Pl與布線MD1和MD2的側壁上部。附帶地，在形成PSG 薄膜20時，必須調整二氧化硅薄膜21的厚度，以避免露出PSG薄膜 20的表面。
接著，正如圖ll所示，在二氧化硅薄膜21、插頭P1和布線MD2 上，形成氮化硅薄膜23。在作為下電極和上電極24 (稍后說明)的布線MD1和MD2之間形成氮化硅薄膜23，作為電容絕緣薄膜。
接著，利用濺射法，在氮化硅薄膜23上淀積TiN薄膜，并形成布線圖案，從而形成遍布布線MD1和MD2以及位于負載MISFET Qpl 和Qp2之源極上的插頭Pl的上電極24 (見圖12 )。在上電極24上形成布線圖案，免得遍布位于傳輸MISFET Qtl和Qt2之一端(連接數(shù)據(jù)線的一端)上的插頭Pl,以及驅動MISFET Qdl和Qd2的源才及上的插頭Pl。
可以根據(jù)上述工序形成電容器或電容C，包括作為下電極的布線 MD1和MD2，氮化珪薄膜23以及上電極24。
才艮據(jù)上述實施方式，由于形成與布線MD1和MD2相連的電容C, 所以能夠降低因進入SRAM之各存儲單元的a射線引起的軟錯誤。由于在形成布線MD1和MD2后進一步蝕刻二氧化石圭薄膜21的表面，所以能夠露出布線MD1和MD2的側壁的上部，并能夠沿側壁形成作為電容絕緣薄膜的氮化硅薄膜23,從而能夠增加電容。
圖18表示二氧化硅薄膜21之表面的蝕刻量與氮化硅薄膜23之厚度之間的關系，以及各存儲單元之電容增加量(fF)。圖18 (a)、 18(b)和18(c)分別表示二氧化硅薄膜21之表面的蝕刻量為200謹、 100nm和Onm的電容增加量。正如圖18所示，當二氧化硅薄膜21之表面的蝕刻量為200nm,氮化硅薄膜23之厚度為1 Onm時，電容增加量約為6fF。另一方面，當二氧化硅薄膜21之表面的蝕刻量為100nm，氮化硅薄膜之厚度為10nm時，電容增加量約為4fF。
此后，在上電極24上形成第一層布線Ml和第二層布線M2,其間放入夾層絕緣薄膜。以下繼續(xù)解釋形成以上布線的工序。
正如圖13和14所示，首先利用CVD方法，在上電極24上淀積二氧化硅薄膜25。接著，通過蝕刻去除插頭Pl上的二氧化硅薄膜25,
以限定接觸孔C2。除二氧化硅薄膜25之外，由于負載MISFET Qpl 和Qp2的源極上的插頭Pl上有氮化硅薄膜23,所以通過蝕刻去除上電極24和氮化硅薄膜23。
接著，在接觸孔C2內嵌入導電薄膜，以形成插頭P2。在二氧化硅薄膜25上，包括接觸孔C2的內部，利用賊射法接連淀積厚度約為 10nm的Ti薄膜(未示出)和厚度約為50nm的TiN薄膜，然后以500。C 至700。C的溫度，熱處理一分鐘。接著，利用CVD方法，淀積W薄膜，然后進行深腐蝕或CMP處理，直至露出二氧化硅薄膜25的表面，以便去除位于接觸孔C2外部的Ti薄膜、TiN薄膜和W薄膜，由此形成插頭P2。附帶地，圖14的平面圖中省略了柵極G和作用區(qū)Anl等。
其后，正如圖15和16所示，在二氧化硅薄膜25和插頭P2上形成第一層布線Ml。利用濺射法接連淀積厚度約為10nm的Ti薄膜(未示出)和厚度約為50nm的TiN薄膜，然后以500。C至700。C的溫度，熱處理一分鐘。接著，利用CVD方法，淀積W薄膜，并形成布線圖案，以形成第一層布線Ml。關于第一層布線Ml,經由插頭Pl連接傳輸 MISFET Qtl和Qt2之柵極G的第一層布線Ml，導致字線WL。
接著，正如圖17所示，利用CVD方法，在第一層布線M1和二氧化硅薄膜25上，淀積二氧化硅薄膜27 (圖17中未示出)。接著，通過蝕刻去除第一層布線Ml上的二氧化硅薄膜27,以限定接觸孔C3。
接著，在接觸孔C3內嵌入導電薄膜，以形成插頭P3。以與插頭 P2類似的方式，形成插頭P3。
其后，在二氧化硅薄膜27和插頭P3上形成第二層布線M2。首先，利用濺射法接連形成厚度約為10nm的Ti薄膜(未示出)和厚度約為 50腿的TiN薄膜，然后以500。C至700。C的溫度，加熱一分鐘。接著，利用CVD方法，淀積W薄膜，并形成布線圖案，以形成第二層布線M2。通過第二層布線M2,向驅動MISFET Qdl和Qd2的源極纟是供基準電壓 (Vss )。
另外，通過第二層布線M2，向負載MISFET Qpl和Qp2的源才及才是供供電電壓(Vcc )。正如圖13所示，由于上電極24接近與負載MISFET Qpl和Qp2之源極相連的插頭P2之側壁，所以可向其提供供電電壓
(Vcc)。因此，上述電容C導致存儲節(jié)點A或B與圖1所示供電電壓(Vcc)之間連接的電容器或電容。
與驅動MISFET Qdl和Qd2之一端相連的第二層布線導致數(shù)據(jù)線
(DL和/DL)。
根據(jù)以上工序，基本上完成了圖1描述的SRAM存儲單元。 (第二實施方式)
以下參照圖19至22說明根據(jù)本實施方式之SRAM的制造方法。附帶地，由于利用圖2至9說明的直至形成插頭Pl以及布線MD1和 MD2的工序與第一實施方式類似，故省略其描述。
首先準備第一實施方式說明的圖8和9表示的半導體襯底1。正如國19所示，利用濺射法在二氧化硅薄膜21、插頭Pl和布線MD2 上淀積TiN薄膜，并形成布線圖案，以便在布線MD1和MD2上形成下電極22。用于形成下電極22的區(qū)域比用于形成布線MD1和MD2的區(qū) 域更大(見圖20)。
接著，正如圖21和22所示，在下電極22和二氧化硅薄膜n上形成氮化硅薄膜2 3。在稍后說明的下電極22和上電極24之間形成氮化硅薄膜23,導致電容絕緣薄膜。
接著，利用濺射法在氮化硅薄膜23上淀積TiN薄膜，并形成布線圖案，以形成上電極24，后者遍布下電極22以及負載MISFET Qpl 和Qp2之源極上的插頭Pl。在上電極24上形成布線圖案，免得遍布位于傳輸MISFET Qtl和Qt2之一端(連接數(shù)據(jù)線的一端)上的插頭 Pl,以及驅動MISFET Qdl和Qd2的源才及上的插頭Pl。
可以根據(jù)上述工序形成電容器或電容C，包括下電極22、氮化硅薄膜23以及上電極24。
根據(jù)上述實施方式，由于形成與布線MD1和MD2相連的電容C, 所以能夠降低因進入SRAM之各存儲單元的a射線引起的軟錯誤。由于形成下電極22的區(qū)i或比形成布線MDl和MD2的區(qū)域更大，所以可增
力口電容。
接著，利用CVD方法，在上電極24上淀積二氧化硅薄膜25,然后形成第一層布線Ml和第二層布線M2。然而，由于形成上述布線的工序與參照圖13至17說明的第一實施方式采用的工序類似，故省略其描述。
(第三實施方式)
以下參照圖23和24說明根據(jù)本實施方式之SRAM的制造方法。附帶地，由于利用圖2至IO說明的直至蝕刻二氧化硅薄膜21之表面的工序與第一實施方式采用的工序類似，故省略其描述。
首先準備第一實施方式說明的圖IO表示的半導體襯底1。正如圖 23所示，利用濺射法在二氧化硅薄膜21、插頭Pl和布線MD2上淀積 TiN薄膜，并形成布線圖案，以便在其對應布線MD1和MD2上形成下電極22。此時，由于布線MD1和MD2之每條布線的表面與二氧化硅薄膜21的表面之間有一道工序，所以每個下電極22的表面上還有一道與此工序對應的工序。用于形成下電才及22的區(qū)域比用于形成布線MD1 和MD2的區(qū)域更大(與圖20類似)。
接著，正如圖24所示，在下電極22、二氧化硅薄膜21和插頭 Pl上形成氮化硅薄膜23。在稍后說明的下電極22和上電極24之間形成氮化硅薄膜23,導致電容絕緣薄膜。
接著，利用濺射法在氮化硅薄膜23上淀積TiN薄膜，并形成布線圖案，以形成上電極24,后者遍布布線MD1和MD2以及負載MISFET Qpl和Qp2之源極上的插頭Pl (與圖22類似)。在上電極24上形成布線圖案，免得遍布位于傳輸MISFET Qtl和Qt2之一端(連接數(shù)據(jù) 線的一端)上的插頭Pl,以及驅動MISFET Qdl和Qd2的源才及上的插頭P1。
可以根據(jù)上述工序形成電容器或電容C，包括下電極22、氮化硅薄膜23以及上電極24。
根據(jù)上述實施方式，由于形成與布線MD1和MD2相連的電容C, 所以能夠降低因進入SRAM之各存儲單元的oc射線引起的軟錯誤。此
時，由于已經在每個下電極22的表面上，進行了與布線MD1和MD2 之每條布線的表面與二氧化硅薄膜21的表面之間的工序關聯(lián)的工序，所以能夠在該工序中形成作為電容絕緣薄膜的下電極22和氮化硅薄膜23，因此可以增加電容。由于形成下電極22的區(qū)域比形成布線MD1 和MD2的區(qū)i或更大，所以可以增加電容。
接著，利用CVD方法，在上電極24上淀積二氧化硅薄膜25,然后形成第一層布線Ml和第二層布線M2。然而，由于形成上述布線的工序與參照圖13至17說明的第一實施方式采用的工序類似，故省略其描述。
(第四實施方式)
以下說明根據(jù)本實施方式之SRAM的制造方法。附帶地，由于利用圖2至7說明的直至形成二氧化硅薄膜21的工序與第一實施方式采用的工序類似，故省略其描述。
首先準備第一實施方式說明的圖7表示的半導體襯底1。正如圖 25所示，利用光刻膠膜(未示出)作為掩模，干蝕刻二氧化硅薄膜 21和PSG薄膜2Q,然后干蝕刻氮化硅薄膜17,從而在n+型半導體區(qū) 域(源極和漏極)與p+型半導體區(qū)域18 (源極和漏極)上，形成接觸孔Cl和布線溝槽HM。此外，在其對應柵極G上形成接觸孔Cl (與圖 9相同)。對于該圖中的兩個布線溝槽，一個布線溝槽HM經由負載 MISFET Qpl的漏極，從驅動MISFET Qdl的漏極，延伸到驅動MISFET Qd2的4冊極。另一個布線溝槽HM經由負載MISFET Qp2的漏極，從驅動MISFET Qd2的漏極,延伸到驅動MISFET Qdl的柵極。
接著，利用濺射法，在二氧化硅薄膜21上，包括接觸孔C1和布線溝槽HM的內部，接連淀積厚度約為10nm的Ti薄膜和厚度約為50nm 的TiN薄膜，然后以500。C至700。C的溫度，熱處理一分鐘。接著，利用CVD方法，淀積W薄膜。此時，使得W薄膜的厚度小于各接觸孔 C的半徑。然后，對Ti薄膜、TiN薄膜和W薄膜進行深腐蝕或,CMP處理，直至露出二氧化硅薄膜21的表面，以便去除位于接觸孔dl和布線溝槽HM外部的Ti薄膜、TiN薄膜和W薄膜。因此，在接觸孔Cl
的內部嵌入插頭Pl,并形成各具有凹面部分^的布線MD1和MD2。
接著，正如圖26所示，在二氧化硅薄膜21、插頭P1和布線MD2 上，形成氮化硅薄膜23。在作為下電極和上電極24 (稍后說明)的布線MD1和MD2之間形成氮化硅薄膜23,導致電容絕緣薄膜。
接著，利用濺射法，在氮化硅薄膜23上淀積TiN薄膜，并形成布線圖案，從而形成遍布布線MD1和MD2以及位于負載MISFET Qpl 和Qp2之源極上的插頭Pl的上電極24 (與圖22類似)。在上電極 24上形成布線圖案，免得遍布位于傳輸MISFET Qtl和Qt2之一端(連接數(shù)據(jù)線的一端)上的插頭Pl,以及驅動MISFET Qdl和Qd2的源極上的插頭P1。
可以根據(jù)上述工序形成電容器或電容C,包括作為下電極的布線 MD1和MD2，氮化硅薄膜23以及上電極24。
才艮據(jù)上述實施方式，由于形成與布線MD1和MD2相連的電容C，所以能夠降低因進入SRAM之各存儲單元的oc射線引起的軟錯誤。由于利用厚度小于各接觸孔C之半徑的W薄膜形成布線MD1和MD2，所以在布線MD1和MD2上形成凹面部分生。另外，由于沿凹面部分^形成作為電容絕緣薄膜的氮化硅薄膜23，所以能夠增加電容。
接著，利用CVD方法，在上電極24上淀積二氧化硅薄膜25,然后形成第一層布線Ml和第二層布線M2。然而，由于形成上述布線的工序與參照圖13至17說明的第一實施方式采用的工序類似，故省略其描述。
附帶地，在本實施方式中，也可以像第一實施方式那樣，在形成插頭Pl和布線MD1和MD2，并且蝕刻二氧化硅薄膜21的表面后，形成氮化硅薄膜23。此時，由于沿著通過蝕刻處理暴露出的布線MD1 和MD2的側壁形成氮化^l:薄膜23,所以能夠進一步增加電容。
為了增加電容，也可以像第二實施方式那樣，在形成布線MD1和 MD2，并且在布線MD1和MD2上形成下電極22后，形成氮化珪薄膜23。正如第三實施方式那樣，形成插頭Pl與布線MD1和MD2，此后，在蝕刻二氧化硅薄膜21的表面的后形成氮化硅薄膜23,以形成下電極22。
(第五實施方式) 在第一實施方式中(第二至第四實施方式類似)，通過插頭P2
(與負載MISFET Qpl和Qp2的源極相連)的側壁，向上電極24沖是供源極電壓(Vcc)。然而，也可以通過每個插頭P2的底部提供供電電壓(Vcc)。
以下參照圖27至32說明根據(jù)本實施方式之SRAM的制造方法。附帶地，由于利用圖2至IO說明的直至蝕刻二氧化硅薄膜21之表面的工序與第一實施方式采用的工序類似，故省略其描述。
首先準備第一實施方式說明的圖10表示的半導體襯底1。正如圖 27所示，在二氧化硅薄膜21、插頭Pl和布線MD2上形成氮化硅薄膜 23。在作為稍后說明的下電極和上電極24的布線MD1和MD2之間，形成氮化硅薄膜23,作為電容絕緣薄膜。
接著，正如圖28和29所示，去除位于負載MISFET之源極上的插頭Pl上的氮化硅薄膜23，以限定開口 0P1。
接著，正如圖30和31所示，利用濺射法，在氮化^s圭薄膜23上 (包括開口 0P1的內部)淀積TiN薄膜，并形成布線圖案，以形成上電極24，后者在布線MD1和MD2上延伸，遍布負載MISFET Qpl和Qp2 之源極上的插頭P1。在上電極24上形成布線圖案，免得遍布位于傳輸MISFET Qtl和Qt2之一端(連接數(shù)據(jù)線的一端)上的插頭Pl,以及驅動MISFET Qdl和Qd2的源極上的插頭Pl。
可以根據(jù)上述工序形成電容器或電容C,包括作為下電極的布線 MD1和MD2、氮化珪薄膜23以及上電極24。
接著，正如圖32所示，利用CVD方法，在上電極24上淀積二氧化硅薄膜25。接著，通過蝕刻處理去除插頭Pl上的二氧化硅薄膜25, 以限定4妻觸孔C2。
在本實施方式中，由于預先去除位于負載MISFET Qpl和Qp2之源極上的插頭Pl上的氮化硅薄膜23，因此，只需去除插頭Pl上的二氧化硅薄膜25，所以能夠輕而易舉地形成位于插頭Pl上的接觸孔C2。
即使各插頭Pl與接觸孔C2之間存在對準移位，在接觸孔C2內形成的插頭Pl和P2也能與其間放置的上電極24相連。因此，能夠
減少插頭Pl和P2之間的傳導(即，連續(xù)性)故障。并且能夠確保各柵極G與其對應插頭P2之間短接余量。
接著，在二氧化硅薄膜25上形成第一層布線M1和第二層布線M2。然而，由于形成上述布線的工序與參照圖15至17說明的第一實施方式采用的工序類似，故省略其描述。
附帶地，如果去除位于負載MISFET Qpl和Qp2之源極上的插頭 Pl上的氮化硅薄膜23，形成開口 0P1,然后形成上電一及24和插頭P2，則通過采用與上述方式類似的方式，第二至第四實施方式也能達到上述效果。
(第六實施方式)
第一實施方式(第二至第四實施方式類似)主要說明用于一個存
正如圖33所示，在數(shù)據(jù)線對(DL和/DL)與字線WL分別交叉的點上，以矩陣形式放置存儲單元MC。除正常存儲單元之外，按照存儲單元陣列的形式形成冗余調劑存儲單元。在數(shù)據(jù)線對(DL和/DL)與字線WL的每個交叉點上，放置冗余調劑存儲單元。當一個正常存儲單元失效時，通過切斷熔絲(FUSE),利用冗余調劑存儲單元列替換與同一數(shù)據(jù)線(DL和/DL)相連的存儲單元序列(列)。圖34表示位于一塊芯片上的存儲單元陣列的布局。正如圖34所示，每個存儲單元陣列包括多個存儲塊。分別在存儲單元陣列周圍放置諸如輸入緩沖區(qū)、輸出電路和熔絲之類的外圍電路。附帶地，無需在所有存儲塊中形成上述冗余調劑存儲單元列。
圖35是半導體襯底的部分平面圖，表示根據(jù)本實施方式的SRAM。圖中放置了可水平或垂直分為兩部分的存儲單元MCll、 MC12、 MC21 和MC22。由于存^諸單元MC11和MC12的配置，與參照圖2至17i兌明的第一實施方式中采用的存儲單元的配置相同，故省略其描述。另夕卜，存儲單元MC21和MC22分別具有沿圖中所示線段B-B與存儲單元MC11 和MC12對稱的結構。盡管該圖未示出，但是圖中放置了沿該圖中所
示線段C-C相對于存儲單元MCll和MC12對稱的存儲單元。另外，圖中放置了沿該圖中所示線段C-C相對于存儲單元MC21和MC22對稱的存儲單元。
這里，連接存儲單元MC11和MC12的上電極24。另外，連接存儲單元MC21和MC22的上電極24。與一個數(shù)據(jù)線對(DL和/DL)相連的存儲單元(MC11和MC12 )的上電極24,和與另一個數(shù)據(jù)線對(DL和 /DL)相連的存儲單元(MC21和MC22)的上電極24彼此獨立(彼此斷開)。
因此，如果上電極24分開每個數(shù)據(jù)線對(DL和/DL)，則可以輕而易舉地冗余調劑同一數(shù)據(jù)線對(DL和/DL)連接的各存儲單元列。
附帶地，在第二至第四實施方式中，如果上電極24以上述方式分開每個數(shù)據(jù)線對(DL和/DL)，則可以輕而易舉地冗余調劑同一數(shù) 據(jù)線對(DL和/DL)連接的各存儲單元列。
當冗余調劑同一字線對(WL)連接的各存儲單元行時，上電極24 可以分開每條字線(WL)。另一方面，當冗余調劑每個存儲單元(各個比特)時，上電極24可以分開每個存儲單元。 (第七實施方式)
在第一實施方式中(第二至第四實施方式類似)，向上電極24 提供源極電壓(Vcc),并且在圖1所示存儲節(jié)點A或B與源極電壓 (Vcc)之間形成電容C，可以在圖1所示存儲節(jié)點A和B之間形成電容。
以下利用圖36至46說明4艮據(jù)本實施方式之SRAM的制造方法。附帶地，由于利用圖2至10說明的直至蝕刻二氧化硅薄膜21之表面的工序與第一實施方式采用的工序類似，故省略其描述。
首先準備第一實施方式說明的圖IO表示的半導體襯底1。正如圖 36、 37和38所示，在二氧化硅薄膜21、插頭Pl與布線MD1和MD2 上形成氮化硅薄膜23。在作為稍后說明的下電極和上電極24的布線 MD1和MD2之間，形成氮化硅薄膜23，作為電容絕緣薄膜。圖38為襯底的部分平面圖，說明根據(jù)本實施方式之SRAM的制造方法。圖36
和37分別對應于圖38所示線段A-A的截面和圖38所示線段D-D的截面。
接著，去除布線MD1上的氮化硅薄膜23,以限定開口 0P2。
正如圖39和40所示，利用';賤射法，在氮化硅薄膜23上(包括開口 0P2的內部)淀積TiN薄膜，并形成布線圖案，以形成上電極24, 后者遍布布線MD1和MD2。通過開口 0P2,將上電纟及24連接到布線MD1。
可以根據(jù)上述工序形成電容器或電容C，包括作為下電極的布線 MD2,氮化硅薄膜23以及與布線MD1相連的上電極24。電容C作為圖 1所示存儲節(jié)點A與B之間連接的電容器或電容。
根據(jù)上述實施方式，由于電容C是由作為下電極的布線MD2、氮化硅薄膜23以及與布線MD1相連的上電極24構成的，所以能夠降低因進入SRAM之各存儲單元的oc射線引起的軟4晉誤。當在圖1所示存儲節(jié)點A與B之間形成電容時，與在圖1所示存儲節(jié)點A或B與供電電壓(Vcc)之間形成電容C的情況相比，本實施方式中的臨界電荷量 (C)增力口。
圖47表示通過對存儲節(jié)點(A或B)施加噪聲(電流)脈沖而使得該節(jié)點中存儲的數(shù)據(jù)反相時，通過模擬臨界電荷量獲得的結果。該圖的水平軸表示脈沖寬度(s ),其垂直軸表示臨界電荷量(C)。當不形成電容器或電容C ( a)時，圖47所示的臨界電荷量在以下兩種情況中將增加(c)在存儲節(jié)點A和B之間形成電容(2fF) , (b) 在存儲節(jié)點A (B)和源極電壓(Vcc)之間形成電容(2fF)。然而，在存儲節(jié)點A和B (c)之間形成電容而不是在存儲節(jié)點A (B)和源極電壓(Vcc)之間形成電容，其臨界電荷量更大。例如，當脈沖寬度為20nm時，與情況(a)相比，情況(b )中的電容增加量為2. 4fC, 而與情況(a)相比，情況(c)中的電容增加量為3.5fC,約為前一種情況的1. 5倍。
接著，利用CVD方法，在上電極24上淀積二氧化硅薄膜，然后形成第一層布線Ml和第二層布線M2。然而，由于形成上述布線的工序與參照圖13至17說明的第一實施方式采用的工序類似，故省略其
描述。附帶地，正如圖40所示，由于上電極24并未延伸到負載MISFET Qpl和Qp2的表面，所以負載MISFET Qpl和Qp2之源極上的插頭Pl 和P2與上電極24彼此斷開。
與上述方式類似，在第四實施方式(不形成下電極22)中，去除布線MD1上的氮化硅薄膜23，以限定開口 0P2,此后，在氮化硅薄膜 23上(包括開口 0P2的內部)形成上電極24，由此形成圖1所示存儲節(jié)點A和B之間的電容。
以下說明各具有下電極22的第二和第三實施方式。首先準備第一實施方式說明的圖8表示的半導體襯底1。正如圖 41和42所示，利用濺射法在二氧化^^薄膜21、插頭Pl與布線MD1 和MD2上形成TiN薄力莫并形成圖形，以1^更在布線MD1和MD2上形成下電極22a和22b。用于形成下電極22a和22b的區(qū)域比用于形成布線 MD1和MD2的區(qū)域更大。圖42是襯底的部分平面圖，i兌明才艮才居本實施方式之SRAM的制造方法。圖41對應于沿圖42所示線段D-D所耳又的截面。
接著，在下電極22a和22b與二氧化硅薄膜21上形成氮化硅薄膜23。在下電極22a和22b與稍后說明的上電極24之間形成氮化硅薄膜2 3，作為電容絕緣薄膜。
接著，正如圖43和44所示，去除布線MD1上的氮化硅薄膜23, 以限定開口 0P2。
接著，正如圖45和46所示，利用濺射法，在氮化硅薄膜23上 (包括開口 0P2的內部)淀積TiN薄膜，并形成布線圖案，以形成上電才及24,后者遍布布線MD1和MD2。通過開口 0P2，將上電才及24連一妾到布線MD1上的下電才及22a。
可以根據(jù)上述工序形成電容C,包括下電極22b，氮化硅薄膜23 以及與布線MD1相連的上電極24。電容C導致圖1所示存儲節(jié)點A 與B之間連接的電容。
與上述方式類似，在第三實施方式中，去除位于布線MD1和MD2 上的下電極22a和22b之下電極22a上的氮化硅薄膜23，以限定開口
0P2，然后在氮化硅薄膜23上(包括開口 0P2的內部)形成上電極，由此形成圖1所示存儲節(jié)點A和B之間的電容器或電容。另外，在第四實施方式中，下電極22的形成工序與以上工序類似。
盡管利用帶有附圖的實施方式具體描述本發(fā)明人提出的發(fā)明，但本發(fā)明并不限于上述實施方式。不用說，可以在其范圍內做出多個變更而并不背離其實質。
(1 )由于在具有一對n溝道型MISFET ( Qdl和Qd2 )的SRAM存儲單元的交叉連接布線(MD1和MD2)上形成電容絕緣薄膜(氮化硅薄膜23)和上電極24，所以能夠形成由布線、電容絕緣薄膜和上電極構成的電容，其中分別交叉連接n溝道型MISFET的柵極和漏極。因此，能夠降低由a射線引起的軟錯誤。
由于每條布線之表面均從夾層絕緣薄膜(氮化硅薄膜17、 PSG薄
膜20和二氧化硅薄膜21 )的表面突出，所以即使在此類突出的側壁上，也能形成電容器或電容，因此可以增加容量。
(2) 由于在具有一對n溝道型MISFET的SRAM存儲單元的交叉連接布線(MD1和MD2)上形成下電極22、電容絕緣薄膜(氮化硅薄膜23)和上電才及24,所以能夠在布線上形成由下電才及22、電容絕鄉(xiāng)彖薄膜和上電極構成的電容，其中分別交叉連接n溝道型MISFET的柵極和漏極。因此，能夠降低由a射線引起的軟錯誤。如果用于形成下
(3) 由于具有一對n溝道型MISFET的SRAM存儲單元的交叉連接布線(MD1和MD2)的表面，分別從夾層絕緣薄膜的表面突出，并且形成由下電極、電容絕緣薄膜和上電極構成的電容，所以能夠降低由a射線引起的軟錯誤，并增加容量，其中分別交叉連接n溝道型 MISFET的4冊纟及和漏才及。
(4) 由于在具有一對n溝道型MISFET的SRAM存儲單元的交叉連4妻布線(MD1和MD2)的表面上分別形成凹面部分，所以可以在每個凹面部分上形成電容，并增加容量，其中分別交叉連4妄n溝道型
MISFET的4冊纟及和漏才及。
(5)可以制造能夠減少由oc射線引起的軟錯誤的高性能SRAM存儲單元。
如上所述，本發(fā)明特別涉及不僅能夠應用于個人計算機或工作站使用的高速緩沖存儲器，而且能夠應用于諸如移動電話之類的移動通信器件、存儲卡和IC卡上安裝的半導體集成電路器件的技術。
權利要求
1.一種具有多個存儲單元的半導體集成電路器件，每個所述存儲單元具有包括一對驅動MISFET和一對負載MISFET的一對反相器和一對傳輸MISFET，所述一對驅動MISFET的柵極和漏極分別彼此交叉連接，所述半導體集成電路器件包括在所述驅動MISFET上方形成的夾層絕緣薄膜；連接所述柵極和漏極并在從所述柵極延伸到所述漏極的連接孔內形成的第一導電層；在所述第一導電層上方形成的下電極；在所述下電極上方形成的電容絕緣薄膜；在所述電容絕緣薄膜上方形成的上電極；以及與所述負載MISFET的源極電連接并在其側壁與所述上電極連接的第二導電層。
2. —種具有多個存儲單元的半導體集成電路器件，每個所述存儲單元具有包括一對驅動MISFET和一對負載MISFET的一對反相器和一對傳輸MISFET,所述一對驅動MISFET的柵極和漏極分別彼此交叉連接，所述半導體集成電路器件包括在所述驅動MISFET上方形成的夾層絕緣薄膜；連接所述柵極和漏極并在從所述柵極延伸到所述漏極的連接孑L 內形成的第一導電層；在所述負載MISFET的源極上方形成的第二導電層；在所述第一導電層上方形成的下電極；在所述下電極上方形成的電容絕緣薄膜，該薄膜在所述第二導電層上方具有一個開口；在所述電容絕緣薄膜和所述開口上方形成的上電極；以及在所述上電極上方形成的、與所述第二導電層電連接的第三導電層。
3. —種具有多個存儲單元的半導體集成電路器件，每個所述存儲單元包括作為部件的一對其柵極和漏極分別交叉連接的n溝道型MISFET，所述半導體集成電路器件包括在所述一對n溝道型MISFET上方形成的夾層絕緣薄膜；交叉連接所述一對n溝道型MISFET的所述柵極和漏纟及的一對導電層，所述各個導電層在從所述柵極延伸到所述漏極的連接孔內形成；分別在所述一對導電層上方形成的一對下電極；在所述一對下電才及上方形成，并且在所述一對下電纟及上方具有開口的電容絕緣薄膜；以及在所述電容絕緣薄膜和所述開口上方形成的上電極。
4. 一種具有多個存儲單元的半導體集成電路器件，每個所述存儲單元具有包括一對驅動MISFET和一對負載MISFET的一對反相器和一對傳輸MISFET,所述一對驅動MISFET的4冊極和漏極彼此分別交叉連接，所述半導體集成電路器件包括在所述驅動MISFET上方形成的夾層絕緣薄膜；連接所述柵極和漏極的第一導電層，所述第一導電層在從所述柵極延伸到所述漏極的連接孔內形成，并具有在其表面形成的凹面部分；在包括所述凹面部分內部在內的所述第一導電層上方形成的電容絕緣薄膜；在所述電容絕緣薄膜上方形成的上電極；以及與所述負載MISFET的源極電連接并在其側壁與所述上電才及連接的第二導電層。
5. —種具有多個存儲單元的半導體集成電路器件，每個所述存儲單元具有包括一對驅動MISFET和一對負載MISFET的一對反相器和一對傳輸MISFET,所述一對驅動MISFET的柵極和漏極^皮此分別交叉連接，所述半導體集成電路器件包括在所述驅動MISFET上方形成的夾層絕緣薄膜；連接所述柵極和漏極的第一導電層，所述第一導電層在從所述柵極延伸到所述漏極的連接孔內形成，并具有在其表面形成的凹面部分；在包括所述凹面部分內部在內的所述第一導電層上方形成的電容絕緣薄膜，該薄膜在第二導電層上方具有一個開口；在所述電容絕緣薄膜和所述開口上方形成的上電極；以及在所述上電極上方形成的、與所述第二導電層電連接的第三導電層。
6. —種具有多個存儲單元的半導體集成電路器件，每個所述存儲單元包括作為部件的一對其柵極和漏極分別交叉連接的n溝道型 MISFET，所述半導體集成電路器件包括在所述一對n溝道型MISFET上方形成的夾層絕緣薄膜；交叉連接所述一對n溝道型MISFET的4冊極和漏極的一對導電層，所述各個導電層在從所述柵極延伸到所述漏極的連接孔內形成，并具有在其表面形成的凹面部分；在包括所述凹面部分內部在內的所述導電層上方形成的電容絕緣薄膜，所述電容絕緣薄膜在一對下電極上方具有開口；以及在所述電容絕緣薄膜和所述開口上方形成的上電極。
7. —種具有多個存儲單元的半導體集成電路器件的制造方法，每個所述存儲單元包括作為部件的一對其柵極和漏極分別交叉連接的n 溝道型MISFET,該方法包括以下步驟在所述一對n溝道型MISFET上方形成夾層絕緣薄膜；形成從所述一對n溝道型MISFET的一個MISFET的柵極上方延伸到其另一個MISFET的漏極的第一連接孔，和從其另一個MISFET的柵極上方延伸到其一個MISFET的漏極的第二連接孔；在包括所述第一和第二連接孔內部在內的所述夾層絕緣薄膜上方淀積導電薄膜；對所述導電薄膜進行拋光直至露出所述夾層絕緣薄膜的表面，以便形成嵌在所述第一和第二連接孔內的第一和第二導電層；分別在所述第一和第二導電層上方形成第一和第二下電極；在所述第一和第二下電極上方形成電容絕緣薄膜；選擇性去除所述第一下電極上方的所述電容絕緣薄膜，以形成一個開口；以及在包括所述開口內部在內的所述電容絕緣薄膜上方形成上電極。 8.—種具有多個存儲單元的半導體集成電路器件的制造方法，每個所述存儲單元包括作為部件的一對其柵極和漏極分別交叉連接的n溝道型MISFET，該方法包括以下步驟在所述一對n溝道型MISFET上方形成夾層絕緣薄膜；形成從所述一對n溝道型MISFET的一個MISFET的柵才及上方延伸到其另一個MISFET的漏極的第一連4妻孔，和從所述另一個MISFET的才冊極上方延伸到所述一個MISFET的漏極的第二連接孔；在包括所述第一和第二連接孔內部在內的所述夾層絕緣薄膜上方淀積導電薄膜，所述導電薄膜的厚度小于所述每個連接孔的半徑；對所述導電薄膜進行拋光直至露出所述夾層絕緣薄膜的表面，以便形成嵌在所述第一和第二連接孔內的第一和第二導電層，分別在其上部形成凹面部分；對所述導電薄膜進行拋光直至露出所述夾層絕緣薄膜的表面，以便形成嵌在所述第一和第二連接孔內的第一和第二導電層；在所述第一和第二導電層上方形成電容絕緣薄膜；選擇性去除所述第一導電層上方的所述電容絕緣薄膜，以便形成開口；以及在包括所述開口內部在內的所述電容絕緣薄膜上方形成上電極。
全文摘要
本發(fā)明提供一種具有多個存儲單元的半導體集成電路器件，每個所述存儲單元具有包括一對驅動MISFET和一對負載MISFET的一對反相器和一對傳輸MISFET，所述一對驅動MISFET的柵極和漏極分別彼此交叉連接，所述半導體集成電路器件包括在所述驅動MISFET上方形成的夾層絕緣薄膜；連接所述柵極和漏極并在從所述柵極延伸到所述漏極的連接孔內形成的第一導電層；在所述第一導電層上方形成的下電極；在所述下電極上方形成的電容絕緣薄膜；在所述電容絕緣薄膜上方形成的上電極；以及與所述負載MISFET的源極電連接并在其側壁與所述上電極連接的第二導電層。
文檔編號H01L21/8242GK101174633SQ200710194140
公開日2008年5月7日申請日期2001年12月26日優(yōu)先權日2001年1月30日
發(fā)明者吉田安子, 池田修二, 西田彰男申請人:株式會社日立制作所

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