專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)^ft裝置，特別涉及具有形成在絕纟刻莫上的soi (絕緣體上硅)結(jié)構(gòu)的晶體管的半^^Ht裝置。特別地，本發(fā)明涉 及能夠通過多個端口進(jìn)行存取的多端口半導(dǎo)^f諸裝置的^f諸單元陣列 的配置。
背景技術(shù)：
在圖像數(shù)據(jù)處理領(lǐng)域等中，為了高速地處理大量的數(shù)據(jù)，將處理器等邏輯電路和##裝置集#同一個半導(dǎo)體芯片上的系統(tǒng)LSI被廣^i也 應(yīng)用。在這種系統(tǒng)LSI中，由于邏輯電路和^f諸裝置通過芯片上布對目 互連接，故能夠獲得了以下的優(yōu)點(1) 信號布線的負(fù)荷比端口上的布線要小，能夠高速地傳送數(shù)據(jù)/信號，(2) 由于不受管腳端子數(shù)的制約，故能夠擴(kuò)大數(shù)據(jù)的總線寬度，并 能夠擴(kuò)大數(shù)椐傳送的帶寬，(3) 由于在半導(dǎo)體芯片上集成了各種組成元件，故能夠?qū)崿F(xiàn)小型化 的系統(tǒng)，以及(4 )作為形^半導(dǎo)體芯片上的組成元件，能夠配置程序庫化的宏， 改善設(shè)計效率。由于上述理由等，系統(tǒng)LSI可以廣泛地應(yīng)用于各種領(lǐng)域。作為集成 的存儲器裝置，可以使用動態(tài)隨才踏旨賭器(DRAM)、靜態(tài)隨才踏^ 儲器(SRAM)、以及閃速^j諸器等非易失性半"^^f諸裝置等。此外，作 為il輯電^各，也可以^f躺進(jìn)4亍控制^J史據(jù)處理的處理器、沖對以數(shù)字轉(zhuǎn)換 電路等才對以處理電路、以及專用的進(jìn)行邏輯處理的邏輯電路等。為了實現(xiàn)高速的存儲器系統(tǒng)，在該^f渚裝置中有具有兩個端口， 并能夠從該兩個端口分別存取的雙端口 RAM。在雙端口 RAM中，從一個 存取端口讀寫數(shù)據(jù)期間，能夠通過另 一個存取端口進(jìn)行數(shù)據(jù)的讀寫?，F(xiàn)在，基于SRAM單元的雙端口 RAM被廣泛應(yīng)用。但是，i^數(shù)據(jù)處 理量的增大，必須增大務(wù)賭器容量，在文獻(xiàn)l (H.Hidaka等，《用于ULSI DRAM的高密度雙端口存儲單元操作和陣列結(jié)構(gòu)》，ISSCC,第27冊，第4 期，1992,第610-617頁)，以及專利文獻(xiàn)2 (Y. Agata等，《一種具有 雙端口交叉存取的DRAM結(jié)構(gòu)(D2RAM)的8納米隨才A^環(huán)^/v式RAM宏》， IEEE固體電路雜志，第35巻，第ll期，2000，笫1668 - 1672頁)中 出現(xiàn)了對基于DRAM存儲器單元的雙端口 RAM的記載。在文獻(xiàn)1中所示的雙端口 RAM中，4吏用一個電容器和2個晶體管構(gòu) 成l個##單元。通過將不同端口的位線交替西己置，從而減少了由于位 線間的電斜給而引起的噪聲。此外，將讀出放大器設(shè)置在位線的兩側(cè)， 在讀出放大器處，將分割及不分割的位線結(jié)合。利用這種位線電容的不 平衡，設(shè)置^f諸單元數(shù)據(jù)的讀出電壓差，通過兩側(cè)的讀出放大器，將讀 出到分割和不分割的位線的各數(shù)據(jù)并fr^文大。在文獻(xiàn)l中，采用折疊的位線結(jié)構(gòu)，通過對每條位線設(shè)置讀出放大 器，高密度地配置^f渚單元，此外，通過將不同端口的位線交替地配置 而改善噪聲容限。文獻(xiàn)2(Y, Agata等，《一種具有雙端口交叉存取的DRAM結(jié)構(gòu)(D2RAM) 的8納米隨才;iM環(huán)^式R扁宏》，IEEE固體電路雜志，第35巻，第11 期，2000,第1668 - 1672頁)中所示的結(jié)構(gòu)中，同樣也采用了 2個晶體 管/1個電容型的DRAM單元。在文獻(xiàn)2示出的結(jié)構(gòu)中，存^諸單元配置成 開放式位線結(jié)構(gòu)，降低讀出放大器的配置間距，相應(yīng)地，降^^f渚單元 尺寸。位線在每個不同端口上交替地配置，當(dāng)一個端口存取時，將其它 端口的位線用作屏蔽線，降^f氐位線間的電斜給噪聲。在文獻(xiàn)2中所示的結(jié)構(gòu)中，為了進(jìn)行高速i^^4取，交替J^it過兩個 端口進(jìn)行存取，將內(nèi)部的數(shù)據(jù)傳送動作流水線化。此外，為了使寫入動 作高速化，在傳送動作之前向存儲單元進(jìn)行寫入，通過進(jìn)行數(shù)據(jù)寫A^ 的讀出/恢復(fù)來縮小寫入時間。jth^卜，在文獻(xiàn)3 (F.Morishita等，《SOI上的非電容雙晶體管隨機(jī) 存:^f渚器(TTRAM)》，Proc。 CICC, 2005,第435 -438頁)和文獻(xiàn)4 (K. Arimoto等,《用于系統(tǒng)級電源管理統(tǒng)一務(wù)賭器的可裝配增強(qiáng)型f RAM 宏》，Proc.VLSI Symp.)中示出了既能P爭低功耗又實現(xiàn)高速動作的^f諸單元結(jié)構(gòu)。在文獻(xiàn)3所示的結(jié)構(gòu)中，以串聯(lián)連接的兩個SOI (絕緣體上硅)晶體管構(gòu)^f諸單元。^^]一個晶體管的體區(qū)域作為^f諸節(jié)點，^J ]其他 晶體管作為存取晶體管。按照體區(qū)域的電位，該用于存儲的晶體管的閾值電壓發(fā)生變化。數(shù)據(jù)存儲用晶體管的源極節(jié)點維持在電源電壓的電位。 讀出數(shù)據(jù)時，通過沖&則流過^f諸單元的電流而進(jìn)行數(shù)據(jù)的讀出。在文獻(xiàn)3所示的存儲單元結(jié)構(gòu)中，利用數(shù)據(jù)^f諸用晶體管的體區(qū)域 和控制電極之間的電^M^而進(jìn)行數(shù)據(jù)的寫入。此外，在文獻(xiàn)4 (K. Arimoto等，《用于系統(tǒng)級電源管理統(tǒng)一^f諸器 的可裝配增強(qiáng)的T2RAM宏》，Pro" VLSI Symp,)中所示的結(jié)構(gòu)中，與文 獻(xiàn)3中相同，以用于存取的晶體管和用于務(wù)賭的晶體管構(gòu)成一個^f諸單 元。讀出數(shù)據(jù)的動作，與文獻(xiàn)3中示出的結(jié)構(gòu)相同，但是，當(dāng)寫入數(shù)據(jù) 時，^(尋GIDL (斥冊才及引發(fā)的漏才及漏電流Gate Induced Drain Leakage) 電流施加到柵極和體區(qū)域之間的電斜^上進(jìn)行使用。在文獻(xiàn)4中，通過利用該GIDL電流，務(wù)賭節(jié)點的電位大致升高到電 源電壓的電平。此外，在文獻(xiàn)4中所示的結(jié)構(gòu)中，采用控制柵極直接連接在體區(qū)域 的晶體管作為讀出放大器。通過直接連接該柵極和體區(qū)域，由此利用體 效應(yīng)，高速M^r測讀出晶體管的控制電極(位線)的電位變化。即，交 Xi^吉合該體區(qū)域和柵電極相互連接的晶體管而構(gòu)成讀出放大器。此外， 通it^用這種交3U吉合的讀出放大器，相對于各條位線對設(shè)置讀出放大器，用于寫7V^"瀆出。伴隨著制造工藝的微細(xì)化，按照比例縮小的規(guī)則，進(jìn)行元件微細(xì)化， 以及降低電源電壓。對于DRAM單元，數(shù)椐的讀出，通過檢測位線電壓和 參考電壓的差(讀出電壓)而進(jìn)行。該讀出電壓依賴于位線電容和^f諸 單元電容的電容比。為了得到足夠的讀出電壓，必須按照該位線電容來 決定該存儲單元電容的電容值。因此，在DRAM單元中，晶體管的尺寸即使能夠按比例法則(scaling role)縮小，電容也無法按比例縮小。因此，為了對上iiiL獻(xiàn)l和文獻(xiàn) 2中記載的DRAM單元型大容量雙端口 RAM的^f渚單it^比例縮小，需要 更復(fù)雜的DRAM工藝。例如，將^f諸單元電容制作成三維結(jié)構(gòu)，此外，還需要在電容電極表面進(jìn)行形成細(xì)微凹凸等處理。因此，產(chǎn)生了工藝成本 日益升高的問題。jft^卜，DRAM單元型雙端口 RAM單元，存在由于數(shù)據(jù)讀出而破壞^## 單元的^f諸數(shù)據(jù)的讀出破壞。因此，當(dāng)從一個端口對##單元進(jìn)行存取 時，直到向該^f諸單元進(jìn)行的數(shù)據(jù)再寫入(恢復(fù))結(jié)束之前，必須維持 /人這一個端口進(jìn)4亍存取。在此期間，必須禁jU人其它的存取端口向同一 個^f諸單元進(jìn)行存取。此外，例如從2個端口同時對同一個;W止的^f諸 單元進(jìn)行存取時，因為DRAM單元的^^者單元電容的儲存電荷^剖兩個 端口，故讀出電壓降低，存在產(chǎn)生誤讀出的可能性。為了防止這些，必 須禁止從同一個地址的字線的多個端口同時進(jìn)行存取的地iiM中裁。因此，對從多個端口向同一個地址進(jìn)行存取受到制約，存在不育沐 效:Nkii行存取的問題。此外，當(dāng)避免上述地址竟?fàn)幍那闆r下，由于外部 的處理器或邏輯電路等處于等待狀態(tài)，古i^h理效率低下。》b^卜，在上迷文獻(xiàn)3和文獻(xiàn)4所示的存儲器中，因為由串聯(lián)連接的 晶體管構(gòu)成^f諸單元，故##單元尺寸可以按照制造工藝的微細(xì)化而進(jìn) 行按比例縮小。但是，在文獻(xiàn)3和文獻(xiàn)4中，只考察單端口的結(jié)構(gòu)，未 對雙端口等多端口的結(jié)構(gòu)進(jìn)行^i可考察。特別是，在文獻(xiàn)3和文獻(xiàn)4所示的務(wù)賭器(TTRAM:雙晶體管RAM)中，存儲單元中存儲用晶體管的源節(jié)點被固定到例如電源電壓電平。通過沖&則流過該^f諸用晶體管和存取晶體管的串聯(lián)體的電流，從而進(jìn)行數(shù)據(jù)的讀出。因此，為了相對于該^f諸數(shù)據(jù)用的晶體管，配置對不同的端口進(jìn)行存取的晶體管，需要對^f諸單元的晶體管的配置進(jìn)行研究以便各 端口的讀出電流的大小都相同。特別是，如文獻(xiàn)3中所示那樣，存取用晶體管的有源區(qū)域和位線并 4亍且在平面布圖中重疊地配置的存儲單元布圖中，實現(xiàn)兩個端口的結(jié)構(gòu) 較困難。即，由于將^i者數(shù)據(jù)用的晶體管和存取用晶體管沿著列方向排 列配置，故4艮難將兩個端口的存取晶體管相對于^Ht數(shù)據(jù)用的晶體管進(jìn) 行對照地配置。發(fā)明內(nèi)容本發(fā)明的目的在于提供一種能夠隨著制造工藝的微細(xì)化而將##單元換比例縮小的雙端口 RAM。本發(fā)明的另一目的在于提供一種大幅度^M爰和對各存取端口的存取 限制的雙端口 RAM。在本發(fā)明中，相ii舌地講，以雙晶體管RAM (TTRAM)單元為勤出，將 務(wù)賭晶體管的結(jié)構(gòu)變M應(yīng)于兩端口動作的結(jié)構(gòu)，從而實現(xiàn)雙端口 RAM。即，本發(fā)明一個實施例的半"!^"^f諸裝置具有呈矩卩科犬配置，分 別形成在各絕緣膜上的多個存儲單元。各^(渚單元包括^H諸信息的第 一晶體管、與該第一晶體管串聯(lián)連接的第二晶體管、以及與該第一晶體 管串聯(lián)連接的第三晶體管。與各^^者單元行分別對應(yīng)地配置有第一^f 二字線。第一字線連接到對應(yīng)行的存儲單元的第二晶體管的控制電極。 各第二字線連接到對應(yīng)行的存儲單元的第三晶體管的控制電極。第二和 第三晶體管連接到與被;^口笫一晶體管的固定電壓的導(dǎo)通節(jié)點相對置的 同一側(cè)的導(dǎo)通節(jié)點。另夕卜，對應(yīng)于存儲單元的行或列配置多條充電線。各充電線連接到 對應(yīng)行的^f渚單元的第一晶體管的控制電極。此外，分別與##單元的 列對應(yīng)地配置第一及第二位線。第一位線與對應(yīng)列的^f諸單元的第二晶 體管連接。第二位線與對應(yīng)列的存儲單元的笫三晶體管連接。此外，在其它實施例中，通過存取晶體管向^f諸單it^f諸晶體管的 體區(qū)域傳送電荷，或者將該體區(qū)域的電壓編口到讀出柵極并讀出。此外， 在其它實施例中，用于讀出的晶體管和務(wù)賭晶體管是共用的。在本發(fā)明的半^(^f諸裝置中，基于TTRAM單iU勾成雙端口 RAM。 因此，不使用個別的電容元件44^者數(shù)據(jù)，故能夠隨著制造工藝的微細(xì) 化而將##單元接比例縮'J 、。jtb^卜，不需要向##單元電容進(jìn)行再寫入電荷的時間，能夠?qū)崿F(xiàn)高 速存取。下面將結(jié)合附圖，對本發(fā)明上iiA其它的目的、特征、局面及優(yōu)點 i^f亍i，細(xì)的i兌明。


圖1是作為本發(fā)明勤出的TTRAM單元的剖面結(jié)構(gòu)的示意圖。 圖2是圖1中所示的TTRAM單元的電氣等效電路圖。圖3是表示圖l及圖2中示出的TTRAM的數(shù)據(jù)寫入/讀出動作的信號 波形的圖。圖4 ^_表示本發(fā)明實施例1的半導(dǎo)^fi者裝置的發(fā)本結(jié)構(gòu)概要的示 意圖。圖5是圖4所示的^f諸單元陣列的結(jié)構(gòu)以及充電線和字線驅(qū)動器的 結(jié)構(gòu)相克要的示意圖。圖6A表示^f渚晶體管的平面布圖，圖6B是^f諸晶體管的電氣等效 電路圖。圖7是沿圖6A中示出的L7-L7線的剖面結(jié)構(gòu)概要的示意圖。 圖8是沿圖6A中示出的L8-L8線的剖面結(jié)構(gòu)扭嫂的示意圖。 圖9 ^4示本發(fā)明實施例1的端口交替存取時的主要信號波形的示 意圖。圖10是表示圖5中示出的CL驅(qū)動器、WLB驅(qū)動器及WLB驅(qū)動器的 一例結(jié)構(gòu)的示意圖。圖11是示出本發(fā)明實施例1的半導(dǎo)^^f諸裝置的^f渚單元陣列的平 面布圖相a的示意圖。圖12是示出本發(fā)明實施例2的^j諸單元陣列的平面布圖概要的示意圖。圖13是沿圖12中所示的沿L13-L13線的剖面結(jié)構(gòu)扭無要的示意圖。 圖14是沿圖12所示的沿L14-L14線的剖面結(jié)構(gòu);f恥務(wù)的示意圖。 圖15是驅(qū)動本發(fā)明實施例2的半導(dǎo)M儲裝置的充電線的CL驅(qū)動器結(jié)構(gòu)的示意圖。圖16是圖12中示出的##單元陣列的電氣等效電路圖。圖17是表示本發(fā)明實施例3的半導(dǎo)M儲裝置的存儲單元陣列的平面布圖概要的示意圖。圖18是沿圖17中示出的L18-L18線的剖面結(jié)構(gòu)概要的示意圖。 圖19是沿圖17中示出的L19-L19線的剖面結(jié)構(gòu)相談的示意圖。 圖2 0是表示本發(fā)明實施例3的^f渚單元陣列中的雜質(zhì)區(qū)域配置及4冊電才及的示意圖。圖21是示出本發(fā)明實施例3的半導(dǎo)^f諸裝置的數(shù)據(jù)讀出動作的信 號波形圖。圖22是示出本發(fā)明實施例3的半導(dǎo)^f諸裝置的數(shù)據(jù)寫入時的信號 波形的圖。圖23是圖17中示出的^Ht單元陣列的電氣等效電翻既要的圖。 圖24另_本發(fā)明實施例3的半^fM^f諸裝置的^^結(jié)構(gòu)概要的示意圖。圖25是本發(fā)明實施例4的半導(dǎo)^f諸裝置的^f諸單元陣列的平面布圖扭克要的示意圖。圖26是沿圖25中示出的L26-L26線的剖面結(jié)構(gòu)相談的示意圖。 圖27是沿圖25中示出的L27-L27線的剖面結(jié)構(gòu)概要的示意圖。 圖28是圖25中示出的^f諸單元陣列的電氣等效電路的示意圖。 圖29是;fe^地示出本發(fā)明實施例5的半導(dǎo)^f諸裝置的^^諸單元陣列的有源區(qū)域以及多晶珪柵電極布線的平面布圖的示意圖。圖30是沿圖29中示出的L30-L30線的剖面結(jié)構(gòu)概要的示意圖。 圖31是圖29中示出的平面布圖上層的第一金屬布線的平面布圖概要的示意圖。圖32是圖31中示出的平面布圖上層的第二以及笫三金屬布線的布 圖才既要的示意圖。圖33是;fe^地示出本發(fā)明實施例5中的^f諸單元的雜質(zhì)區(qū)域以及柵電才及的配置的示意圖。圖34是圖32中示出的^f諸單元陣列的電氣等效電路圖。圖35是示出圖34中所示的存儲單元陣列的數(shù)據(jù)寫入時的動作的信號波形圖。圖36是示出圖35中所示的^f諸單元陣列的數(shù)據(jù)讀出時的信號波形 的圖。圖37是扭1^地示出驅(qū)動本發(fā)明實施例5的半導(dǎo)^v^f諸裝置的充電線的部分結(jié)構(gòu)的示意圖。圖38是示出圖37中所示的充電線驅(qū)動部分的動作的信號波形圖。 圖39是;fe^地示出本發(fā)明實施例6的半導(dǎo)^H諸裝置的^i者單元陣列的平面布圖的示意圖。圖40是沿圖39中示出的L40-L40線的剖面結(jié)構(gòu)概要的示意圖。 圖41是沿圖39中示出的L41-L41線的剖面結(jié)構(gòu)概要的示意圖。圖42是相嫂地示出圖39中所示的^ft單元的雜質(zhì)區(qū)域以及柵電極的布圖的示意圖。圖43是圖39中示出的^f諸單元陣列的電氣等效電路圖。圖44是示出本發(fā)明實施例6的a裝置的數(shù)據(jù)寫入時的動作的信號波形圖。圖45是示出本發(fā)明實施例6的^f渚裝置的數(shù)據(jù)讀出時的信號波形的圖。圖46A是示出實施例6的^f諸單元制造工序的P型雜質(zhì)注入工序的 示意圖，圖46B是示出向同一^j諸單元進(jìn)行N型雜質(zhì)注入的工序的示意圖。圖47A是示出實施例6的^f諸單元制造工序的P型雜質(zhì)注入工序的 示意圖，圖47B是示出向同一^f諸單元進(jìn)^亍N型雜質(zhì)注入的工序的示意圖。圖48A是示出了本發(fā)明實施例6的^l"單元制造工序的P型雜質(zhì)注 入工序，圖48B是示出向同一4^諸單元進(jìn)行N型雜質(zhì)注入的工序的剖面圖。圖49是積1^地示出本發(fā)明實施例6的變更例的^f諸單元的平面布圖 沖既要的示意圖。圖50是沿圖49中示出的L50-L50線的剖面結(jié)構(gòu)和l^的示意圖。 圖51是沿圖49中示出的L51-L51線的剖面結(jié)構(gòu)扭^的示意圖。 圖52是;fe^地示出本發(fā)明實施例6的變更例的^f諸單元陣列的電氣 等效電路的圖。圖53是概要地示出本發(fā)明實施例7的半導(dǎo)^[諸裝置的^f諸單元陣列的平面布圖的示意圖。圖54是沿圖53中示出的L54-L54線的剖面結(jié)構(gòu)fe^的示意圖。 圖55是沿圖53中示出的L55-L55線的剖面結(jié)構(gòu)和^的示意圖。 圖56是沿圖53中示出的L56-L56線的剖面結(jié)構(gòu)概要的示意圖。 圖57是示出本發(fā)明實施例7中的^f諸單元的背面布圖以及電荷(空穴)的流動的示意圖。圖58是概要地示出圖57中所示的^^諸單it^it過寫入存取晶體管進(jìn)行數(shù)據(jù)寫入時電荷(空穴)的流動路徑的示意圖。圖59是示出電荷向圖57中所示的^i者單元的源節(jié)點流動的示意圖。 圖60是示出電荷向圖57中所示的^f諸單元的襯底區(qū)域流動的示意圖。圖61是;fe^地示出本發(fā)明實施例8的半導(dǎo)#^#裝置的主要部射吉 構(gòu)的示意圖。圖62是示出圖61中所示的半導(dǎo)^f諸裝置的數(shù)據(jù)讀出時的動作的 信號波形圖。圖63是扭^^地示出本發(fā)明實施例8的半導(dǎo)^f諸裝置的發(fā)沐結(jié)構(gòu)的 示意圖。M實施方式圖1是示出作為本發(fā)明的勤出的TTRAM單元的剖面結(jié)構(gòu)概要的示意 圖。在圖1中，TTRAM單元形成在SOI襯底1上。該SOI襯底1包含硅襯底2、形成xf^5圭襯底2上的J:^絕緣月^:3、以及形成在SAi色緣層3上的硅層(有源層)4。珪層4包含N型雜質(zhì)區(qū)域IO、 12以及14、在N型雜質(zhì)區(qū)域10和 12之間形成的P型雜質(zhì)區(qū)域11、和在N型雜質(zhì)區(qū)域12和14之間形成的 P型雜質(zhì)區(qū)域13。通過該石圭層4形成一個TTRAM單元。所謂相鄰的^f諸單元實質(zhì)上是通過淺溝槽隔離(STI)結(jié)構(gòu)的滿溝槽 隔離區(qū)域15隔離的。在P型雜質(zhì)區(qū)域11上，依;iogr疊柵絕^l莫16和柵 電極17。 4冊電才及17與字線WL連接。同時，在P型雜質(zhì)區(qū)域13上依次 層疊柵絕纟勤莫18和柵電極19。柵電極19與充電線CL結(jié)合。通過雜質(zhì)區(qū)域10 - 12 、以及柵絕緣膜16和柵電極17構(gòu)成存取晶體 管AT。同樣，通過雜質(zhì)區(qū)域12-14、以及柵絕^l莫18和柵電極19構(gòu)成 4^f諸信息的電荷4諸存(^f諸)晶體管ST。該電荷儲存晶體管ST的體區(qū)域是由P型雜質(zhì)區(qū)域13形成的。該P 型雜質(zhì)區(qū)域13包含形成溝道的溝道形成區(qū)域13a以及4諸存電荷的電荷 儲存節(jié)點13b。該雜質(zhì)區(qū)域13,下部形^^7v絕緣層3，處于浮置狀 態(tài)。用于儲存該電荷的務(wù)賭晶體管(以下稱為務(wù)賭晶體管)ST是由SOI 晶體管構(gòu)成的，4吏用該浮置體(浮置狀態(tài)的體區(qū)域)來儲存電荷。圖2是圖1中所示的TTRAM單元的電氣等效電路圖。如圖2中所示，TTRAM單元中，存取晶體管AT和電荷儲存晶體管ST串聯(lián)連接在位線BL 和源極線SL之間。將該##晶體管ST的浮置體的電荷儲存節(jié)點13b用 作肩—諸信息的存儲節(jié)點SN。調(diào)整晶體管AT和ST之間的節(jié)點(預(yù)充電節(jié) 點)PN的電位，充電線CL和務(wù)賭節(jié)點SN以及充電節(jié)點PN之間有選擇 ;^i^行電斜馬合，從而儲存電荷。當(dāng)該電荷儲存晶體管ST ^fit節(jié)點SN (電荷儲存節(jié)點13b)處儲存 了空穴時，其閾值電壓降低。另一方面，^賭節(jié)點SN不〗渚存空穴時， 該電荷儲存晶體管ST的閾值電壓升高。利用該閾值電壓的高低而存儲數(shù) 據(jù)"0"和"1"。在讀出數(shù)據(jù)時，電^J人源^i^SL流向位線BL,沖&則流 向該^f立線的電流。圖3是示出圖1及圖2中所示的TTRAM單元的數(shù)據(jù)寫7v^讀出動作 的信號時序圖。下面，參照圖3依次說明圖1及圖2所示的TTRAM單元 的數(shù)據(jù)寫AA讀出動作。ith^卜， 一直向源才城SL供給電源電壓VDD。 (1)數(shù)據(jù)"0"的寫入動作(OW):位線BL，在預(yù)充電時和待機(jī)時，設(shè)定為接地電壓電平(GND)。在該 狀態(tài)下，字線WL從接地電壓GND上升到中間電壓(VDD/2)的高電平。 與此同時，將充電線CL從H電平(電源電壓VDD電平)P爭^J"接地電壓 GND電平。在該狀態(tài)下，存取晶體管AT導(dǎo)通，位線BL的接地電壓通過存取晶 體管AT傳送到預(yù)充電節(jié)點PN，預(yù)充電節(jié)點PN從電源電壓VDD降^JiJ接 地電壓電平(預(yù)充電節(jié)點PN在待機(jī)時是H電平)。jH^卜，利用充電線CL的電壓降，在存儲節(jié)點st處，通過柵極-體 區(qū)域間的電斜給而使務(wù)賭節(jié)點的電壓電平從H電平下降到L電平(假 定向務(wù)賭節(jié)點SN處寫入了數(shù)據(jù)"1"的狀態(tài))。由此，形點^賭節(jié)點SN 處未儲存空穴的狀態(tài)(務(wù)賭了數(shù)據(jù)"O，，)。接著，根據(jù)寫入數(shù)據(jù)將位線BL —直維持在L電平，充電線CL從L 電平上升到H電平。這時，字線WL是高電平(中間電壓電平)，位線BL 是L電平。存取晶體管AT是導(dǎo)通狀態(tài)，預(yù)充電節(jié)點PN維持在L電平。 因此，充電線CL的電壓上升，當(dāng)在務(wù)賭晶體管ST的體區(qū)域的溝道側(cè)形 成區(qū)域13a處形成溝道時，溝a到屏蔽層的作用。因此，電荷儲存節(jié) 點13b (務(wù)賭節(jié)點SN)的電壓即使稍樣iji升，亦維持在該稍樣Ui升的電壓電平。即，從源招哉SL注入的空穴，即使通過該電荷儲存晶體管中形 成的溝道^/v到預(yù)充電節(jié)點PN (雜質(zhì)區(qū)域12 ),存取晶體管AT也處于導(dǎo) 通狀態(tài)，在接地電壓電平的位線BL處放電。所以，維持務(wù)賭節(jié)點SN不 4諸存空穴的狀態(tài)，并^^諸^t據(jù)"0"。之后，字線WL降^^接地電壓電平，將存取晶體管AT設(shè)置在不導(dǎo) 通狀態(tài)。這時，充電線CL是H電平，通過由源極線SL流入的空穴，該 預(yù)充電節(jié)點PN的電壓電平上升到電源電壓VDD電平。 (2)數(shù)據(jù)"0"的讀出動作(OR):將位線BL設(shè)定為L電平。將字線WL驅(qū)動到高電平，存取晶體管AT 為導(dǎo)通狀態(tài)。在該狀態(tài)下，充電線CL維持在H電平。務(wù)賭晶體管ST的 閾值電壓，由于務(wù)賭節(jié)點SN處沒有儲存空穴，因而變?yōu)楦唠娖降臓顟B(tài)。 因此，從源極線SL通過該^f諸晶體管ST及存取晶體管AT流向位線BL 的電流量4艮少。存取晶體管AT變?yōu)閷?dǎo)通狀態(tài)，預(yù)充電節(jié)點PN的電壓電平，通過與 位線BL的結(jié)合而P爭低了若干(電壓降的量由存取晶體管AT的閾值電壓 和字線電壓決定，jtl^卜，通it^v源極線SL注入空穴而得到抑制)。讀出結(jié)束后，將字線WL驅(qū)動到接地電壓電平，將存取晶體管AT設(shè) 定為不導(dǎo)通狀態(tài)，從源極線SL向預(yù)充電節(jié)點PN流入空穴，其電壓電平 恢復(fù)到H電平。(3 )數(shù)據(jù)"0"的保持動作(OH):在該數(shù)才刷呆持動作時,位線BL從L電平向中間電壓電平的高電平驅(qū) 動。字線WL,在位線BL的電壓上升的同時，^皮驅(qū)動到中間電壓電平的 高電平，則字線WL和位線BL之間不產(chǎn)生電壓差。所以，存取晶體管AT 處于不導(dǎo)通狀態(tài)(因為字線WL的電壓與位線BL的電壓差在存取晶體管 AT的閾值電壓以下)。這時，預(yù)充電節(jié)點PN在位線BL的電壓電平以上。這時，如圖3中所示，充電線CL降^J，j L電平的情況下，預(yù)充電節(jié) 點PN和^i者節(jié)點SN的電壓電平通過柵^lM^而降低。但是，由于充電 線CL再次驅(qū)動到H電平，從而預(yù)充電節(jié)點PN和務(wù)賭節(jié)點SN的電壓電平 恢復(fù)到初始的電壓電平。該數(shù)據(jù)"0"的保持動作，即使在選擇行非選擇列的賴單元中，也 表示可靠地保持?jǐn)?shù)據(jù)"0"。非選擇位線根據(jù)字線電壓的變化而設(shè)定在中間電壓的高電平。(4) 數(shù)據(jù)"1"的寫入動作(1W):該數(shù)據(jù)寫入時，首先，位線BL預(yù)充電到接地電壓電平。接著，字線 WL被驅(qū)動到高電平，此外，并行的充電線CL被驅(qū)動到L電平。由此， 預(yù)充電節(jié)點PN的電壓電平，由于其向位線BL流出空穴，其電壓電平降L電平以下。jtb^卜，務(wù)賭節(jié)點SN (電荷儲存節(jié)點13b)的電壓電平， 通過與充電線之間的柵才W給而降低。沖妾著，將位線BL驅(qū)動到中間電壓電平的高電平。由此，字線WL和 位線BL的電位變得相等，存取晶體管AT變?yōu)椴粚?dǎo)通狀態(tài)。相應(yīng)地，預(yù) 充電節(jié)點PN (雜質(zhì)區(qū)域12)變?yōu)楦≈脿顟B(tài)。在該狀態(tài)下，充電線CL的 電壓電平上升。務(wù)賭節(jié)點SN的電壓電平，即電荷儲存晶體管ST的體區(qū) 域的電平是接地電壓電平，閾值電壓處于較高的狀態(tài)。因此，即使充電 線CL的電壓電平上升，在電荷儲存晶體管ST處幾乎不會形成溝道，不 存在針對電斜給的屏蔽層，不形成所謂的溝道塊。因此，隨著該充電線CL的電壓電平的上升，通過柵fe^^,務(wù)賭節(jié) 點SN電壓電平上升。即，從源極線SL向^f諸節(jié)點SN供給的空穴，不會 在位線BL放出，而是儲存4^^諸節(jié)點SN。由此，形^[諸了數(shù)據(jù)'T， 的狀態(tài)。這時，預(yù)充電節(jié)點PN處于浮置狀態(tài)，隨著充電線CL的電壓電 平的上升，與務(wù)賭節(jié)點SN的電壓電平的上升并行地，從L電平上升到H 電平。(5) 數(shù)據(jù)'T'的讀出動作(1R):在數(shù)據(jù)讀出時，將位線BL設(shè)定為L電平，字線WL設(shè)定為高電平。 由此，存取晶體管AT變?yōu)閷?dǎo)通狀態(tài)。充電線CL是H電平。在務(wù)賭節(jié)點 SN+者存了空穴，該務(wù)賭晶體管ST的閾值電壓處于較低的狀態(tài)。因此， 根據(jù)該充電線CL,在圖1所示的溝道形成區(qū)域13a中形成溝道，從源極 線SL通過存儲晶體管ST及存取晶體管AT向位線BL流入大量的電流。 流向該位線BL的電流量，由于字線WL的電壓電平為中間電壓電平，而 被抑制到比較小的值，防止流過大電流。通過檢測該電流，能夠讀出數(shù) 據(jù)T。(6) 數(shù)據(jù)"I"的##動作(1H):在該保持動作中，將位線BL從L電平上升到高電平。與此并行地，字線WL被驅(qū)動到高電平。在該狀態(tài)下，存取晶體管AT處于不導(dǎo)通狀態(tài)。 因此，從源極線SL到位線BL沒有電流流過，保持?jǐn)?shù)據(jù)"1"。此時，即 ^^電線CL被驅(qū)動到接地電壓電平，預(yù)充電節(jié)點PN及務(wù)賭節(jié)點SN，即 使該電壓電平因為電斜給而降低，通過充電線CL的電壓上升，由于再 次電斜給，亦恢復(fù)到原始的電平。因此，對于選擇行非選擇列的存儲單元，通過在字線驅(qū)動時將非選 擇位線BL維持在高電平，從而能夠可靠地##該^[諸數(shù)據(jù)。眾b^卜，在該TTRAM單元中，在浮置體區(qū)域中儲存電荷。該儲存電荷 因泄漏而消失所需要的時間非常長，幾乎可以認(rèn)為無刷新(refresh free )(與通常的DRAM單元比較)。但是，在進(jìn)行刷新動作時，讀出## 數(shù)據(jù)，并根據(jù)讀出的數(shù)據(jù)改變位線BL的電位，從而進(jìn)行存儲數(shù)據(jù)的再寫 入而擬亍刷新。從圖3所示的時序圖中可以看出，數(shù)據(jù)讀出時，防jb^皮壞TTRAM單 元的存儲數(shù)據(jù)，在所謂的DRAM單元中不需要再寫入期間(恢復(fù)時間)。 即，檢測動作結(jié)束之后即使直翻奪字線WL驅(qū)動到非選擇狀態(tài)，也不會破 壞存賭的數(shù)據(jù)。在本發(fā)明中，發(fā)揮該TTRAM單元的特性，在雙端口結(jié)構(gòu) 中，縮^/人各個端口的存取時間。實施例1圖4 ^:本發(fā)明實施例1的半導(dǎo)^f諸裝置(以下，稱為雙端口 RAM) 的蒼沐結(jié)構(gòu)扭無要的示意圖。在圖4中，雙端口 RAM包括##單元(圖中 未示出)呈矩P糾犬配置的存儲單元陣列21。對于該##單元陣列21,如 后文的詳細(xì)說明那樣，配置了可以從兩個端口 A和B進(jìn)行存取的雙端口 單元。該雙端口單元A^于TTRAM單元而構(gòu)成的。為了從端口 A和端口 B進(jìn)行存取，該雙端口 RAM還具有端口 A接口 電路22A和端口 B接口電路22B。此處，"端口"表示進(jìn)行數(shù)據(jù)存取的部 分。因此，在參照整個存儲器時，是指與數(shù)據(jù)總線結(jié)合的信號/數(shù)據(jù)的輸 出輸入部分。另一方面，在^f諸單元方面，當(dāng)^JD了端口這一用語時， 是指進(jìn)行數(shù)據(jù)的寫入/讀出的部分，即位線、存取晶體管以及字線。給接 口電路22A和22B分別 。來自外部的指令CMD和地址信號ADD以及數(shù) 據(jù)D,此外，接口電路22A和22B分別向外部輸出數(shù)據(jù)Q。該雙端口 RAM還包括按照從端口 A接口電路22A基于指令CMD生成的控制信號，對從端口 A的存取動作進(jìn)行必要控制的端口 A控制電路 23A、和按照從端口 B接口電路22B基于指令CMD生成的控制信號，對從 端口 B的存取動作進(jìn)行必要控制的端口 B控制電路23B。端口 A控制電路23A及端口 B控制電路23B控制從端口 A和端口 B 進(jìn)行存取所需要的動作。此外，從不同端口對同一個##單元進(jìn)行寫入 時，或者對同一個存儲單元進(jìn)行瀆出和寫入時，設(shè)置有調(diào)整存取的仲裁 電路。但是，在圖4中，并沒有示出這種存取仲裁電路。該存取仲裁電 路，只是將從端口 A和B存取時的地址進(jìn)行比較，當(dāng)?shù)刂芬恢聲r，當(dāng)存 取包含寫入時，按照規(guī)定的規(guī)則進(jìn)行仲裁。例如，允許從先提出存取請 求的端口進(jìn)行存取，等該允許存取的端口所進(jìn)行的存取結(jié)束之后，再允 許其他的端口進(jìn)行存取。雙端口RAM還包括在端口 A控制電路23A的控制下，將##單元 陣列21的##單^^亍驅(qū)動到選擇狀態(tài)的端口 A行選擇驅(qū)動電路24A、以 #端口 B控制電路23B的控制下，將^f諸單元P車列21的選^r行驅(qū)動到 選^f狀態(tài)的端口 B行選擇驅(qū)動電路24B。該端口 A行選擇驅(qū)動電路24A 包含地址解碼電路和字線驅(qū)動電路。字線驅(qū)動電路包括按照與存儲單元41--對應(yīng)的地址解>^言號驅(qū)動到對應(yīng)的行選擇狀態(tài)的字線驅(qū)動器。端口 B行選擇驅(qū)動電路24B同樣也包括對行地址信號進(jìn)行解碼的解碼 電路、以及按照該解碼地址信號將^f諸單元陣列21的選擇行驅(qū)動到選擇 狀態(tài)的字線驅(qū)動電路。在該字線驅(qū)動電路中，設(shè)有與##單元陣列21的 ^f諸單^f于一-"^應(yīng)i殳置的字線驅(qū)動器。該雙端口RAM還包括在端口 A控制電路23A的控制下，選擇^f諸 單元陣列21的列的端口 A列選擇電路25A、以及在端口 A控制電路23A 的控制下，向該端口 A列選擇電路25A所選擇的^[諸單元列讀出/寫入數(shù) 據(jù)的端口 A讀出/寫入電路26A。端口 A列選擇電路25A包括:將列地址信號解碼的列地址解碼電路、 以及按照來自該列地址解碼電路的列選擇信號選擇^f諸單元陣列21中 的對應(yīng)列的列選擇柵極。端口 A讀出/寫入電路26A包4射賣出放大電路及 寫入驅(qū)動電路，從端口A存取時，檢測來自選###單元的電流(數(shù)據(jù) 的讀出)以及向選擇^f諸單元寫入數(shù)據(jù)(設(shè)定位線電壓)。端口 B也一樣，設(shè)有端口 B列選擇電if各25B和端口 B讀出/寫入電3各26b。該電路25b和26b,規(guī)定了在端口 B控制電路23b的控制下的動作 時序。該端口 B列選擇電路25B及端口 B讀出/寫入電路26b，與端口 A 列選擇電路25A及端口 A讀出/寫入電路26A具有同樣的結(jié)構(gòu)。作為該讀 出/寫入電路26A及26B的構(gòu)成要素，例如可以使用例如文獻(xiàn)3中所示的 結(jié)構(gòu)。jtb^卜，存儲單元陣列21中，分別相對于對^f立線對設(shè)置有交3U吉 合型的讀出放大器(參照非專利文獻(xiàn)4)。jtb^卜，在圖4中，端口 A和端口 B的行與列選擇電路相對于^f諸單 元陣列21對置配置。但是，對于該端口A和端口B,行選擇驅(qū)動電路配 置在##單元陣列21的同側(cè)，而且端口 A和端口 B的列選擇電路也可以 配置在^f諸單元陣列21的同側(cè)。此外，在圖4中，并沒有示出驅(qū)動充電 線CL的電路。當(dāng)從端口 A或端口 B進(jìn)行存取時，該充電線驅(qū)動電路，將 對應(yīng)于進(jìn)行了地址指定的行的充電線單觸發(fā)(oneshot)驅(qū)動為選擇狀態(tài) (L電平)。圖5是示出圖4中所示的存儲單元陣列21結(jié)構(gòu)的示意圖。在圖5 中，示出了 2行2列配置的^f諸單元MC11、 MC12、 MC21以及MC22作為 代表。相對于沿行方向排列配置的存儲單元MCll和MC12,設(shè)置有端口 A 字線WL1A和端口 B字線WL1B以及充電線CL1。此外，相對于沿行方向 排列配置的^f諸單元MC21和MC22,設(shè)置有端口 B字線WL2B和端口 A字 線WL2A以;^充電線CL2。相對于沿列方向排列配置的存儲單元MCll和MC21,設(shè)置有端口 A 位線BL1A和端口 B位線BL1B。相對于沿列方向排列配置的存^f諸單元MCl 2 和MC22,設(shè)置有端口 B位線BL2B和端口 A位線BL2A。對應(yīng)于各個^f諸 單元列設(shè)置有源極線SL1和SL2。該源極線SL1和SL2共同地與電源節(jié) 點結(jié)合，保持供給電源電壓。與該源^L^SL1和SL2結(jié)合的共同源才雄， 在圖5中未示出。^i者單元MC11、 MC12、 MC21、 MC22，由于具有相同的結(jié)構(gòu)，故在圖 5中，^j諸單元MC12中，對其構(gòu)成要素添加了參考附圖標(biāo)記。#^諸單 元MC12包括端口A存取晶體管ATA、端口B存取晶體管ATB、以及該 存取晶體管ATA和ATB共用的雙漏極存儲晶體管DDST。端口A存取晶體管ATA,在選擇端口 A字線WL1A時導(dǎo)通，將預(yù)充電 節(jié)點PNA結(jié)合到端口 A位線BL2A。端口 B存取晶體管ATB,在選擇端口B字線WL1B時導(dǎo)通，將預(yù)充電節(jié)點PNB連接到位線BL2B。雙漏極務(wù)賭晶體管DDST具有兩個漏極節(jié)點DNA和DNB,它們分別與 預(yù)充電節(jié)點PNA和PNB結(jié)合。該雙漏極務(wù)賭晶體管DDST按照充電線CL1 的電壓電平變化，在體區(qū)域中務(wù)賭電荷(空穴)。雙漏極務(wù)賭晶體管DDST 的源極連接到源極線SL2，并始終被;^o電源電壓。^f諸單元MC(MC11、 MC12、 MC21、 MC22的總稱)在行方向和列方向， 呈鏡面對稱配置。^^f渚單元中，存取晶體管ATA和ATB以及雙漏極存 儲晶體管DDST由SOI晶體管構(gòu)成。因此，參考之前的圖2和3說明其動 作，從一個端口存取時，執(zhí)行與單端口 TTRAM單it^目同的存取動作(參 考文獻(xiàn)3和4)。從兩個端口同時進(jìn)行存取發(fā)生竟?fàn)帟r，如前面所說明的 那樣，通過圖中未示出的存取仲裁電路進(jìn)行仲裁，從l個端口進(jìn)行存取。圖6A是示出圖5所示的雙漏極務(wù)賭晶體管DDST的平面布圖概要的 示意圖。雙漏極晶體管DDST是由雙漏極SOI晶體管構(gòu)成的。該雙漏極 SOI晶體管(雙漏極存儲晶體管)DDST具有相對于柵電極32對置設(shè)置 的N型雜質(zhì)區(qū)域30a和30b、以絲該柵電極32的短邊側(cè)配置的N型雜 質(zhì)區(qū)域31。該N型雜質(zhì)區(qū)域30a、 30b和31相對于柵電極32自匹酉ei也 形成。在該柵電極32的下部形成P型體區(qū)域33。將該體區(qū)域33設(shè)置為 連結(jié)N型雜質(zhì)區(qū)域30a、 30b和31。圖6B是該圖6A中所示的雙漏極SOI晶體管的電氣等效電路圖。在 圖6B中，雙漏極SOI晶體管(雙漏極^f諸晶體管DDST)具有柵電極G、 源節(jié)點S以及兩個漏極節(jié)點DN1和DN2。柵電極G對應(yīng)于圖6A中所示的柵電極32,源極節(jié)點S對應(yīng)于圖6A 中所示的N型雜質(zhì)區(qū)域31。漏極節(jié)點DNA和DNB,例如對應(yīng)于圖6A中所 示的雜質(zhì)區(qū)域30a和30b。該漏才及節(jié)點DNA和DNB與雜質(zhì)區(qū)域30a和30b 的對應(yīng)關(guān)系也可以相反。在該柵電極的下部形成有體區(qū)域33，并形成電荷儲存節(jié)點。如該圖 6A中所示，雙漏極務(wù)賭晶體管DDST的漏極節(jié)點30A和30B,相對于柵電 極33對置配置。因此，該N型雜質(zhì)區(qū)域31連接到源才雄SL(SL1， SL2 )。 雜質(zhì)區(qū)域30A和30B通過圖5的預(yù)充電節(jié)點PNA和PNB分別結(jié)^^到對應(yīng) 的存取晶體管ATA和ATB。因此，可以將從該雙漏極務(wù)賭晶體管DDST的 源節(jié)點(雜質(zhì)區(qū)域31)到存取晶體管ATA和ATB的一個導(dǎo)通節(jié)點(連接到預(yù)充電節(jié)點處的節(jié)點)的長度設(shè)為彼此相等，從而可以使布線電阻/電容彼眾M目等。由此，在端口 A和B存取時能夠正確地進(jìn)行數(shù)據(jù)的寫入/ 讀出。圖7是示出沿圖6A中所示的線L7-L7的剖面結(jié)構(gòu)相嫂的示意圖。在 圖7中，在埋入絕^l莫34上形成N型雜質(zhì)區(qū)域31和P型體區(qū)域33。與 該N型雜質(zhì)區(qū)域31相鄰地設(shè)置有元件隔離層35,此外，與體區(qū)域33相 鄰地設(shè)置有元件隔離層35。該元件隔離區(qū)域35例如具有淺溝槽隔離的 結(jié)構(gòu)，將相鄰的單元完全隔離(利用滿溝槽隔離結(jié)構(gòu))。在該體區(qū)域33上隔著圖中未示出的柵絕纟刻莫形^柵電極32。如 果該柵電極32維持在H電平，則根據(jù)在該體區(qū)域33的電荷儲存區(qū)域(圖 中未示出)上是否儲存了空穴，而有選擇i4^體區(qū)域33的表面(溝道形 成區(qū)域)上形成溝道。圖8是示出沿圖6A中所示的線L8-L8的剖面結(jié)構(gòu)概要的示意圖。在 圖8所示的結(jié)構(gòu)中，在體區(qū)域33的兩側(cè)設(shè)置有N型雜質(zhì)區(qū)域30a和30b。 在這些N型雜質(zhì)區(qū)域30a和30b的外倆'Ji殳置有元件隔離區(qū)域35。在體區(qū) 域33上，通過圖中未示出的柵絕緣膜形i^柵電極32。因此，在該柵 電極32 Ji^。柵電壓，在該體區(qū)域33的表面形成有溝道的情況下，N 型雜質(zhì)區(qū)域30a和30b電結(jié)合，iiJiJ相同的電位。此外，該雜質(zhì)區(qū)域30a 和30b，在纟射幾時，通過來自源極線SL的電流而維持在電源電壓電平。如從圖6A到圖8中所示，雙漏極##晶體管DDST與TTRAM單元的 務(wù)賭晶體管同樣，是由SOI晶體管構(gòu)成的。因此，在體區(qū)域33中儲存電 荷(空穴)，并根據(jù)##數(shù)據(jù)，設(shè)定雙漏極務(wù)賭晶體管的閾值電壓，從而 能夠進(jìn)行數(shù)據(jù)的^f諸。圖9是示出從端口 A和端口 B對1個##單元進(jìn)行存取時的動作的 信號波形圖。讀出數(shù)據(jù)時，位線BL維持在接地電壓電平。在該狀態(tài)下， 端口 A字線WLA被驅(qū)動到選擇狀態(tài)。相應(yīng)地，預(yù)充電節(jié)點PN的電壓電平 P爭低。務(wù)賭節(jié)點SN的電壓電平對應(yīng)于存儲數(shù)據(jù)，處于H電平或L電平， 沒有變化。流過位線BL的電流，在圖4所示的讀出/寫入電路被瀆出。這時， 讀出放大器激活信號SENA ^j敫活，內(nèi)部讀出數(shù)據(jù)Dout作為內(nèi)部數(shù)據(jù)QA 處于確定狀態(tài)，則能夠?qū)⒆志€WLA驅(qū)動到非選擇狀態(tài)。即，在^f諸單元中，由于不4吏用電容，故不需要將從電容流出的電荷再次寫入到電容中的恢復(fù)動作。因此，在數(shù)據(jù)讀出之后，能夠立即將字線WLA驅(qū)動到非選 擇狀態(tài)。此外，預(yù)充電節(jié)點PNA也恢復(fù)到初始的電壓電平。該預(yù)充電節(jié)點PNA 和PNB的電壓電平，在^t據(jù)讀出時，由于連接到接地電壓電平的位線BL， 能夠在時刻tb將端口 B字線WLB驅(qū)動到選擇狀態(tài)。由此，對于同一^f諸 單元，當(dāng)從端口 A和端口 B并行進(jìn)行存取時，也可以如文獻(xiàn)1或2中所 示那樣，即使進(jìn)行存取仲裁，也能夠縮短將端口 B維持^"取#^|犬態(tài) 的時間，能夠?qū)崿F(xiàn)高速存取。此外，即l吏在交織(interleave )狀態(tài)下/人端口 A和端口 B4侖力t4 取的情況下，也能夠縮短從各個端口進(jìn)行存取的時間，實現(xiàn)可高速存取 的^f諸系統(tǒng)。圖10是示出圖5中所示的WLA驅(qū)動器、WLB驅(qū)動器以及CL驅(qū)動器 的一例結(jié)構(gòu)的示意圖。在圖10中，示出了分別相對于端口 A字線WLA和 端口 B字線WLB設(shè)置的字線驅(qū)動器WDA和WDB以及相對于充電線CL設(shè)置 的CL驅(qū)動器CLD作為代表。WLA驅(qū)動器WDA具有將端口 A行地址信號XA解碼的AND型解碼器 Gl、以及根據(jù)該AND型解碼器Gl的輸出信號和端口 A字線激活時序信號 RXA,將對應(yīng)的字線WLA驅(qū)動到中間電壓電平的基準(zhǔn)電壓Vref電平的AND 型驅(qū)動器G2。WLA驅(qū)動器WDB具有:接收端口 B行地址信號XB的AND型解碼器G3、 以及按照AND型解碼器G3的輸出信號和端口 B字線激活時序信號RXB，CLA驅(qū)動器CLD具有接收該AND型解碼器Gl和G3的輸出信號的 OR型解碼器0G1、以及接收該OR型解碼器0G1和充電線驅(qū)動時序信號 CLX的NAND型驅(qū)動器NGl。當(dāng)對應(yīng)的地址信號XA和XB分別指定了對應(yīng)的字線WLA和WLB時， AND型解碼器Gl和G3分別輸出H電平的信號。字線激活時序信號RXA 和RXB,在行選擇動作時^fo敫活，在其激活狀態(tài)時是H電平。因此，選 擇行的字線WLA和WLB ^皮驅(qū)動到中間電壓Vref電平。字線WLA和WLB在 非選擇時是接地電壓電平。在CL驅(qū)動器CLD中，OR型解碼器OGl在字線WLA和WLB中的任一 個^i4擇時，輸出H電平的信號。充電線驅(qū)動時序信號CLX,在充電線 電壓電平變化時，被驅(qū)動到H電平。因此，當(dāng)0R型解碼器0G1的輸出信 號是H電平，而且充電線驅(qū)動激活時序信號CLX被驅(qū)動到H電平時，選 擇行的充電線CL ^皮驅(qū)動到L電平。對于非選^r行，OR型解碼器OGl的 輸出信號是L電平，充電線CL維持在H電平(電源電壓VDD電平)。圖10中示出的驅(qū)動器WDA、 WDB和CLD的結(jié)構(gòu)僅僅是一個例子，也 可以采用如下結(jié)構(gòu)^^應(yīng)于地址指定的行的字線被驅(qū)動到選擇狀態(tài)(中 間電壓電平)，并JLA人端口 A和B存取時，當(dāng)選"^對應(yīng)的4亍時，充電線 CL被驅(qū)動到選擇狀態(tài)。圖11是示出圖5中所示的^f諸單元陣列的平面布圖積無要的示意圖。 在圖ll中，沿著X方向連續(xù)的第2金屬布線40a、 40b、 40c和40d分別 對應(yīng)于字線WL1A、 WL1B、 WL2B和WL2A配置。沿這些第2金屬布線40a -40d排列，并沿X方向配置多晶珪柵電才及層45a、 45b、 45c和45d。該 第2金屬布線40a - 40d和對應(yīng)的多晶珪柵極布線45a -45d，在圖中未 示出的區(qū)域電接觸。從而，實現(xiàn)所謂的字線分流(shunt)結(jié)構(gòu)。此外， 柵極布線分別構(gòu)成存取晶體管的柵電極?！穞^卜，構(gòu)成充電線CL1和CL2的笫2 ^r屬布線41a和41b,在第2 金屬布線40a和40b之間以及第2金屬布線40c和40d之間沿行方向連 續(xù)地涎伸配置。該第2金屬布線41a和41b分別對應(yīng)于充電線CLl和CL2。沿著Y方向設(shè)置有笫1金屬布線42a和42b。該笫1金屬布線層42a 和42b,是在第2金屬布線下層的布線層形成的布線，分別構(gòu)成源^lM SL。在該第1金屬布線42a和42b之間，以預(yù)定的間隔設(shè)置第1金屬布 線43a、43b、43c和43d。這些第1金屬布線43a - 43d分別構(gòu)成位線BL1A、 BL1B、 BL2B和BL2A。有源區(qū)域37a沿著Y方向連續(xù)延伸地配置在該第1金屬布線43a和 43b之間。同樣，有源區(qū)域37b沿著Y方向連續(xù)地配置在第1金屬布線 43c和43d之間。有源區(qū)域37a，通過位線接觸CTa與構(gòu)成位線BL1A的第1金屬布線 層43a電連接。^f諸單元的存取晶體管的雜質(zhì)區(qū)域/人有源區(qū)域37a中突 出地形成在位線接觸CTa的下部區(qū)域。此處，有源區(qū)域37a具有在分別構(gòu)成充電線CL1和CL2的第2金 屬布線41a和41b的下部，沿著X方向連續(xù)延伸到第1金屬布線42a下 部的突出部分39a和39b。該突出部分39a和39b分別構(gòu)成雜質(zhì)區(qū)域， 通過源極線接觸CCTa和CCTb電連接到第1金屬布線42a。分別對應(yīng)于構(gòu)成充電線CL1和CL2的第2金屬布線41a和41b，沿 著X方向延伸形成多晶珪柵極布線44a和44b。該柵極布線44a和44b, 從第1金屬布線42a和43a之間的區(qū)域》^伸到第1金屬布線43d和42b 之間的區(qū);或。多晶硅柵極布線44a和44b,在第1金屬布線43b和43c之間的區(qū) 域，通iiit孔VTa和VTb,與形^上部的第2金屬布線41a和41b電 連接。在該通孔VTa和VTb的形成區(qū)域中，形成多晶硅布線44a和44b 和對應(yīng)的第2金屬布線41a和41b之間的中間的第1金屬布線。^f諸單元MC11,通過位線接觸CTa、 CTc以及源才城接觸CCTa和通 孔VTa,規(guī)定X方向和Y方向的邊界區(qū)域。在有源區(qū)域37b中，構(gòu)成該突出部分的雜質(zhì)區(qū)域，通過位線接觸CTe 和CTf電連接在第2金屬布線43d。此外，有源區(qū)域37b在對應(yīng)于第2 金屬布線41a和41b的區(qū)域中，具有在X方向延伸的突出部分，并通過 源招哉接觸CCTc和CCTd電連接在構(gòu)成源極線SL的第2金屬布線42b。圖11所示的4^HI單元的平面布圖，沿著X方向重復(fù)配置，沿著 Y方向同樣重復(fù)配置。因此，位線接觸在兩個^^諸單it^^別共有，而 且，源招戟接觸^it過在X方向上相鄰的存4者單元而被共有。如圖11中所示，通it^一個^f諸單元區(qū)域內(nèi)橫T字形地配置有源區(qū) 域，從而能夠相對于端口 A和端口 B存取晶體管對稱地設(shè)置雙漏極， 晶體管。此外，有源區(qū)域37a和37b，在*^[諸單元區(qū)域內(nèi)無需隔離， 在Y方向連續(xù)地呈直線延伸配置，從而其布圖變得很容易。jtb^卜，該^f諸單元的平面布圖呈對稱形狀，各部^^也都是直線地沿 著X方向和Y方向延伸，平面布圖的圖形m^易續(xù)嘴J。如上所述，按照本發(fā)明的實施例l，以TTRAM單元為J^5出形成了雙 端口RM單元。因此，由于##單元是由無電^[諸單元構(gòu)成的，故能夠 4艮容易地隨著工藝的微細(xì)化而進(jìn)行^f諸單元的按比例縮小。此外，對存 儲單元的讀出是非破壞讀出，#^1^數(shù)據(jù)恢復(fù)結(jié)束為止這一對存取端口的存取制約能夠得到大幅度纟雄。由此，能夠?qū)崿F(xiàn)高速動作的大容量雙端口 r服實施例2圖12是示出本發(fā)明實施例2的半導(dǎo)^f諸裝置的^f諸單元陣列的平 面布圖相克要的示意圖。在圖12中，示出了 2行3列配置的^ft單元作為 錄。在圖12中，矩形形狀的有源區(qū)域50a、 50b和50c,沿著X方向隔 開間隔地4非列配置。jH^卜，有源區(qū)域50d和50e，沿著X方向排列并且 隔開間隔地配置。有源區(qū)域50a-50c與有源區(qū)域50d和50e，在X方向 上4昔開1/2列配置。對應(yīng)于該^j諸單元的行，第2金屬布線51a和51b配置在Y方向上 的兩端。該第2金屬布線51a和51b分別構(gòu)成源^i^ SL1和SL2。該源 極線SL1和SL2，在圖中未示出的區(qū)域結(jié)合到共同的全局源極線，并被 ^i口電源電壓。第2金屬布線51a通過源通孔/接觸SCTa和SCTb電連接 到對應(yīng)的有源區(qū)域50a - 50c。源通孔/接觸SCTa和SCTb交替配置。同 樣，第2金屬布線51b, ^if過源通孑L/接觸SCTa和SCTb電連接到對應(yīng) 的有源區(qū)域50d和50e。在該行方向上，與第2金屬布線51a相鄰并沿X方向延伸地設(shè)置有 構(gòu)成充電線CL1的第2金屬布線52a。同樣，構(gòu)成充電線CL2的第2金 屬布線52b,與第2金屬布線51b相鄰地沿X方向延伸配置。構(gòu)成這些充電線的第2金屬布線52a和52b,分別電連接在形成于 下層的多晶硅柵極布線54a和54b的圖中未示出的部分。多晶珪柵極布 線54a,具有在對應(yīng)的有源區(qū)域的X方向的中央部分設(shè)置的腳部55b，多 晶硅柵極布線54b也具有^于應(yīng)的有源區(qū)域50d和50e的X方向的中央 部^i殳置的腳部55a和55c。該腳部55a、 55b和55c根據(jù)沿Y方向的有 源區(qū)域配置上的偏移，在X方向上交替配置。在第2金屬布線52a和52b之間，第2金屬布線53a和53b在X方 向連續(xù)地J^伸配置。該第2金屬布線53a和53b,分別構(gòu)成字線WL1A和 WL1B的部分。笫2金屬布線53a,在Y方向上的有源區(qū)域之間的區(qū)域， 通過字線通孔/接觸WCTa和WCTb電結(jié)合在多晶石圭柵極布線部分58上。該多晶硅柵極布線部分58連結(jié)在沿Y方向上延伸的柵極布線部分57b和配置成沿X方向橫切對應(yīng)的有源區(qū)域的柵極布線部分57a。通過該 柵極布線部分57a、 57b和58，形成端口 A存取晶體管的柵電極。通過字線通孔/接觸WCTa,構(gòu)成字線WL1A的第2金屬布線53a還電 連接到絲源區(qū)域50d內(nèi)延伸的柵極布線部分57c和57d。柵極布線部 分57c,在Y方向沿著有源區(qū)域的-""^分延伸，此外，柵極布線部分57d 與柵極布線部分57c連結(jié)，沿著X方向配置威j黃切該有源區(qū)域50d。該 柵極布線部分57c和57d,構(gòu)成在有源區(qū)域50d中形成的端口 A存取晶 體管的柵電極。構(gòu)成字線WL1B的第2金屬布線53b，同樣通過字線通孔/接觸WCTb 與形成在下層的柵多晶硅布線部分結(jié)合。在字線通孔/接觸WCTb處結(jié)合 的柵才及布線部分，與4冊才及布線部分57a - 57d以及58，關(guān)于X方向配置 成鏡面對稱的形狀。與充電線結(jié)合的腳部55a-55c,在分別對應(yīng)的有源 區(qū)域內(nèi)配置在柵電極部分之間。因此，在一個有源區(qū)域中，在配置成鏡 面對稱的L字型的柵電極之間，配置有務(wù)賭晶體管的柵電極的一部分(腳 部)。通過該字線的交叉配置，無需使布線布圖交叉，即可實現(xiàn)并行^4 樹目鄰行的##單元的存取晶體管的結(jié)構(gòu)。沿著Y方向連續(xù)延伸的笫l金屬布線60a-60h,在X方向隔開間隔 地配置。這些笫l金屬布線60a-60h,分別構(gòu)成字線BL2A、 BL1A、 BL3B、 BL2B、 BL4A、 BL3A、 BL5B和BL4B。因此，在圖12所示的位線配置中， 對于一個端口 ，以兩個位線為牟f立，交替地配置端口 A用的位線和端口 B用的位線。構(gòu)成位線BL1A的第1金屬布線60b,通過位線通孔/接觸BCTA1與 有源區(qū)域50a電連接。構(gòu)成位線BL2A的第l金屬布線60a,通過位線通 孑L/接觸BCTA2與有源區(qū)域50d電連接。構(gòu)成位線BL5B的第1金屬布線 60g，通過位線通孔/接觸BCTB1與有源區(qū)域50c結(jié)合。構(gòu)成位線BL4B的 第1金屬布線60h,通過位線通孔/接觸BCTB2與有源區(qū)域50e電結(jié)合。因此，在一個有源區(qū)域中，端口 A用的位線通孔/接觸BCTA和端口 B用的位線通孔/接觸BCTB，配置在關(guān)于X方向的中央部分的務(wù)賭晶體管 的腳部55對稱的位置。在有源區(qū)域50b、 50d和50e,也分別設(shè)置了與位線連接的位線通孔 /接觸，在圖12中，為了避免附圖的復(fù)雜化，未示出對應(yīng)于位線BL3B、BL2B、 BL4A和BL3A的位線通孔/接觸的附圖標(biāo)記。該圖12中示出的^f諸單元布線布圖中，也與實施例1 一樣， 一個存 儲單元MC由一個^^晶體管和2個存取晶體管構(gòu)成。當(dāng)選擇一個字線時， 端口 A或端口 B的兩個存取晶體管并行導(dǎo)通，通過成對的位線并行iM 4亍lt據(jù)的讀出/寫入。在該圖12所示的##單元的布圖中，矩形形狀的有源區(qū)域50 ( 50a -50e),隔開間隔地配置在行和列方向。這些有源區(qū)域形^iE/v絕緣 膜上，后文將進(jìn)行詳細(xì)的說明。因此，構(gòu)成^f諸單元MC的存儲晶體管和 存取晶體管都是SOI結(jié)構(gòu)的晶體管。圖13是示出沿圖12中所示的L13-L13線的剖面結(jié)構(gòu);f既要的示意圖。 在圖13中，有源區(qū)域50E形^S^色緣膜70上。該^7v絕纟勤莫70形 ^^圭襯底65上。在有源區(qū)域中，隔開間隔地形成N型雜質(zhì)區(qū)域71a-71d,在這些N 型雜質(zhì)區(qū)域之間，設(shè)置有P型雜質(zhì)區(qū)域72a、 72b和72c。這些P型雜質(zhì) 區(qū)域72a - 72c分別起體區(qū)域的作用。在P型雜質(zhì)區(qū)域72a、 72b和72c上分別通過圖中未示出的柵絕^l莫 形成柵極布線73a、 73b和73c。中央的柵極布線73b是與充電線CL2結(jié) 合的柵電極，構(gòu)成存儲晶體管的柵電極。柵極布線73a和73b分別構(gòu)成 端口 A存取晶體管和端口 B存取晶體管的柵電極。N型雜質(zhì)區(qū)域71a,通過位線通孔/接觸BCTA,與第1金屬布線75a 電連接。該位線通孔/接觸BCTA具有將中間的笫1金屬布線75a和N型 雜質(zhì)區(qū)域71a電連接的接觸74a。第1金屬布線60e,對應(yīng)于圖12中所 示的第1金屬布線60e,并構(gòu)成位線BWA。N型雜質(zhì)區(qū)域71d,通過位線通孔/接觸BCTB與第1金屬布線60h 結(jié)合。位線通孔/接觸BCTB包括將中間層的第1金屬布線層75b和N型 雜質(zhì)區(qū)域71d電連接的接觸74b。該笫1金屬布線60h對應(yīng)于圖12所示 的構(gòu)成位線BL4B的第1金屬布線60h。N型雜質(zhì)區(qū)域71b和71c分別是預(yù)充電節(jié)點。因此，在有源區(qū)域中， 形成一個務(wù)賭晶體管和兩個存取晶體管。該有源區(qū)域，通過在兩側(cè)設(shè)置 的元件隔離區(qū)域78a和78b與其它的有源區(qū)域隔離。該元件隔離區(qū)域78a 和78b,例如是淺溝槽隔離結(jié)構(gòu)，具有到iiiE^色^^莫70的深度。由此，實現(xiàn)全溝槽隔離。在N型雜質(zhì)區(qū)域71b和71c的上層設(shè)置有第1金屬布線60f和60g。 這些第1金屬布線60f和60g分別構(gòu)成位線BL3A和Bl^B,在圖中未示 出的區(qū)域中與下層的N型雜質(zhì)區(qū)域71b和71c電連接。在最上層，設(shè)置 第2金屬布線53b。該第2金屬布線53b構(gòu)成字線WLlB。圖14是示出沿圖12中所示的L14-L14線的剖面結(jié)構(gòu)概要的示意圖。 在圖14所示出的結(jié)構(gòu)中，在SAI色纟^莫70上形成N型雜質(zhì)區(qū)域79和P 型雜質(zhì)區(qū)域72a。在P型雜質(zhì)區(qū)域72a上和元件隔離區(qū)域78d的一部分 區(qū)域上，設(shè)置有柵極布線73b。N型雜質(zhì)區(qū)域79是兩個存取晶體管共用的源節(jié)點，通過圖12所示 的源4妄觸SCTa和SCTb與源才及線SL (SL2 )電連接。在該N型雜質(zhì)區(qū)域79的外部形成元件隔離區(qū)域78c。該元件隔離區(qū) 域78c和78d,還具有淺溝槽隔離結(jié)構(gòu)，具有到ii^7v絕^l莫70的深度。 以包圍有源區(qū)域50 ( 50e)的方式連續(xù)延伸地形成圖13和圖14所示的 元件隔離區(qū)域78a-78d。在圖13所示的剖面結(jié)構(gòu)中，N型雜質(zhì)區(qū)域71b和71c構(gòu)^儲晶體 管的漏區(qū)域。因此，在該實施例2中，也可以使用雙漏極SOI晶體管作 為^f諸晶體管。jH^卜，各端口的存取晶體管的柵電極形成L字形，能夠擴(kuò)大該溝道 區(qū)域，并且導(dǎo)通時能夠驅(qū)動比較大的電流。同樣，在存儲晶體管中，其 體區(qū)域是T字形，能夠獲得較大的電荷儲存區(qū)域，并能夠根據(jù)^f渚數(shù)據(jù) 可靠地大幅度地改變體區(qū)域的電位。圖15是示出充電線驅(qū)動器CLD的結(jié)構(gòu)的示意圖。在圖15中，CL驅(qū) 動器CLD，當(dāng)選^^對應(yīng)的行時，由于選擇2位的^f諸單元，故并行J^區(qū) 動這些配置成2行的充電線CL1和CL2。該CL驅(qū)動器CLD的內(nèi)部結(jié)構(gòu)與 圖10中所示的結(jié)構(gòu)一樣，按照端口 A行地址和端口 B行地址，選擇對應(yīng) 的行時，將兩個充電線CL1和CL2驅(qū)動到選^^犬態(tài)。在圖15所示的結(jié)構(gòu)中，CL驅(qū)動器CLD的輸出被分路并驅(qū)動充電線 CL1和CL2。然而，也可以采用如下結(jié)構(gòu)充電線CL1和CL2上分別設(shè)有 CL驅(qū)動器，分別按照同樣的地址信號(或者地址解碼信號)將對應(yīng)的充電線驅(qū)動到選^r狀態(tài)。圖16是圖12所示配置的存儲單元的電氣等效電路圖。在圖16中， 示出了配置擬目鄰的三個有源區(qū)域上的^fit單元MCa 、 MCb和MCc作為代表。
^H諸單元MCa具有雙漏極^f諸晶體管DDSTa、端口 A存取晶體管 ATAa、以及端口 B存取晶體管ATBa。存取晶體管ATAa和ATBa的柵極分 別與端口 A字線WLA和端口 B字線WLB結(jié)合。存取晶體管ATAa在導(dǎo)通時， 將雙漏極務(wù)賭晶體管DDSTa的第1預(yù)充電節(jié)點(第1漏電極)PN1與位 線BLA1結(jié)合。存取晶體管ATBa在導(dǎo)通時，將雙漏存儲晶體管DDSTa的 第2預(yù)充電節(jié)點(第2漏電極)PN2與位線BLB1結(jié)合。雙漏極存儲晶體 管DDSTa的柵極電連接到充電線CL1,其源電極與源極線SL結(jié)合。
^f諸單元MCb同樣也具有雙漏極存儲晶體管DDSTb、以及端口 A存 取晶體管ATAb和端口 B存取晶體管ATBb。存取晶體管ATAb和ATBb的 柵極分別與字線WLA和WLB結(jié)合。雙漏極存儲晶體管DDSTb的柵極與充 電線CL2結(jié)合，其源節(jié)點與源極線SL結(jié)合。端口 A存取晶體管ATAb導(dǎo) 通時，將該存儲晶體管DDSTb的第2預(yù)充電節(jié)點(第2漏電極)與位線 BLA2結(jié)合。存取晶體管ATBb導(dǎo)通時，將該存儲晶體管DDSTb的笫1預(yù) 充電節(jié)點(第1漏電極)PN1與位線BLB2結(jié)合。
^f諸單元MCc包含雙漏極存儲晶體管DDSTc、端口A存取晶體管 ATAc、以及端口 B存取晶體管ATBc。務(wù)賭晶體管DDSTc的柵極與充電線 CL2結(jié)合，其源極與源極線SL結(jié)合。端口 A存取晶體管ATAc,在導(dǎo)通時， 將存儲晶體管DDSTc的第2預(yù)充電節(jié)點PN2與位線BLA3結(jié)合。端口 B存 取晶體管ATBc，在導(dǎo)通時，將務(wù)賭晶體管DDSTc的第1預(yù)充電節(jié)點PN1 與位線BLB3結(jié)合。
如圖16所示，^i者單元的配置中，在Y方向，排列配置端口 B的存 取晶體管，此外，同樣地，排列配置端口 A的存取晶體管。按照^M亍， 交換^(諸單元MC的端口 A存取晶體管和端口 B存取晶體管的位置。
如圖16所示，當(dāng)選擇了 一條字線WLA或WLB時，2位的^f諸單元的 數(shù)據(jù)被并行地讀出到彭十的位線。
在數(shù)據(jù)寫入時，當(dāng)字線WLA或WLB凈皮驅(qū)動到選擇狀態(tài)時，充電線CL2 和CL1被并行i幀區(qū)動到選擇狀態(tài)。在數(shù)據(jù)讀出時，充電線CL1和CL2維 持在H電平。本實施例2的半"W^I裝置中，從端口 A和端口 B進(jìn)-f亍的寫7^取 發(fā)生了竟?fàn)幍那闆r下，按照某個優(yōu)先順序或規(guī)則，停止一個端口的寫入。 因此，在對應(yīng)于^^fi史有充電線CL的配置中，當(dāng)一條字線選擇兩行的存 儲單元的情況下，如參照之前的圖15所說明的那樣，充電線CL1和CL2， 被同一個充電線馬區(qū)動器驅(qū)動。
另夕卜，本實施例2中，在物理布圖中，并行i4i4擇兩行^f諸單元。 但是，在邏輯地址中，對應(yīng)于一頁即一行地址的存儲單元，通過從端口 A或端口 B進(jìn)4亍的存取^i^擇，選擇^f諸單元的存儲晶體管與端口 B位 線BLB或端口 A位線BLA結(jié)合。最終，向夕卜部讀出或/"卜部寫入的^f諸 單^t據(jù)的位數(shù)，是根梧外部的數(shù)據(jù)總線的總線H而適當(dāng)決定的。
jtb^卜，也可以采用這樣的結(jié)構(gòu)與時鐘信號的上升和下降同步地， 以雙數(shù)據(jù)速率(double date rate)傳送數(shù)據(jù)時，字線維持在選擇狀態(tài)， 在^于的位線處依次選擇位線，將偶數(shù)地址和奇數(shù)地址的數(shù)據(jù)依次寫入 或讀出到位線對中的一方和另 一方位線。
此外，各存儲單元的位數(shù)值可以分別讀出到成對的位線BLB1和 BLB2。不將互補(bǔ)的數(shù)據(jù)對讀出到位線BLB1和BLB2。因為，這種情況下， 相對于存儲單元MCa的數(shù)梧,需要將互補(bǔ)數(shù)據(jù)^f諸^f渚單元MCb和MCc 中，結(jié)果，需要將相同的邏4衫丈據(jù)儲存到存儲單元MCb和MCc。
當(dāng)讀出互補(bǔ)數(shù)據(jù)時，構(gòu)成為將互補(bǔ)的數(shù)據(jù)寫M'J同一行(物理布 圖中)的相鄰的存一諸單元中。這種情況下，在圖12中所示的結(jié)構(gòu)中，例 如，互補(bǔ)的數(shù)據(jù)被讀出到位線BL1A和BL4A。此外，互補(bǔ)的數(shù)據(jù)被讀出 到位線BL3B和BL5B。
以上，根據(jù)本發(fā)明的實施例2,按照每個有源區(qū)i知于^f諸單元進(jìn)行 了區(qū)分配置。因此，能夠?qū)崿F(xiàn)通過一條字線并行i4i4擇兩行^f諸單元的 結(jié)構(gòu)，并能夠增大由一條字線所選擇的位數(shù)，即頁尺寸，并能夠改善存 取效率。
jtb^卜，采用雙漏極SOI晶體管作為存儲晶體管，相對于位線對可以 將從端口 A和端口 B向存儲晶體管傳輸電流的傳輸^4圣設(shè)定為相等，并 能夠可靠地實^M:據(jù)的寫入/讀出。
jH^卜，將務(wù)賭晶體管的柵電極形成為t字形結(jié)構(gòu)，將務(wù)賭晶體管制 作成雙漏極結(jié)構(gòu)，并能夠在有源區(qū)域內(nèi)對稱地配置不同端口的存取晶體此外，#{諸單元是無電^^元的結(jié)構(gòu)，與實施例l相同，能夠容易 地隨著工藝的微細(xì)化而進(jìn)行^f諸單元的按比例縮小。而且，存儲單元的 數(shù)據(jù)被非破壞地讀出，能夠大幅;li^爰和恢復(fù)期間禁止存^ii一對端口 存取的制約。
實施例3
圖17是示出本發(fā)明實施例3的半導(dǎo)^f諸裝置的^f諸單元陣列的平 面布圖概要的示意圖。在圖17中，沿著X方向連續(xù)延伸:^pf目互隔開間隔 地配置第2金屬布線80a、 81a、 82a和83a。第2金屬布線80a構(gòu)成寫 入字線WWL1，第2金屬布線81a構(gòu)成源極線SLl。第2金屬布線82a構(gòu) 成充電線CL1，第2金屬布線83a構(gòu)成讀出字線RWLl。
進(jìn)而，沿著X方向相互隔開間隔地配置第2金屬布線83b、 82b、 81b、 80b以及80c。第2金屬布線83b構(gòu)成讀出字線RWL2，第2金屬布線82b 構(gòu)成充電線CL2。第2金屬布線81b構(gòu)成源極線SL2,第2金屬布線80b 構(gòu)成寫入字線WL2。第2金屬布線80c構(gòu)成寫入字線WWL3。
沿第2金屬布線80a排列并沿著X方向配置有多晶硅柵極布線84a。 沿第2金屬布線82a排列，配置有多晶硅柵極布線84b。此外，分別沿 第2金屬布線83a和83b排列，設(shè)有多晶硅柵極布線84c和84b。沿笫2 金屬布線82b和80b排列，設(shè)置有多晶硅柵極布線84e和84f。相對于 第2金屬布線80c排列，也設(shè)有多晶硅柵極布線，在圖17中為了簡化附 圖而;殳有示出。
這些多晶珪柵極布線84a-84f，在圖17中，沿著X方向有區(qū)別地 示出。然而，這些多晶硅柵極布線84a-84f分別與第2金屬布線80a-83a和83b-80b 同樣， 沿著X方向連續(xù);^y4伸，分別與對應(yīng)的第2金屬 布線在圖中未示出的部分電連接。
沿著Y方向連續(xù)延伸，并互相隔開間隔地配置有第1金屬布線85a、 86a、 85b和86b。第1金屬布線85a構(gòu)成讀出位線RBL1，第1金屬布線 86a構(gòu)成寫7v位線WBL1 。第1金屬布線85b和86b分別構(gòu)成讀出位線RBL2 和寫7v位線WBL2。
從第2金屬布線81a到第2金屬布線81b,沿著Y方向延伸并形成 有源區(qū)域90a和90b。此外，與有源區(qū)域90a和90b相鄰，分別從構(gòu)成充電線的第2金屬布線82a和82b，超過構(gòu)成寫入字線WWL1和WWL2的 第2金屬布線80a和80b,設(shè)置P型雜質(zhì)區(qū)域92a、 92b、 92c和92d。
笫2金屬布線81a,通過源通孑L/接觸95a和95c，分別與N型有源 區(qū)域90a和90b電結(jié)合。此外，有源區(qū)域90a和90b,通過位線接觸96a 和96b,與構(gòu)成讀出位線RBLl和RBL2的第1金屬布線85a和85b電連 接。該位線接觸96a和96b,分別使用中間^f乍為第1金屬布線，形成 與第1金屬布線85a和85b的電連接。
第2金屬布線81b，還通過源通孔/接觸95b和95d分別與有源區(qū)域 90a和90b電逸:沖妾。
P型雜質(zhì)區(qū)域92a和92b,分別通過位線接觸97a和97b與第1金屬 布線86a電連接。P型雜質(zhì)區(qū)域92c和92d，分別通過位線接觸97c和 97d與第1金屬布線86b電連接一個^^諸單元MC的區(qū)域由如下區(qū)i彭見定在Y方向延伸的、從讀出 位線用的接觸96 ( 96a - 96d)到寫入位線用的接觸97 ( 97a - 97c )之間、 以M X方向上沿著讀出位線RBL與寫入位線WBL之間延伸的區(qū)域。
在該圖17所示的存儲單元MC中，分別設(shè)置讀出位線RBL和寫入位 線WBL,此外，還設(shè)有讀出字線RWL和寫入字線WWL。因此，分別設(shè)置讀 出端口和寫7v端口，數(shù)據(jù)的讀出是通過讀出端口 (讀出位線RBL牙喊出 字線RWL)而進(jìn)行的，數(shù)據(jù)的寫入是通過寫入端口 (寫入位線WBL和寫 入字線WWL)而進(jìn)行的。
寫7v位線與P型雜質(zhì)區(qū)域(92a - 92d )電結(jié)合。該P型雜質(zhì)區(qū)域92 (92a-92d),與分別相鄰的有源區(qū)域90 ( 90a, 90b)的充電線CL (CLl， CL2 )下部所設(shè)置的P型體區(qū)域連結(jié)。因此，采用P型SOI晶體管作為寫 入用晶體管，在存儲晶體管的體區(qū)域中注入電荷。因此，采用與在實施 例1所示的存儲單元的有源區(qū)域配置相同的有源區(qū)域配置，因此，布線 布圖也采用同樣的布圖，能夠?qū)崿F(xiàn)向務(wù)賭晶體管的體區(qū)域?qū)懭腚姾傻慕Y(jié) 構(gòu)。
而且，寫入rf立線4妻觸97 (97a-97d),通過在Y方向相鄰的^f諸單 元而祐L共用。因此，該圖17所示的有源區(qū)域的布圖沿著Y方向重復(fù)配置， 此外，沿著X方向重復(fù)配置如圖17所示布線布圖。
圖18是沿著圖17所示的L18-L18的剖面結(jié)構(gòu)一既要的示意圖。在圖
3618中，P型雜質(zhì)區(qū)域92b形絲S7^色緣膜101上。該^7^色纟刻莫101 形成^5圭襯底100的表面上。
P型雜質(zhì)區(qū)域92b包括N型區(qū)域103a和104;在N型區(qū)域103a和 104之間形成的高濃度P型區(qū)域102a;配置在與N型區(qū)域104相鄰的、P 型區(qū)域102a的相反側(cè)的高濃度P型區(qū)域102b;以及與高濃度P型區(qū)域 102b相鄰配置的P型區(qū)域102c。
在N型區(qū)域103a、 N型區(qū)域104和P型雜質(zhì)區(qū)域102c上，分別形成 圖中未示出的多晶珪柵極布線104a和圖17所示的多晶石圭柵極布線84f 和84e。多晶硅柵極布線84f和84e，分別構(gòu)成寫入字線WWL2和充電線 CL2。
多晶硅柵極布線104a,與圖17所示的第2金屬布線80c電結(jié)合， 構(gòu)成寫入字線WWL3。高濃度P型區(qū)域102a,通過位線接觸97b,與笫1 金屬布線86a電連接。該第1金屬布線86a構(gòu)成寫入位線WBL1 。
在P型雜質(zhì)區(qū)域102b上層配置有第2金屬布線81b。該第2金屬布 線81b構(gòu)成源極線SL2。
^源區(qū)域92b周邊形成元件隔離區(qū)域105a和105b (實現(xiàn)淺溝槽 隔離的全溝槽隔離結(jié)構(gòu))。
圖19是沿著圖17中所示的L19-L19的剖面結(jié)構(gòu)和無要的示意圖。在 圖19中，與圖18所示的高濃度P型區(qū)域102b相鄰地配置有源區(qū)域90a 的4分即N型雜質(zhì)區(qū)域106。該N型雜質(zhì)區(qū)域106,通過源通孔/接觸 95b與第2金屬布線81b電連接。這些雜質(zhì)區(qū)域106和102b的夕卜部，設(shè) 有元件隔離區(qū)域105c和105d。
N型雜質(zhì)區(qū)域106，通過源極線SL2 (第2金屬布線81b)被;^口電 源電壓VDD。高濃度P型區(qū)域102b處于反向偏置狀態(tài)，這些雜質(zhì)區(qū)域106 和P型區(qū)域102b之間維持在不導(dǎo)通狀態(tài)。
圖20是示出一個4^諸單元中的雜質(zhì)區(qū)域的配置概要的示意圖。圖 20中，如圖19中所示，與P型區(qū)域102b相鄰地設(shè)有N型雜質(zhì)區(qū)域106。 通過源極線SL向該N型雜質(zhì)區(qū)域106提供電源電壓。該N型雜質(zhì)區(qū)域 106構(gòu)成有源區(qū)域90a中的"~^分。在該有源區(qū)域90a中，設(shè)有N型雜 質(zhì)區(qū)域107a和107b。 N型雜質(zhì)區(qū)域107b與讀出位線RBLl結(jié)合。雜質(zhì)區(qū) 域107a和107b之間設(shè)有P型雜質(zhì)區(qū)域108。在該P型雜質(zhì)區(qū)域108的上層，設(shè)有構(gòu)成讀出字線RWL2的多晶硅柵 極布線84d。因此，該P型雜質(zhì)區(qū)域108構(gòu)成讀出用的SOI晶體管的體 區(qū)域。另一方面，如圖18中所示，延伸到N型雜質(zhì)區(qū)域107a和106之 間的區(qū)域而形成P型雜質(zhì)區(qū)域103c。在P型雜質(zhì)區(qū)域102c上，設(shè)有構(gòu) 成充電線CL2的多晶硅柵極布線84e。
在P型雜質(zhì)區(qū)域102b和102a之間，設(shè)有N型區(qū)域104(參照圖18 )。 在該N型雜質(zhì)區(qū)域104上設(shè)有構(gòu)成寫入字線WWL2的多晶硅柵極布線84f 。 該N型區(qū)域104構(gòu)成寫入用的存取晶體管的體區(qū)域。
圖21是圖20中所示的存儲單元的數(shù)據(jù)寫入時的信號波形圖。下面， 參照圖21說明圖20中所示的^f諸單元的數(shù)據(jù)寫入動作。
4封A^犬態(tài)中，寫入字線WWL2是電源電壓電平，此外，寫入位線WBL1 ^^接地電壓電平?，F(xiàn)在，務(wù)賭節(jié)點SN (P型區(qū)域103c)的電位是H電平。
讀出字線RWL2是L電平，充電線CL2是H電平。因此，在P型區(qū)域 108不形成溝道，N型雜質(zhì)區(qū)域107a和107b處于隔離狀態(tài)。
jH^卜，充電線CL2是電源電壓電平，該p型區(qū)域102c維持在與^f諸 數(shù)據(jù)對應(yīng)的電位。在源極線SL和連接在讀出位線RBL1的N型雜質(zhì)區(qū)域 107a之間不形成溝道，源才城SL禾喊出位線RBL1處于隔離狀態(tài)。
在待機(jī)狀態(tài)中，寫入位線WBL1是L電平或更低的LL電平，是比寫 入字線WWL2還低的電壓電平。因此，在N型區(qū)域104中不形成溝道，P 型區(qū)域102a和102b之間處于隔離狀態(tài)。
在L數(shù)據(jù)寫入時，首先，將寫入位線WBL1設(shè)定為L電平，接著寫入 字線WWL2凈皮驅(qū)動到比該寫7v位線WBL1低的L電平。寫入字線WWL2的L 電平，可以與寫入位線WBL1的電壓電平相同，也可以是比其更低的電壓 電平。因此，寫入字線WL的L電平，可以A^接地電壓電平，也可以是 負(fù)電壓電平。itb^卜，較理想的是，寫入位線的L電平是接地電壓電平， LL電平是負(fù)電壓。
在這種狀態(tài)下，在圖20中，在N型區(qū)域104形^A型層(溝道)。
域102c ,該P型雜質(zhì)區(qū)域102c (存儲節(jié)點SN)的電壓電平被設(shè)定在L 電平，從而寫入L電平數(shù)據(jù)。當(dāng)數(shù)據(jù)寫入完成后，將寫入字線WWL2驅(qū)動 到H電平，將寫入位線WBL1驅(qū)動到待 feM犬態(tài)的LL電平。H數(shù)據(jù)寫入的時候，寫入位線WBL1從待才7UR態(tài)的LL電平^皮驅(qū)動到H 電平。在這種狀態(tài)下，寫入存取晶體管的體區(qū)域中，還沒有形成溝道。 接著，寫入字線WWL2被驅(qū)動到L電平。從而，在N型區(qū)域104中形M 型層，寫入位線WBL1上的H電平電壓被傳idiij P型區(qū)域102c， P型區(qū)域 103c (務(wù)賭節(jié)點SN)的電位上升。寫入結(jié)束后，寫入字線WWL2再次被驅(qū)動到例如電源電壓電平的H 電平。jtb^卜，將寫入位線WBL1設(shè)定為比寫入字線WWL的L電平更低的 LL電平，寫入存取晶體管被設(shè)定為不導(dǎo)通狀態(tài)。因此，通過寫入存取晶體管，從寫入位線向^f諸晶體管的體區(qū)^Jl 接注入電荷，由此能夠設(shè)定務(wù)賭節(jié)點的電壓電平。通過該直接寫入，能 夠可靠地設(shè)定務(wù)賭晶體管的體區(qū)域電壓，此外，將寫入字線驅(qū)動到選擇 狀態(tài)之后能夠高速i^k^行數(shù)據(jù)寫入，從而實現(xiàn)高速寫入。圖22是概要地示出圖20中所示的##單元的數(shù)據(jù)讀出時的信號波 形的圖。這種情況下，將寫入字線WWL2和寫入位線WBL1分別維持在H 電平和LL電平。在這種狀態(tài)下，寫入晶體管處于不導(dǎo)通狀態(tài)，N型區(qū)域 104中不形成溝道，務(wù)賭晶體管的體區(qū)域和寫入位線被可靠地隔離。讀出時，將讀出字線RWL2驅(qū)動到H電平，則P型雜質(zhì)區(qū)域108中形 成溝道，N型雜質(zhì)區(qū)域107a和107b電連接。充電線CL2在數(shù)據(jù)讀出時 維持在H電平。對應(yīng)地，P型區(qū)域103c中"tU艮據(jù)體區(qū)域(P型區(qū)域103c) 的電位選棒l^i也形成溝道。由此，讀出位線RBL1和源4及線SL之間流過 對應(yīng)于存儲數(shù)據(jù)的電流，通過檢測該讀出位線的電流，能夠進(jìn)行數(shù)據(jù)的 讀出。圖23是相談地表示圖17所示的存儲單元陣列的^f諸單元的電氣等 效電路的圖。在圖23中，存儲單元MCll、 MC12、 MC21和MC22呈兩行兩 列配置。分別對應(yīng)于各##單元列，設(shè)置有讀出位線RBL1和RBL2。同 樣，還分別對應(yīng)于各^H諸單元列，設(shè)置有寫入位線WBL1和WBL2。對應(yīng)于存儲單元行，設(shè)置有寫入字線WWL1、源極線SL1、充電線CL1 以及讀出字線RWL1的組。同樣，對應(yīng)于其他的##單元行，i殳置有讀出 字線RWL2、充電線CL2、源招i戔SL2、寫入字線WWL2。如該圖23所示，^^諸單元MC在列方向，按照^f亍呈鏡面對稱地酉己 置。這樣，讀出位線是由兩個^^者單元共用，寫入位線接觸也是兩個存4諸單元共用。^^諸單元MC11、 MC12、 MC21、 MC22,具有同樣的結(jié)構(gòu)，因此，在圖 23中，給^f諸單元MC11的構(gòu)成要素添加了參考標(biāo)記。存儲單元MCll包 括寫入存取晶體管ATW、 ^f諸晶體管ST、以及讀出存取晶體管ATR。 寫入存取晶體管ATW響應(yīng)于寫入字線WL1的信號電位而導(dǎo)通，存儲晶體 管ST的體區(qū)域與寫入位線WBL1結(jié)合。務(wù)賭晶體管ST根據(jù)^f諸數(shù)據(jù)和充電線CL1上的電壓，相對于源極線 SL1選擇性地形成溝道，將源極線SL與讀出存取晶體管ATR的一方導(dǎo)通 節(jié)點(源極)相結(jié)合。讀出存取晶體管ATR響應(yīng)于讀出字線RWL1上的信 號電位而導(dǎo)通，將^f諸晶體管ST與讀出位線RBL1相結(jié)合。在圖23中，示出了沿著列方向的字線等信號布線的配置順序，還示 出^^諸單元MC31和MC32的寫入存取晶體管。寫入存取晶體管ATW是由P溝道SOI晶體管構(gòu)成的。使寫入字線WWL 在例如H電平(電源電壓)和L電平(4妻地電壓或負(fù)電壓)之間變化。將寫7v位線WBL,待機(jī)時設(shè)定為LL電平，L電平數(shù)據(jù)寫入時i更定為 L電平，H電平數(shù)據(jù)寫入時設(shè)定為H電平。將寫入位線WBL在;f封幾時或未 選擇時，設(shè)定為LL電平或比L電平更低的電壓電平，從而可以得到以下 爻i^。即使在寫入字線WWL被驅(qū)動到選擇狀態(tài)的L電平，選擇行非選擇 列的寫入存取晶體管ATW也能可靠地維持在截止?fàn)顟B(tài)。itb^卜，非選擇行 選擇列的^f諸單元中，寫入位^AL電平，寫入字線WWL是H電平，寫 入存取晶體管ATW維持在不導(dǎo)通狀態(tài)。由此，能夠防止對寫入字線和寫 入位線中的一者處于選擇狀態(tài)或半選擇狀態(tài)的^f諸單元進(jìn)行i吳寫入。另夕卜，寫入字線WWL的L電平和寫入字線WBL在;f封幾時的電壓電平， 可以是相同的。這種情況下，通過減小寫入存取晶體管ATW的閾值電壓 的^^j"值，能夠可靠地向^f諸節(jié)點SN傳送2值數(shù)據(jù)。在待機(jī)時，因為寫 入字線^皮驅(qū)動到H電平，故即使在寫入存取晶體管ATW的閾值電壓的絕 對值'J、的情況下，也能夠可靠地將寫入存取晶體管維持在不導(dǎo)通狀態(tài)， 能夠充分地抑制通過寫入存取晶體管ATW的漏電流，抑制電荷##特性 的惡化。圖24是示出本發(fā)明實施例3的半導(dǎo)^H諸裝置的M結(jié)構(gòu)概要的示 意圖。在圖24中，在^f諸單元陣列110的兩側(cè)，分別設(shè)有寫入端口存取電路112械出端口存取電路114。寫入端口存取電路112包括寫入 字線選#^驅(qū)動電路、寫入位線選擇和驅(qū)動電路。讀出端口存取電路114 包括讀出位線選#^出電路、讀出字線選#^口驅(qū)動電路、以及充電 線選擇和驅(qū)動電路。相對于寫入端口存取電路112設(shè)有寫入端口控制電路116，相對于 讀出端口存取電路114設(shè)有讀出端口控制電路118。這些寫入端口控制 電路116械出端口控制電路118將存fa也iiHi知給對方側(cè)，當(dāng)同 一個 地址發(fā)生竟?fàn)帟r，按照規(guī)定的規(guī)則或優(yōu)先順序進(jìn)行存取竟?fàn)幍闹俨?。?jīng)由寫入端口和讀出端口以交織存取狀態(tài)進(jìn)行存取，由此能夠進(jìn)行 高速的數(shù)據(jù)寫入和讀出。在實施例3中，也無需進(jìn)行電容的儲存電荷的 再寫入，能夠縮M^取周期。jH^卜，在本發(fā)明的實施例3中，相對于讀出位線RBL和RBLl,示出 了只進(jìn)行數(shù)據(jù)的讀出。然而，與前面的實施例1和2相同，也可以通過 該讀出位線RBL進(jìn)行數(shù)據(jù)的寫入和讀出。在這種情況下，圖24中示出的 讀出端口存取電路114構(gòu)成為讀出/寫入端口存取電路，接著，在該讀出 端口存取電路114中設(shè)置寫入驅(qū)動電路。如上所述，按照本發(fā)明的實施例3,構(gòu)成為向存儲晶體管的體區(qū) 域直接寫入對應(yīng)于數(shù)據(jù)的電荷。因此，能夠可靠地在體區(qū)域產(chǎn)生期望的 電位變化。此外，與實施例1和2相同，采用無電容舉元結(jié)構(gòu)，隨著工 藝的微細(xì)化，能夠?qū)?#器按比例縮小。實施例4圖25是和^"地示出本發(fā)明實施例4的半導(dǎo)^f諸裝置的^f諸單元陣 列部的平面布圖的示意圖。該圖25中所示的^f諸單元陣列的平面布圖， 在以下幾點，與圖12所示的實施例2的^f諸單元陣列的布圖配置不同。 即，第1金屬布線60a - 60h分別交替地分配到讀出位線RBL和寫入位線 WBL。即，端口 A位線BL2A、 BL1A、 BL4A、 BL3A用作讀出位線RBL2、 RBL1、 RBL4和RBL3。端口 B位線BL3B、 BL2B、 BL5B和BL4B用作寫/v位線WBL3、 WBL2、 WBL4。jtb^卜，有源區(qū)域50a-50e中，對端口 B進(jìn)行存取的晶體管的形成區(qū) 域是由P型雜質(zhì)區(qū)域120a和120b形成的。該圖25中示出的平面布圖的其它配置，與圖12所示的^f諸單元陣 列的平面布局相同，向?qū)?yīng)的部分添加相同的附圖標(biāo)記，從而省其略詳 細(xì)it明。即，在圖25中所示的^f諸單元陣列的平面布圖中，^f諸晶體管的體 區(qū)域與寫入存取用的P溝道M0S晶體管結(jié)'^，通過寫7v位線WBL直接向 務(wù)賭晶體管的體區(qū)域?qū)?vf皮傳送的寫入數(shù)據(jù)。圖26是示出沿著圖25所示的線L26-L26的剖面結(jié)構(gòu)扭i^的示意圖。 該圖26所示的剖面結(jié)構(gòu)，與圖13所示的剖面結(jié)構(gòu)在以下幾點不同。即， 在J^v絕纟勅莫70的表面形成的有源區(qū)域中，構(gòu)成寫入位線的第1金屬布 線60h,通過寫入位線通孔/接觸75b和74b與P型區(qū)域130a結(jié)合。在 構(gòu)成寫入字線WWL1的多晶珪柵極布線73c的下部,設(shè)有N型體區(qū)域132a。 與該N型體區(qū)域132a相鄰，設(shè)有高濃度P型區(qū)域130b。在該高濃度P 型區(qū)域上層設(shè)置第1金屬布線60g作為寫入位線。而且，N型區(qū)域72a 上層的第1金屬布線60f用作讀出位線RBL3。此外，笫1金屬布線60e和60h分別用作讀出字線RBL4和寫入位線 WBL4。上層的第2金屬布線53b用作寫入字線WWL。該圖26所示的剖面結(jié)構(gòu)的其它結(jié)構(gòu)，與圖13中所示的剖面結(jié)構(gòu)相 同，對應(yīng)的部分采用了相同的附圖標(biāo)記，/人而省略其詳細(xì)的i兌明。即，如圖26中所示，與寫入位線結(jié)合的寫入存取晶體管是由P溝道 SOI晶體管構(gòu)成的。該P溝道SOI晶體管的P型區(qū)域130b,與構(gòu)成充電 線CL2的柵電極布線73b下部的P型體區(qū)域72b結(jié)合。因此，能夠從寫 入位線直接向該務(wù)賭晶體管的體區(qū)域(P型區(qū)域)72b傳送電荷。圖27是相嫂地示出圖25所示的^fi者單元陣列的平面布圖的沿著線 L27-L27的剖面結(jié)構(gòu)的示意圖。在圖27中，與圖26所示的剖面結(jié)構(gòu)的 構(gòu)成要素對應(yīng)的區(qū)域采用相同的附圖標(biāo)記。在圖27所示的剖面結(jié)構(gòu)中，有源區(qū)域通itiL件隔離區(qū)域78c和78d 與其它元件的有源區(qū)域隔離。在有源區(qū)域中，在S7v絕緣膜7 0表面上依 次配置P型區(qū)域130a、 N型區(qū)域132a以及P型區(qū)域130b。在N型體區(qū)域132a上，隔著圖中未示出的柵絕緣膜而形成構(gòu)成寫入 字線WLB的柵電極布線137a。在P型區(qū)域72b上，通過柵絕^M(圖中 未示出)，形成構(gòu)成充電線CL2的多晶硅柵極布線137b。與P型體區(qū)域72b相鄰，設(shè)有N型雜質(zhì)區(qū)域135。該N型雜質(zhì)區(qū)域135，通過源通孔/ 接觸SCTb與構(gòu)成源極線SL的第2金屬布線51b結(jié)合。jtkJt,在與第2金屬布線51b相同的布線層上，配置構(gòu)成充電線CL2 的第2金屬布線52b、以及構(gòu)成寫入字線WWL1的第2金屬布線53b。如圖27中所示，始終從源極線SL (SL2)向N型雜質(zhì)區(qū)域135提供 電源電壓。通過將該寫入字線驅(qū)動到選擇狀態(tài)(L電平或LL電平)，由此，在N 型雜質(zhì)區(qū)域132a中形成溝道，P型區(qū)域130a和130b;f皮電連接。從而， 與實施例3相同，能夠在構(gòu)成充電線的柵電極布線137b下部的P型體區(qū) 域72b中流入電荷(電子或者空穴)，并能夠設(shè)定務(wù)賭晶體管的體區(qū)域的 電壓電平。該體區(qū)域72b與##單元陣列讀出用的晶體管的漏節(jié)點(預(yù)充電節(jié) 點)結(jié)合。因此，通過向充電線CL2 (第2金屬布線52b和柵極布線137b) 提供H電平的電壓，由此，在該P型體區(qū)域72b中形成溝道，能夠/人源 極線SL將讀出用的存取晶體管的預(yù)充電節(jié)點預(yù)充電到電源電壓電平。圖28是圖25所示的存儲單元陣列的布圖的電氣等效電路圖。在圖 28中，示出了 3個^H者單元MCa-MCc。 ^f諸單元MCa與寫入位線WBL3和 讀出位線RBL3結(jié)合。^f諸單元MCb與讀出位線RBL2和寫入位線WBL2結(jié) 合。^^諸單元MCc與讀出位線RBL4和寫入位線WBL4結(jié)合。這些^f諸單 元MCa-MCc共同地與讀出字線RWL1和寫入字線WWL1結(jié)合。^f諸單元MCa-MCc分別具有同樣的結(jié)構(gòu)，因此，在圖28中，向各對 應(yīng)的構(gòu)成要素標(biāo)注相同的附圖標(biāo)記。各^^諸單元MCa-MCc分別具有根據(jù)體區(qū)域的電壓電平^#數(shù)據(jù)的 務(wù)賭晶體管ST、寫入存取晶體管ATW、以及讀出存取晶體管ATR。務(wù)賭晶體管ST在導(dǎo)通時，將源極線SL與預(yù)充電節(jié)點PN結(jié)合。寫入 存取晶體管ATW在導(dǎo)通時，將對應(yīng)的##晶體管ST的體區(qū)域與對應(yīng)的寫 入位線WBL (WBL3、 WBL2、 WBL4 )結(jié)合。讀出存取晶體管ATR在導(dǎo)通時， 將預(yù)充電節(jié)點PN與對應(yīng)的讀出位線RBL (RBL3、 RBL2、 RBL4 )結(jié)合。在圖28所示的陣列配置中，也沿著位線延伸方向(列方向)排列配 置寫入存取晶體管ATW, itb^卜，還沿著列方向排列配置讀出存取晶體管 ATR。在^f亍中，交替配置讀出存取晶體管ATR和寫入存取晶體管ATW。選擇一個寫入字線WWL1或一個讀出字線RWU時，在同一列的兩個 相鄰的^4者單元中并行地，將寫入存取晶體管ATW或讀出存取晶體管ATR 驅(qū)動到導(dǎo)通狀態(tài)。由此，能夠?qū)尚械腲(諸單元并行地由一個寫入或讀 出字線進(jìn)行選擇。該圖28所示的^f諸單元MCa的凝:據(jù)寫入，通過與"^前的實施例3 所進(jìn)行的寫入相同的動作來進(jìn)行。即，通過使非選擇列的寫7v位線的電 壓電平比選擇行的寫入位線的電平低，由此，能夠防止向選擇行且非選 擇列的^f諸單元進(jìn)行誤寫入。jH^卜，通過使非選擇行的寫入字線的電壓 電平在選擇列的寫入位線的H數(shù)據(jù)寫入時的電壓電平以上，由此，能夠 防jL^"非選擇行JJ4擇列的^f諸單元進(jìn)行誤寫入。在實施例4中，也與之前的實施例3 —樣，采用了無電容4^者單元， 能夠4艮容易地隨著工藝的微細(xì)化而實觀^f諸單元的按比例縮小。而且， 4^諸單元的數(shù)據(jù)A/u破壞讀出，能夠大幅度緩和對存取端口的存取制約。而且，在本發(fā)明的實施例4中，與讀出位線RBL結(jié)合的端口，也都 能夠進(jìn)行數(shù)據(jù)的寫入和瀆出。而且，能夠利用之前的實施例3中參照圖 24說明的結(jié)構(gòu)進(jìn)4亍該端口的存^^空制。實施例5圖29是相;fc^地示出本發(fā)明實施例5的半導(dǎo)^f諸裝置的^f諸單元P車 列的平面布圖的示意圖。在圖29中，示出了^f諸單元陣列中兩行兩列配 置的^H諸單元的有源區(qū)域和多晶硅柵電極布線的平面布圖。在圖29中， 配置有形成4#單元晶體管的有源區(qū)域199a和199b。有源區(qū)域199a具 有凸部區(qū)域200a、以及分別連結(jié)在該凸部區(qū)域200a的上側(cè)區(qū)域和下 側(cè)區(qū)域的凹部區(qū)域202a和202c。有源區(qū)域199b也同樣，具有凸部區(qū)域 200b、凹部區(qū)域202b和202d。把手結(jié)構(gòu)的有源區(qū)域199a和199b分別 沿著Y方向按照每兩個存儲單元間距交替地配置該凹部區(qū)域和凸部區(qū) 域，并沿著Y方向連續(xù)延伸。在有源區(qū)域199a中，分別在該凹部區(qū)域202a和202c中，在與凸部 區(qū)域2200a連結(jié)的部分中形成P型雜質(zhì)區(qū)域204a和204c。同樣，在有 源區(qū)域199b中，也在凹部部分202b和202d的與凸部部分200b連結(jié)的 部分中形M P型雜質(zhì)區(qū)域204b和204d。多晶珪柵電極布線206a和206b， 一直形成到沿著X方向橫切凹部 區(qū)域202a和202b并分別到達(dá)凸部區(qū)域200a和200b的區(qū)域。這些多晶 硅柵電極布線206a和206b,如后文的詳細(xì)說明那樣，分別構(gòu)成數(shù)據(jù)讀 出的存取晶體管的讀出柵極RG1和RG2。同樣，在凹部區(qū)域202c和202d中，也沿著X方向設(shè)置有多晶珪柵 電極布線206c和206d以便4黃切凹部區(qū)域202c和202d。該多晶石圭柵電 極布線206c和206d分別構(gòu)成讀出數(shù)據(jù)用的讀出柵極RG3和RG4。沿著Y方向相互間隔并在X方向上連續(xù)i4^伸，設(shè)置有多晶硅柵電 極布線208a、 210a、 210b和208b。多晶珪柵電極布線208a與P型雜質(zhì) 區(qū)域204a和204b相鄰地配置，多晶硅柵電極布線208b也與P型雜質(zhì)區(qū) 域204c和204d相鄰地配置。多晶珪柵電極208a和208b構(gòu)成充電線CL1 和CL2。多晶硅4冊電極布線21 Oa和21 Ob分別構(gòu)成寫入字線WWL1和WWL2 。^f諸單元MC，由Y方向的、從寫入字線到讀出柵極的凸部區(qū)域和凹 部區(qū)域構(gòu)成。圖29所示的布圖，沿著X方向和Y方向重復(fù)配置。圖30是示出沿著圖29中所示的線L30-L30的剖面結(jié)構(gòu)概要的示意 圖。凹部區(qū)域2 02c形成^^襯底211和i^M色^l莫213的層疊結(jié)構(gòu)上。該凹部區(qū)域202c具有構(gòu)成有源區(qū)域的一部分的N型雜質(zhì)區(qū)域 212a、 212b和212c;分別在柵電極布線206c和208b的下部形成的P型 雜質(zhì)區(qū)域214a和214b。 P型雜質(zhì)區(qū)域204c對應(yīng)于在N型雜質(zhì)區(qū)域212b 和P型雜質(zhì)區(qū)域214b之間形成的P型雜質(zhì)區(qū)域215a。在凹部區(qū)域202c的外側(cè)形成元件隔離區(qū)域216a和216a,并與其它 元件隔離。圖31是示出圖29所示的平面布圖上層的笫1金屬布線的布局和對 應(yīng)的接觸的示意圖。與圖29中所示的平面布圖的構(gòu)成要素對應(yīng)的部分， 采用了相同的附圖標(biāo)記。在有源區(qū)域199a中，在凹部區(qū)域202a的端部形成接觸220a，該接 觸220a包含用作中間層的笫l金屬布線。柵電極布線206a通過接觸226a 與倒L字形的第1金屬布線224a結(jié)合。該第1金屬布線224a,通過接 觸228a與P型雜質(zhì)區(qū)域204a電連接。在凹部區(qū)域202c的端部形成接觸220c,該接觸220c包含用作中間 層的笫1金屬布線。柵電極布線206c通過接觸226c與倒T字形的第1金屬布線224c結(jié)合。該第1金屬布線224c通過接觸228c與P型雜質(zhì)區(qū) 域204c電連接。在有源區(qū)域199b中，在凹部區(qū)域202b的端部，形成含有第1金屬 布線的接觸220b。柵電極布線206b通過接觸226b與倒L字形的第1金 屬布線224b結(jié)合。該第1金屬布線224b,在其另一端通過接觸228b與 P型雜質(zhì)區(qū)域204b電連接。在凹部區(qū)域202d的端部，也形成含有第1金屬布線的接觸220d。 柵電極布線206d，通過接觸226d與倒L字形的第1金屬布線224d電連 接。該第1金屬布線224d的另一端通過接觸228d與P型雜質(zhì)區(qū)域204c 電連接。圖30所示的P型雜質(zhì)區(qū)域215a ( 204c )與柵電極布線206c結(jié)合。 該P型雜質(zhì)區(qū)域215a ( 204c)與存儲晶體管的體區(qū)域電結(jié)合，其電位根 據(jù)^f渚數(shù)據(jù)而設(shè)定(^#^兌明其結(jié)構(gòu))。因此，圖30中所示的讀出柵 極RG3下部的P型雜質(zhì)區(qū)域214a中，根據(jù)該P型雜質(zhì)區(qū)域215a ( 204c) 的保持電位而有選擇地形成溝道。由此，不需要讀出字線。圖32是示出圖31所示的布線布圖上層的第2金屬布線和第3金屬 布線的布圖和無要的示意圖。在圖32中，與圖29和圖31所示的構(gòu)成要素 對應(yīng)的部分，采用了相同的附圖標(biāo)記。而且，連接到柵電極布線的第1^4布線的布圖也一并示出(沒有給出附圖標(biāo)記)。在圖32中，第2金屬布線230a、 232a、 230b和232b在Y方向連續(xù) i^k^伸，互相隔開間隔地配置。第2金屬布線230a配置在有源區(qū)域199a 的外部，通過位線通孔/接觸220e與有源區(qū)域199a電連接。第2金屬布 線23h與連結(jié)通孔/接觸220a和220c的直線平行地配置。該第2金屬 布線232a通過該通孔/接觸220a和220c與有源區(qū)域199a的凹部區(qū)域在 讀出柵極(多晶硅4冊電極)RG1和RG3外部的區(qū)域電連接。第2 ^r屬布線230b與有源區(qū)域199b夕卜部的凸部區(qū)^4目鄰配置。該 笫2金屬布線2 3 Ob通過形成在多晶硅柵電極布線21 Oa和21 Ob之間的通 孔/接觸220f與有源區(qū)域199b電連接。第2金屬布線232b設(shè)置在連接通孔/接觸220b和220d的直線上。 該第2金屬布線232b在讀出柵極(多晶硅柵電極)RG2和RG4外部的區(qū) 域中通itif孔/接觸220b和220d與有源區(qū)域199b的凹部區(qū)域電連接。笫2金屬布線230a和230b構(gòu)成寫入位線WBL1和WBL2。第2金屬布線 232a和232b構(gòu)成讀出位線RBL1和RBL2。沿多晶硅柵電極布線208a、 210a、 210b和208a排列，并且在X方 向連續(xù)延伸來配置第3金屬布線242a、 244a、 244b和242b。在第3金 屬布線242a和242b外側(cè)的區(qū)域，還設(shè)置有第3金屬布線240a和240b。第3金屬布線240a通iiit孔/接觸245a與有源區(qū)域199a電連接， jtb^卜，通itif孔/接觸245b與有源區(qū)域199b電連接。第3金屬布線240b 分別通itif孔/接觸245b和245d與有源區(qū)域199a和199b電連接。第3金屬布線242a、 244a、 244b和242b,分別在圖中未示出的區(qū) 域與對應(yīng)的多晶石圭柵電極布線208a、 210a、 210b、 208b電連接。第3金屬布線240a和240b分別構(gòu)成源極線SL1和SL2，在圖中未 示出的區(qū)域與共同的全局源極線電連接。笫3金屬布線242a和242b分 別構(gòu)成充電線CL1和CL2。第3 ^r屬布線244a和244b分別構(gòu)成寫入字 線WWL1和WWL2。從圖32所示的布線布圖中可以看出，設(shè)有寫入字線WWL1和WWL2 作為選^^^f諸單元的字線，未設(shè)置進(jìn)^i賣出時選擇存取晶體管的讀出字 線。如后文所述，在進(jìn)^S賣出^f諸單元行的選擇時，采用充電線作為讀 出字線。圖33 3—本發(fā)明實施例5的半導(dǎo)#^4者裝置的存儲單元MC的平面布 圖概要的示意圖。在圖33中，在N型雜質(zhì)區(qū)域250和251之間配置有讀 出柵極(多晶硅柵電極)RG。與N型雜質(zhì)區(qū)域251相鄰，設(shè)置有P型雜 質(zhì)區(qū)域252。該P型雜質(zhì)區(qū)域252通過第1金屬布線253與讀出柵極RG 電連接。與雜質(zhì)區(qū)域251和252相鄰，設(shè)有N型雜質(zhì)區(qū)域254。關(guān)于該 充電線CL和N型雜質(zhì)區(qū)域254相對置地配置N型雜質(zhì)區(qū)域255。該N型 雜質(zhì)區(qū)域255用作預(yù)充電節(jié)點。關(guān)于該N型雜質(zhì)區(qū)域255和寫入字^^j" 置，設(shè)有N型雜質(zhì)區(qū)域256。N型雜質(zhì)區(qū)域250與讀出位線RBL結(jié)合,N型雜質(zhì)區(qū)域256與寫入位 線WBL結(jié)合。通過雜質(zhì)區(qū)域250和251以及讀出柵極RG,構(gòu)成數(shù)據(jù)讀出 用的存取晶體管。通過N型雜質(zhì)區(qū)域254和255以及P型雜質(zhì)區(qū)域252 以及充電線CL，構(gòu)成存儲晶體管。通過雜質(zhì)區(qū)域255和256以及寫入字 線WWL,構(gòu)成數(shù)據(jù)寫入用的存取晶體管。在充電線CL的下部，形成有P型區(qū)域。因此，存儲晶體管的體區(qū)域， 與P型雜質(zhì)區(qū)域252具有相同電位，從而，讀出柵極RG也維持與該M 晶體管的體區(qū)域(充電線CL的下部)相同的電位。圖34是示出圖32所示的平面布圖中的^f諸單元的電氣等效電路圖。 在圖34中，在列方向排列配置的存儲單元MCll和MC21配置在沿列方向 延伸的讀出位線RBL1和寫入位線WBL1之間，并與這些位線連接。同樣， 在列方向排列配置的存儲單元MC12和MC22,配置在寫入位線WBL2和讀 出位線RBL2之間，并與這些位線連接。相對于在列方向排列配置的存儲單元MCll和MC12,共同地設(shè)置有 沿著4亍方向延伸的源極線SL1、充電線CL1和寫入字線WWL1。相對于在 行方向排列配置的存儲單元MC21和MC22，共同地設(shè)置有沿著行方向延 伸的寫入字線WWL2、充電線CL2和源極線SL2。由于^f諸單元MC11、 MC12、 MC21和MC22具有同樣的結(jié)構(gòu)，故在圖 34中，對應(yīng)的部分采用了同樣的附圖標(biāo)記。存儲單元MCll、 MC12、 MC21 和MC22分別具有讀出數(shù)據(jù)用的讀出存取晶體管RAT、寫7v數(shù)據(jù)用的寫 入存取晶體管WAT、 ^f諸數(shù)據(jù)的務(wù)賭晶體管ST。讀出存取晶體管RAT的柵極連接到對應(yīng)的存儲晶體管ST的體區(qū)域 (##節(jié)點SN),根據(jù)其柵極-源極之間的電位，在源^5i戔SL1 ^H賣出 位線RBL1之間有選擇地形成電流流動的路徑。務(wù)賭晶體管ST的柵極與充電線CL1結(jié)合，其一個導(dǎo)通節(jié)點(源極) 與源極線SL1結(jié)合，另一個導(dǎo)通節(jié)點(漏極)與預(yù)充電節(jié)點PN結(jié)合。寫入存取晶體管WAT,響應(yīng)寫入字線WWL1上的信號電位，使預(yù)充電 節(jié)點PN與對應(yīng)的寫入字線WBL (WBL1、 WBL2)電結(jié)合。圖35是示出圖34中所示的^f諸單元寫7v數(shù)據(jù)時的動作的信號波形 圖。在圖35中，信號線的附圖標(biāo)記采用了總標(biāo)記，例如，沒有參照寫入 字線WWL1等特定的信號線。示出對任意寫A^t象的存"j諸單元進(jìn)行寫入時 的信號波形。該圖35中所示的數(shù)據(jù)寫入的信號波形，實際上與實施例1和2中所 示的數(shù)據(jù)寫A^同樣的。只是，在寫入時，讀出位線RBL (RBL1、 RBL2 ), 維持在與源極線SL相同的電源電壓電平的H電平。由此，讀出存取晶體 管RAT,在數(shù)據(jù)寫入的時候，其柵極(讀出柵才及)即使接收H電平的信號，也能維持在不導(dǎo)通的狀態(tài)，防止在源極線SL和讀出位線RBL之間流 過電流。下面，參照圖35,簡單說明圖34中所示的##單元陣列的數(shù) 據(jù)寫入動作。在ta時刻，首先，由于進(jìn)行數(shù)據(jù)寫入，故將寫入字線WL驅(qū)動到比 電源電壓電平低的中間電壓電平的高電平。這時，還將充電線CL驅(qū)動到 接地電壓電平。現(xiàn)在，考慮向M單元MCll的數(shù)據(jù)寫入。寫入位線WBL 是L電平。由此，^f諸單元MC11中，預(yù)充電節(jié)點PN被驅(qū)動到接地電壓 電平。此外，這時，由于充電線CL的電壓電平降低，通過電斜^， #^諸 節(jié)點SN的電壓電平從H電平P爭低到L電平。當(dāng)寫入數(shù)據(jù)"0"時，寫入 位線WBL維持在L電平。在這種狀態(tài)下，在寫入用的存取晶體管WAT中 形成溝道，預(yù)充電節(jié)點PN維持在與寫7v位線WBL1相同的電壓電平。在tb時刻，即4吏將充電線CL (CL1)驅(qū)動到H電平，當(dāng)^f諸晶體 管ST中形成溝道時，預(yù)充電節(jié)點PN的電位也傳^J'j存儲晶體管ST的溝 道形成區(qū)域。從而，通過溝道阻塞(channel block)作用，存儲節(jié)點 SN的柵^M合所引起的電壓上升得到抑制，其電壓電平只上升一點。在tc時刻，將寫入字線WWL (WWL1)驅(qū)動到L電平，從而，寫入用 的存取晶體管WAT處于不導(dǎo)通的狀態(tài)。之后，預(yù)充電節(jié)點PN通過該^j諸 晶體管ST以來自源極P艮線SL的充電電荷進(jìn)行充電，其電壓電平恢復(fù)到 H電平。在td時刻，開始寫7v數(shù)據(jù)"1"。這時，首先，將寫入字線WWL驅(qū)動 到高電平(中間電壓電平)，并將充電線CL /人電源電壓電平的H電平， 馬區(qū)動到接地電壓電平的L電平。從而，在寫A^j"l^f諸單元MC11中，預(yù) 充電節(jié)點PN變成接地電壓電平。由于該充電線CL的電位下降，務(wù)賭L 電平數(shù)據(jù)的務(wù)賭節(jié)點SN的電平降^Jij接地電壓電平。該預(yù)充電節(jié)點PN進(jìn)行預(yù)充電之后，在te時刻，將寫7vf立線WBL驅(qū) 動到與寫入字線WWL相同的中間電壓電平的高電平。寫入用的存取晶體 管WAT,其柵極與漏極變?yōu)橄嗤碾妷弘娖?，成為不?dǎo)通狀態(tài)。寫入位線WBL的電壓電平上升之后，在tf時刻，充電線CL的電壓 電平上升到電源電壓電平的H電平。由于寫入存取晶體管WAT是不導(dǎo)通 狀態(tài)，故預(yù)充電節(jié)點PN是浮置狀態(tài)。因此，該預(yù)充電節(jié)點PN和務(wù)賭節(jié)點SN由于充電線之間的電斜給，而被驅(qū)動到電源電壓電平的H電平。 這時，對應(yīng)的讀出存取晶體管RAT的柵極電位，也變?yōu)殡娫措妷弘娖?。但是，讀出位線RBL被預(yù)充電到電源電壓電平，由于讀出存取晶體管RAT的柵、源和漏極都是同一電位，故維持不導(dǎo)通狀態(tài)，對應(yīng)的讀出位線RBL不會產(chǎn)生電位變化。將讀出位線RBL預(yù)充電到與充電線CL的H電平相同的電壓電平，從而在寫入時，能夠抑制從讀出位線流過不必要的電流。而且，在該數(shù)據(jù)寫入時，如之前的文獻(xiàn)4所示，在H數(shù)據(jù)寫入時，該寫入次序(sequence)中，寫入位線被驅(qū)動到比寫入字線更高的電壓 電平。這時，充電線CL也同樣從H電平變?yōu)長電平。在這種狀態(tài)下，由 于充電線CL和源極線SL之間的高電壓，通過GIDL(柵極感應(yīng)漏極泄漏)， 從源極線SL向體區(qū)域輸入空穴，使其電位上升。之后，使充電線CL的 電壓上升，通過體區(qū)域和充電線的電斜^，其電壓電平上升到H電平。 在該寫入次序中，務(wù)賭節(jié)點SN的電壓電平能夠趙ij充分高。圖36是示出數(shù)據(jù)讀出時的動作的信號波形圖。下面，參照圖36說 明圖34中所示的##單元陣列的數(shù)據(jù)讀出。在數(shù)據(jù)讀出時，寫入字線WWL和寫入位線WBL是接地電壓電平L電 平。因此，存儲單元MC (MCll、 MC12、 MC21、 MC22)中，寫入存取晶體 管WAT處于不導(dǎo)通狀態(tài)，預(yù)充電節(jié)點PN處于浮置狀態(tài)。數(shù)據(jù)讀出時，與選擇行對應(yīng)的充電線CL維持在H電平，與非選捧行 對應(yīng)的充電線CL被驅(qū)動到L電平。這種情況下，由于務(wù)賭晶體管的柵極 和體區(qū)域之間的電斜馬合，非選擇行的存儲單元的存儲晶體管ST的體區(qū) 域和預(yù)充電節(jié)點的電壓電平降低。從而，非選擇行的讀出存取晶體管RAT 的才冊電壓，與^f諸凄t據(jù)無關(guān)，變?yōu)長電平(接地電壓電平以下)。即，即使^f渚節(jié)點SN中^f諸了 H電平的數(shù)據(jù)，由于充電線CL降低 到L電平，該^4者節(jié)點SN的H數(shù)據(jù)的電壓電平也降^JiJ接地電壓電平以 下，其電壓電平變?yōu)樵礃O線SL的電壓以下。因此，在讀出時，即使將讀 出位線RBL維持在例如接地電壓電平，非選擇行的讀出存取晶體管RAT 的柵電壓也變?yōu)樵?漏極電壓以下，維持在不導(dǎo)通狀態(tài)。選擇行的充電線維持在H電平。^i^擇列的讀出位線RBL驅(qū)動到接地電壓電平或者比電源電壓低的規(guī)定的讀出電壓電平。選擇行JLi4擇列的^H諸單元的讀出存取晶體管，其柵電壓被設(shè)定為對應(yīng)于^f諸數(shù)據(jù)的電壓電平，其源極成為與讀出位線連接的雜質(zhì)區(qū)域。由此，源擬戟SLM 出位線RBL之間流必于應(yīng)于，數(shù)據(jù)的電流，能夠進(jìn)行數(shù)據(jù)的讀出。非 選擇列的讀出位線維持在電源電壓的H電平。即，選擇列非選擇行的^f渚單元中，讀出存取晶體管的柵極電位是 與體區(qū)ii^目同的L電平，源才雄SL的電壓是H電平，以及讀出位線的電壓是接地電壓電平。在這種狀態(tài)下，讀出存取晶體管的源極是連接在讀 出位線的雜質(zhì)區(qū)域，但是柵極和源極具有同樣的電位，維持在不導(dǎo)通狀 態(tài)。此外，選擇行非選擇列的^f諸單元中，讀出存取晶體管的柵電壓是 對應(yīng)于體區(qū)域的電壓電平的電壓，與源極線SL連接的雜質(zhì)區(qū)域是H電平、 與讀出位線RBL連接的雜質(zhì)區(qū)^A電源電壓的H電平。因此，讀出晶體 管與存一諸數(shù)據(jù)無關(guān)，其柵極電^^源極電壓電平以下，維持在不導(dǎo)通狀 態(tài)。從而，即使將讀出柵極與存儲晶體管的體區(qū)域結(jié)合，也不會產(chǎn)生非 選擇存儲單元的誤讀出，能夠正確地進(jìn)行選擇##單元的數(shù)據(jù)讀出。數(shù)據(jù)讀出結(jié)束后，將非選擇行的充電線CL再一次驅(qū)動到電源電壓電 平的H電平。由此，在非選擇行的存禍單元中，通過電斜給，存儲晶 體管ST的體區(qū)域的電壓電平恢復(fù)到原來的電壓電平。由此，能夠防止非 選擇賴單元的數(shù)據(jù)破壞。圖37是示出本發(fā)明實施例5的半導(dǎo)^ft裝置中驅(qū)動充電線CL的 部分的一例結(jié)構(gòu)的示意圖。在圖37中，在寫入端口控制部分中，設(shè)置有 寫入充電線選擇驅(qū)動電路260、和按照該寫入充電線選擇驅(qū)動電路的輸 出信號而驅(qū)動充電線CL的寫A^電線驅(qū)動器262。寫入充電線選擇驅(qū)動電路260包括解碼寫入行地址信號WXAD的 AND型解碼電路G20、按照該AND型解碼電路G20的輸出信號和寫入充電 線驅(qū)動時序信號WCLX產(chǎn)生充電線驅(qū)動時序信號的AND電路G21。寫入充電線驅(qū)動器262，由三態(tài)反相緩沖器構(gòu)成，在讀出指示信號 RENZ被激活時(L電平時)，呈輸出高阻^Pl犬態(tài)。在讀出端口控制部分，設(shè)置有讀出充電線選擇驅(qū)動電路264、按照該讀出充電線選擇驅(qū)動電路264的輸出信號而驅(qū)動充電線CL的讀出充電 線驅(qū)動器266。讀出充電線選擇驅(qū)動電路264包括接受讀出行地址信號RXAD的 AND型解碼電路G22、以及接受AND型解碼信號G22的輸出信號M出充 電線激活時序信號RCLXZ的NOR電路NG20。該讀出充電線選擇時序信號 RCLXZ,在激活時是L電平。讀出充電線驅(qū)動器266由三態(tài)反相緩沖器構(gòu)成，在寫入才莫式(mode ) 指示信號WENZ被激活時，設(shè)定為輸出高阻抗?fàn)顟B(tài)。寫入模式指示信號 WENZ在^j敫活時，是L電平。圖38是示出圖37中所示的充電線驅(qū)動部分的動作的信號圖。下面， 參照圖38說明圖37中所示的充電線驅(qū)動部分的動作。#^^犬態(tài)中，寫入才莫式指示信號WENZ和讀出才莫式指示信號RENZ都 是H電平。因此，充電線驅(qū)動器262和266中，三態(tài)反相緩沖器都處于 激活狀態(tài)。寫入充電線激活時序信號WCLX是L電平，讀出充電線激活時 序信號RCLXZ是H電平。因此，充電線選擇驅(qū)動電路260和264的輸出 信號都是L電平，充電線CL,通過充電線驅(qū)動器262和266而維持在電 源電壓電平的H電平。在寫入模式的時候，首先寫AM式指示信號WENZ變?yōu)長電平，將讀 出充電線驅(qū)動器266設(shè)定為輸出高阻抗?fàn)顟B(tài)。這種狀態(tài)下，在寫入充電 線選擇驅(qū)動電路260中，按照寫入行地址信號WXAD進(jìn)行解碼動作。根據(jù) 寫入充電線驅(qū)動時序信號WCLX的激活，對應(yīng)于選"^行的充電線CL被驅(qū) 動到L電平。非選"^行的充電線CL,由于AND型解碼電路G20的輸出信 號是L電平，通過寫入充電線驅(qū)動器262,非選擇行的充電線CL維持在 電源電壓VDD電平。寫入片莫式結(jié)束后，寫入模式指示信號WENZ變?yōu)镠電平。相應(yīng)地，寫 7v端口變?yōu)榇龥_;M犬態(tài)，充電線CL通過充電線驅(qū)動器262和266維持充電 到電源電壓電平。在讀出模式時，讀出模式指示信號RENZ變?yōu)長電平，相應(yīng)地，寫入 充電線驅(qū)動器262 — 皮設(shè)定為輸出高阻4W犬態(tài)。讀出充電線驅(qū)動器266, 由于寫入模式指示信號WENZ是H電平，而維持在激活狀態(tài)。在讀出充電線選擇驅(qū)動電路264中，按照讀出行地址信號RXAD進(jìn)行解碼動作，AND型解碼電路G22的輸出信號，相對于選擇行變?yōu)镠電平， 相對于非選擇行變?yōu)長電平。接著，當(dāng)讀出充電線激活時序信號RCLXZ變?yōu)長電平時，N0R電路 NG20作為反相器工作。相對于選擇行，AND型解碼電路G21的輸出信號 是H電平，因此，充電線CL在待機(jī)時維持在同樣的電源電壓電平。另一 方面，在非選擇行中，由于AND型解碼電路G22的輸出信號時L電平， 故讀出充電線激活時序信號RCLXZ變?yōu)長電平，NOR電路NG20的輸出信 號變?yōu)镠電平，相應(yīng)地，充電線CL通過讀出充電線驅(qū)動器266而#:驅(qū)動 到接地電壓電平。讀出結(jié)^，讀出模式指示信號RENZ變?yōu)镠電平，寫入充電線驅(qū)動 器262彬敫活。這時，在讀出結(jié)^，讀出充電線激活時序信號RCLXZ 恢復(fù)到H電平，充電線選擇驅(qū)動電路264的輸出信號是L電平。因此， 充電線CL通過兩側(cè)的充電線驅(qū)動器262和266,維持在電源電壓電平。通過采用該圖37中所示的一例結(jié)構(gòu)，能夠在寫入時和讀出時對充電 線CL在選擇狀態(tài)時的電壓電平進(jìn)行切換。而且，在本發(fā)明的實施例5中，也可以將寫入端口用作進(jìn)行寫入和 讀出兩者的端口。即，也可以將寫7vf立線用作讀出位線，而且，通過將 寫入位線也用作讀出位線，能夠進(jìn)行數(shù)據(jù)的寫入^i賣出。通#寫入端 口中設(shè)置實施例1和2中所示的端口控制電路和端口存取電路，能夠?qū)?3Jlii種結(jié)構(gòu)。jtb^卜，在本發(fā)明的實施例5中，示出了根據(jù)選擇4沐非選擇行iM4 棒性地變更充電線CL的電壓電平的例子。然而，數(shù)據(jù)讀出時，充電線 CL維持在H電平，即使根據(jù)選擇行/非選擇行^it擇性地切換源極線SL 的電壓電平，也能夠得到同樣的效果。M地，作為一個例子，可以采用下面的結(jié)構(gòu)。在數(shù)據(jù)寫入時，將 源極線SL的電壓電平i殳定為與讀出位線RBL的預(yù)充電電壓相同的電壓電 平，讀出存取晶體管的源極和漏極維持在同一電壓電平。即使務(wù)賭節(jié)點 ST的體區(qū)域SN的電壓電平隨著寫入數(shù)據(jù)而變化，也能防止通過讀出存 取晶體管流過電流。在數(shù)據(jù)讀出時，非選擇行(例如WWL1/RWL1)的源極線(例如SL1) 被設(shè)定為與提供給讀出位線(例如RBL1)的讀出電壓相同的電壓電平，選"^行的源極線(SL2 )被設(shè)定為比供應(yīng)給讀出位線的讀出電壓更低的電 壓電平。這種情況下，選擇列且非選擇行的^f諸單元(MC11)的讀出存 取晶體管(RAT)，與柵極電位無關(guān)，源極和漏極變?yōu)橥浑娢?，電流?流過。選擇列JU4擇行的存儲單元(MC21)的讀出存取晶體管的源極電 位變得比漏極電壓更低，根據(jù)柵極電位，即存儲晶體管的體區(qū)域的電壓， 從讀出位l^f選擇地向源才iU戔流過電流。在這種結(jié)構(gòu)的情況下，必須將讀出位線在數(shù)據(jù)讀出時，維持在一定 的讀出電壓電平，通過恒壓產(chǎn)生電路，向讀出位線提供一定的讀出電壓 (為了防止非選^^存儲單元由于源-漏極的電壓差而有電流流過，產(chǎn)生 誤讀出)。作為該結(jié)構(gòu)的一個例子，可以采用下面的結(jié)構(gòu)。采用源^i艮隨 器晶體管向選擇位線提供讀出電流，將選擇位線的電壓維持在對應(yīng)于源 才W艮隨器晶體管的柵極電位的電壓電平。數(shù)據(jù)的讀出J:通過沖企測流過讀 出位線的電流而進(jìn)行的。^f諸H數(shù)據(jù)時，電流流過讀出位線，在^f諸 L數(shù)據(jù)時，電流不流過讀出位線。如上所述，按照本發(fā)明的實施例5,存儲晶體管的體區(qū)域(^f渚節(jié) 點)與讀出存取晶體管的柵極結(jié)合。因此，不另外設(shè)置讀出字線，也能 夠根據(jù)^f諸數(shù)據(jù)而控制讀出存取晶體管的導(dǎo)通/不導(dǎo)通。這種情況下，通 過將充電線CL用作讀出字線，正確地只將選^f行的讀出存取晶體管變?yōu)?導(dǎo)通狀態(tài)，能夠進(jìn)行數(shù)據(jù)的讀出，從而簡化布線布圖。而且，沒必要設(shè) 置讀出字線，緩和了布線的間距條件。由此，能夠高密度地配置存儲單 元。此夕卜，^f諸單元是利用賴晶體管的體區(qū)域來儲存電荷的無電容結(jié) 構(gòu)，與之前的實施例1到4相同，能夠隨著工藝的微細(xì)化而進(jìn)行存儲單 元的4姿比例縮小。實施例6圖39是示出本發(fā)明實施例6的半導(dǎo)^H諸裝置的^f諸單元陣列的布 圖才既要的示意圖。在圖39中，構(gòu)^fJl單元MC的有源區(qū)域^目間隔排 列成矩卩糾犬。在構(gòu)M儲單元MC的有源區(qū)域中包括含有N型雜質(zhì)區(qū)域 300的N型有源區(qū)、以及含有P型雜質(zhì)區(qū)域303的P型擴(kuò)散區(qū)域302。這 些雜質(zhì)區(qū)域300和303,在X方向以同樣的M關(guān)于Y方向相對置地配置。沿著雜質(zhì)區(qū)域300和303的邊界區(qū)域JL沿著X方向連續(xù)延伸地，設(shè) 置有4冊電才及布線305a和305b。與該柵電才及布線305a和305b平行地隔 開間隔地，沿著X方向連續(xù)地配置柵電極布線307a和307b。柵電極布 線307a和307b,與P型擴(kuò)散區(qū)域302 (P型雜質(zhì)區(qū)域)相交3U也配置。 此外，柵電極布線305a和305b，分別在各自的^f諸單元MC的區(qū)域中， 具有N型雜質(zhì)區(qū)域300和沿著Y方向橫切地配置的凸部布線(突出部分) 309。與N型雜質(zhì)區(qū)域300交3U也在X方向連續(xù)延伸，分別配置有第2金 屬布線310a和310b。第2金屬布線310a和310b分別構(gòu)成源極線SL1 和SL2。jH^卜，分別與柵電極布線305a和305b平行地設(shè)有第2金屬布線312a 和312b。該第2金屬布線312a和312b,分別在圖中未示出的區(qū)域與柵 電極布線305a和305b電接觸。由柵電極布線305a和第2金屬布線312a 構(gòu)成讀出字線RWL1。由柵電極布線305b和第2金屬布線312b構(gòu)成讀出 字線RWL2。jtl^卜，與柵電極布線307a和307b平行地設(shè)置有第2金屬布線314a 和314b。該柵電極布線307a和307b,分別在圖中未示出的區(qū)域與第2 金屬布線314a和314b電接觸。由柵電極布線307a和笫2金屬布線314a 構(gòu)成寫入字線WWLl,由柵電極布線307b和第2金屬布線314b構(gòu)成寫入 字線WWL2。沿著^f諸單元MC的邊界區(qū)域，在Y方向連續(xù)地延伸，設(shè)置有笫1 金屬布線320a、 322a、 320b和322b。第1金屬布線320a和320b分別 構(gòu)成寫入字線WBL1和WBL2,第1金屬布線322a和322b分別構(gòu)成讀出 位線RBL1和RBL2。分別構(gòu)成源極線SL1和SL2的第2金屬布線310a和310b,分別在 各自對應(yīng)的^f諸單元MC的形成區(qū)域中，通itit孔/接觸325與N型雜質(zhì) 區(qū)域300電連接。第l金屬布線320a和320b,通過寫入位線接觸327, 與對應(yīng)的^^諸單元MC的P型雜質(zhì)區(qū)域303電連接。分別構(gòu)成讀出位線 RBL1和RBL2的第1金屬布線322a和322b,通過讀出位線接觸326與存 儲單元MC的N型雜質(zhì)區(qū)域電連4妻。該源才雄通孔/接觸325禾喊出位線接觸326,關(guān)于柵電極布線305a和305b各自的突出部分309對置配置。 在圖39所示的^f諸單元的結(jié)構(gòu)中，沒有設(shè)置充電線CL。利用在分別構(gòu)成讀出字線RWL1和RWL2的對冊電極布線305a和305b的正下方形成N溝道區(qū)域(體區(qū)域)作為存儲節(jié)點。由此，通過兩個晶體管元件實現(xiàn)一個雙端口賴單元。圖40是示出沿著圖39中所示的線L40-WO的剖面結(jié)構(gòu)的示意圖。在圖40中，為了簡化附圖而沒有示出上層的第2金屬布線310b、 312b和314b。在圖40中，該存儲單元MC的有源區(qū)域形^:^A絕緣膜330的表 面。該有源區(qū)域的邊界是通itt/f牛隔離區(qū)域(STI膜淺溝槽隔離膜) 336a和336b而規(guī)定的。在該元^f牛隔離區(qū)i或336a和336b之間的區(qū)》或， 隔開間隔地形成高濃度P型區(qū)域332a和332b。這些高濃度P型區(qū)域332a 和332b,構(gòu)成圖39中所示的P型雜質(zhì)區(qū)域303。在這些高濃度P型區(qū)域 332a和332b之間設(shè)有N型區(qū)域333,而且在高濃度P型區(qū)域332b和元 件隔離區(qū)域336b之間設(shè)有P型區(qū)域334。在N型區(qū)域333上，通過圖中未示出的柵絕^l莫設(shè)置有柵電極布線 307b,在P型區(qū)域334上，通過圖中未示出的柵絕纟勤莫設(shè)置有柵電極布 線305b。該柵電極布線305對應(yīng)于圖39中所示的突出部分309。圖41是示出沿著圖39中所示的線L41-L41的剖面結(jié)構(gòu)的示意圖。 在該圖41中，沒有示出上層布線，即第1金屬布線320a和320b以及第 2^r屬布線310b。在圖41中，在J^7^色纟勤莫330上，隔開間隔地形成高濃度N型區(qū)域 338a和338b。在這些高濃度N型區(qū)域338a和338b之間設(shè)有P型區(qū)域 334。高濃度N型區(qū)域338a和338b，構(gòu)成圖39中所示的N型雜質(zhì)區(qū)域 300。與圖39對應(yīng)地，高濃度N型區(qū)域338b通iiit孔/接觸與構(gòu)成源極 線SL2的笫2金屬布線31 Ob連接。高濃度N型區(qū)域338,通過接觸(326 ) 與構(gòu)成寫入位線WBL1的第1金屬布線322a連接。在P型區(qū)域334的表面上，通過圖中未示出的柵絕^M設(shè)置有柵電 極布線305b (突出部分309 )。/Ail些圖39到圖41中所示，^j諸單元MC由P型SOI晶體管和N 型SOI晶體管構(gòu)成的。與實施例3相同，在數(shù)據(jù)寫入時，使用P型晶體管，數(shù)據(jù)的讀出使用N型晶體管。然而，與實施例3不同的是，沒有設(shè) 置充電線。采用讀出用的N型SOI晶體管，作為按照該充電線電位在體 區(qū)域中存儲電荷即數(shù)據(jù)的存儲晶體管。圖42是進(jìn)一步m地示出圖39中所示的^f諸單元MC的配置的示意 圖。在^^諸單元MC的區(qū)域(有源區(qū)域)中，N型雜質(zhì)區(qū)域300中，在高 濃度N型區(qū)域338a和338d之間，設(shè)有倒T字形的柵電極布線305b。在 該柵電極布線305b的下部，形成P型體區(qū)域(334 )。高濃度N型區(qū)域 338a和338b,分別通過接觸326和通孔"妻觸327,與讀出位線RBL和 源才AI戔SL電il:4妾。在P型雜質(zhì)區(qū)域302中，在柵電極布線307b的下方形成N型區(qū)域 333。該N型區(qū)域333的兩側(cè)，關(guān)于柵電極布線307b相對置地i殳有高濃 度P型區(qū)域332a和332b。高濃度P型區(qū)域332,通過接觸327與寫入位 線WBL連接。由高濃度P型區(qū)域332b、 P型區(qū)域334、高濃度N型區(qū)域 338a和338b、以"j冊電杉L布線305b，構(gòu)威^f諸^t據(jù)和讀出存、諸lt提的 ##/讀出存取晶體管SRAT。 P型區(qū)域334構(gòu)成該##/讀出存取晶體管 SRAT的體區(qū)域。由高濃度P型區(qū)域332a、 332b與N型區(qū)域333和柵電極布線307b, 構(gòu)成進(jìn)行數(shù)據(jù)寫入的寫入存取晶體管PWAT。 N型區(qū)域333構(gòu)成寫入存取 晶體管PWAT的體區(qū)域。寫入存取晶體管PWAT導(dǎo)通時，存儲/讀出存取晶 體管SRAT的體區(qū)域與寫入位線結(jié)合。因此，數(shù)據(jù)寫入時，從寫入位線 WBL向高濃度P型區(qū)域332b傳送的電荷，向P型區(qū)域334傳送并儲存。 因此，與圖20所示的實施例3的存儲單元結(jié)構(gòu)相同，通過直接向體區(qū)域 寫入電荷，能夠得到與實施例3相同的凌t^。此外，P型區(qū)域334形成為倒T字形，其面積能夠比圖20中所示的 ##單元結(jié)構(gòu)更大，并能夠得到更大的體區(qū)域，即電荷儲存區(qū)域。jH^卜， 在m/讀出存取晶體管SRAT中，構(gòu)成源和漏區(qū)域的雜質(zhì)區(qū)域338b和 338a,沿著柵電極布線延伸的方向，關(guān)于柵電極的突出部分309相對置 地配置。因此，與圖20中所示的存儲單元結(jié)構(gòu)相比，Y方向(參照圖39 ) 的長度能夠更短。此外，由于未沒置存儲晶體管，故能夠減小存儲單元 的尺寸。圖43是從圖39到圖42中所示的##單元的電氣等效電路圖。在圖43中，對應(yīng)于圖39中所示的##單元的平面布圖，示出了 2 4亍2列配 置的^^諸單元MC11、 MC12、 MC21和MC22。^f諸單元MC (MCll、 MC12、 MC21、 MC22的總稱)包括P型寫入存 取晶體管PWAT和N型存儲/讀出存取晶體管SRAT。該P型寫入存取晶體 管PWAT的一個導(dǎo)通節(jié)點與對應(yīng)的寫入位線WBL (WBL1 、WBL2的總稱)連接， 另一個導(dǎo)通節(jié)點與存儲/讀出存取晶體管SRAT的體區(qū)域(存儲節(jié)點SN) 連接。##/讀出存取晶體管SRAT，其一個導(dǎo)通的節(jié)點(源極節(jié)點)與 對應(yīng)的源才賦SL (SL1、 SL2的總稱)連接，另一個導(dǎo)通的節(jié)點(漏極節(jié) 點)與對應(yīng)的讀出位線RBL (RBL1、 RBL2的總稱)連接。在該圖43中示出的存儲單元MC的結(jié)構(gòu)中，通過與圖23中所示的存 儲單元的配置相比較明顯可以看出，圖23中所示的讀出存取晶體管ATR 和^f諸晶體管ST，在本實施例6中由一個^f諸/讀出存取晶體管SRAT形 成。因此，每個^j諸單元中晶體管元件的數(shù)量減少了一個，能夠減小存 儲單元的尺寸。另夕卜，在這種情況下，在^f諸單元MC中，分別設(shè)置了寫 入端口 (寫入位線和寫入字線)和讀出端口 (讀出位線和讀出字線)，能 夠?qū)崿F(xiàn)雙端口存儲單元。圖44是示出圖43中所示的##單元的數(shù)據(jù)寫入動作的信號波形圖。 該圖44所示的信號波形圖與圖21中所示的信號波形圖相比，除了沒有 設(shè)置充電線CL2、以及務(wù)賭節(jié)點SN與讀出存取晶體管SRAT的體區(qū);射目 同這一點^Jt， ^f也都相同的。因此，進(jìn)行與實施例3相同的數(shù)據(jù)寫入 動作。下面，參照圖44中所示的信號波形圖，簡單說明圖39到圖43所示的^f諸裝置的數(shù)據(jù)的寫入動作。在待才幾狀態(tài)中，寫入字線WWL2是電源電壓電平，此外，寫入位線 WBL1 ;|_4妻地電壓電平。讀出字線RWL2在lt據(jù)寫入時，維持在非選擇狀 態(tài)的L電平。因此，存儲/讀出存取晶體管SRAT的體區(qū)域即P型區(qū)域334 中不形成溝道，N型區(qū)域338a和338b處于隔離狀態(tài)。此外，P型區(qū)域 334趙ij務(wù)賭節(jié)點的作用，維持在與^f諸數(shù)據(jù)相對應(yīng)的電位。此外，在#^1^犬態(tài)中，寫入位線WL1是L電平或比L電平更低的LL 電平，是比寫入字線WWL2更低的電壓電平。因此，P型寫入存取晶體管 PWAT中，在N型區(qū)域333中不形成溝道，P型區(qū)域332a和332b處于隔 離狀態(tài)。在L數(shù)據(jù)寫入時，首先，寫入位線WBL1被設(shè)定為L電平，接著，寫 入字線WWL2被驅(qū)動到選擇狀態(tài)的L電平。寫入字線WWL2的L電平，可 以是與寫入位線WBL1的電壓電平相同，此外，也可以是更低的電壓電平。 因此，與實施例3中相同，選擇狀態(tài)的寫入字線WL的L電平，可以是 接地電壓電平，此外，也可以是負(fù)電壓電平。此外，最好，寫入位線WBL 在數(shù)據(jù)寫入時的L電平是接地電壓電平，LL電平是負(fù)電壓。在這種狀態(tài)下，在選擇^4^者單元MC21中，圖42中所示的N型區(qū)域 333中形^型層(溝道)。寫7vf立線WLl的L電平的電壓，通過P型區(qū) 域332a、 N型區(qū)域333和P型區(qū)域332b傳iiUijP型區(qū)域334。因此，存 儲節(jié)點SN,即，構(gòu)^f諸/讀出存取晶體管SRAT的體區(qū)域的P型區(qū)域334 的電壓電平， 一皮i殳定為L電平，并寫入L數(shù)據(jù)。選^^亍且非選擇列的存 儲單元中，寫入位^ALL電平，是選^r狀態(tài)的寫入字線WL2的電壓電 平以下的電壓電平，維持P型寫入存取晶體管PWAT是不導(dǎo)通狀態(tài)。非選 擇行JLit擇列的^f渚單元中，寫入字^AH電平，P型寫入存取晶體管 PWAT維^t在不導(dǎo)通狀態(tài)。數(shù)據(jù)寫入結(jié)束后，將寫入字線WWL2驅(qū)動到非選擇狀態(tài)的H電平，將 寫入位線WBL1驅(qū)動到待才;M犬態(tài)的LL電平。由此，向圖43中所示的存儲 單元MC21寫入L數(shù)據(jù)結(jié)束。在H數(shù)據(jù)寫入時，寫入位線WBL1從待才;M犬態(tài)的LL電平被驅(qū)動到H 電平。寫入字線WWL2依然是H電平，P型寫入存取晶體管PWAT中不形 成溝道，維持在不導(dǎo)通狀態(tài)。接著，選擇的寫入字線WL2被驅(qū)動到L電平。相應(yīng)地，選擇^(諸單 元MC21的N型區(qū)域333中形成反型層，寫入位線WBL1上的H電平電壓 通過P型區(qū)域332b傳iiiij存儲節(jié)點SN (P型區(qū)域334 )，其電壓電平上 升。這時，讀出字線RWL2的電壓電平是L電平，^f諸/讀出存取晶體管 SRAT維持在不導(dǎo)通狀態(tài)，能夠可靠地^H諸節(jié)點SN寫入H數(shù)據(jù)。在該選擇行且非選擇列的^f諸單元中，對應(yīng)的寫入位線WBL是LL 電平，P型寫入存取晶體管PWAT維持在不導(dǎo)通狀態(tài)。非選4f行的存、諸單 元中，寫入字線WWL是H電平，與寫入位線的電位無關(guān)，P型寫入存取 晶體管PWAT維持在不導(dǎo)通狀態(tài)。寫^v^吉束后，再次將該寫入字線WWL2驅(qū)動到例如電源電壓電平的H電平。jtb^卜，將寫7v位線WBL1設(shè)定為比寫入字線WL的L電平電位更低 的LL電平，將P型寫入存取晶體管PWAT設(shè)定為不導(dǎo)通狀態(tài)。因此，在該實施例6中，也能夠通過寫入存取晶體管PWAT從寫入位 線向務(wù)賭節(jié)點直接注入電荷，設(shè)定其電壓電平。因此，在數(shù)據(jù)寫入中， 能夠得到與實施例3相同的效果。圖45是示出圖43所示的對^j諸單元MC21進(jìn)行數(shù)據(jù)讀出時的動作波 形的圖。圖45所示的信號波形圖，除了沒有設(shè)置充電線CL2這一點^卜， 與圖22中所示的信號波形圖是一樣的。下面，參照圖45簡單說明圖43 中所示的^^諸單元MC21的^f諸數(shù)據(jù)的讀出動作。在數(shù)據(jù)讀出時，寫入字線WWL2維持在非選擇狀態(tài)的H電平，jtb^卜， 寫入字線WBL1也維持在待才;^犬態(tài)的LL電平。將讀出字線RWL2從非選擇 狀態(tài)的L電平驅(qū)動到選^^狀態(tài)的H電平。這種情況下，對應(yīng)于P型區(qū)域 334、即^f諸節(jié)點SN的##數(shù)據(jù)，決定^f諸/讀出存取晶體管SRAT的閾 值電壓，該^f諸/讀出存取晶體管SRAT對應(yīng)于^f諸數(shù)據(jù)，變?yōu)閷?dǎo)通或者 不導(dǎo)通狀態(tài)。讀出字線RBL1維持在接地電壓電平。源柘哉SL是電源電 壓電平的H電平。^f諸單元MC21的##數(shù)據(jù)，在H數(shù)據(jù)的情況下，其務(wù)賭節(jié)點SN， 即存儲/讀出存取晶體管SRAT的體區(qū)域的電位較高，其闊值電壓被設(shè)定 為較低的狀態(tài)。因此，在^f諸H數(shù)據(jù)時，^f諸/讀出存取晶體管SRAT維 持在導(dǎo)通狀態(tài)，從源才雄向讀出位線RBL1提供電流。同時，在^f諸/讀 出存取晶體管SRAT ^f諸了 L數(shù)據(jù)，其閾值電壓高的情況下，^f諸/讀出 存取晶體管SRAT變?yōu)椴粚?dǎo)通狀態(tài)，不從源才雄SL向讀出位線RBL1提供 電流。通過檢測讀出位線RBL1的電流，能夠進(jìn)行數(shù)據(jù)的讀出。在本實施例6中，與實施例3的存儲單元結(jié)構(gòu)相比，不需要^j諸數(shù) 據(jù)用的充電晶體管，除了能夠P軔^f諸單元尺寸的效果^卜，還能夠得 到與實施例3相同的效果，實現(xiàn)同樣的動作。而且，作為該，單元的制造工序，可以采用通常的SOI晶體管的 制造工序。即，在體區(qū)域和柵電極布線形成之后，相對于N型雜質(zhì)和P 型雜質(zhì)注入?yún)^(qū)域設(shè)置開口部分。通過該開口部分，進(jìn)行N型雜質(zhì)和P型 雜質(zhì)的低濃度離子注入，形成體區(qū)域和低濃度源/漏極雜質(zhì)區(qū)域。 相對于高濃度N型雜質(zhì)區(qū)域和高濃度P型雜質(zhì)區(qū)域設(shè)置開口部分，進(jìn)行高濃度的N型雜質(zhì)和P型雜質(zhì)的注入，形成源/漏極區(qū)域。因此，采用通 常的SOI晶體管的形成工序，能夠形威^4^諸單元晶體管。然而，此處， 參照圖46到圖48說明也適用于實施例1到5的^f諸單元晶體管的其它 制造工藝。圖46A、圖47A和圖48A,示出了沿著圖39所示的平面布圖的線 L40-L40的剖面結(jié)構(gòu)的P型雜質(zhì)注入工序，圖46B、圖47B和圖48B中， 示出了沿著圖39所示的平面布圖的線L41-L41的剖面結(jié)構(gòu)的N型雜質(zhì)注 入工序。這些P型雜質(zhì)注入工序和N型雜質(zhì)注入工序在不同的工序中進(jìn)行。圖46A中，首先，在埋入絕^M 340上，通過通常的工序形成N型 區(qū)域333和P型區(qū)域334以及4冊電極布線307b和305b。接著，在P型 雜質(zhì)注入?yún)^(qū)域上設(shè)置開口部分。即，以柵電極布線307b和305b作為掩 模，在該區(qū)域350a和350b中以低濃度離子注入P型雜質(zhì)。該區(qū)域350a 和350b是之后形成為高濃復(fù)P型區(qū)域(源/漏區(qū)域)332a和332b的區(qū) 域。在圖46B中，同樣，形成i仏絕^l莫340、 P型區(qū)域334和柵電極布 線305b之后，在以低濃度注入該N型雜質(zhì)的區(qū)域中設(shè)置開口部分。在這 種情況下，M過柵電極布線305b,對區(qū)域352a和352b以低濃度注入 N型雜質(zhì)。這些區(qū)域352a和352b是之后形成為高濃度N型區(qū)域338a和 338b的區(qū)域。可以先進(jìn)行該P型雜質(zhì)注入工序和N型雜質(zhì)注入工序中任 意一個。接著，參照圖47A,在圖46所示的低濃度P型雜質(zhì)注入之后，在整 個襯M面上，形成層間絕纟斜莫352。之后，相對于形成為高濃度P型 雜質(zhì)區(qū)域的區(qū)域350a,在層間絕^勤莫352上設(shè)置貫通孔356a。同時，關(guān)于N型雜質(zhì)區(qū)域，在圖46B所示的低濃度N型雜質(zhì)注入之 后，在圖47(B)中，形成層間絕多勤莫352之后，相對于區(qū)域352a和352b, 在層間絕*勅莫352上形成貫通孔356b和356c。在圖48A中，在圖47A所示的貫通孔形成之后，通過貫通孔356a 以高濃度注入P型雜質(zhì)，區(qū)域350a的P型雜質(zhì)的濃度升高，形成高濃度 P型區(qū)域332a。在剩下的區(qū)域中，由于層間絕纟剠莫352，不進(jìn)行離子注 入。在圖48B中，圖47B所示的貫通孑L形成工序^，通過貫通孔356b 和356c注入N型雜質(zhì)區(qū)域，區(qū)域352a和352b的雜質(zhì)濃;l升高。由此， 形成高濃度N型區(qū)域338a和338b。在該制造工藝中，與^f諸/讀出存取晶體管SRAT的體區(qū)^^目鄰的P 型區(qū)域350b,是低濃度的雜質(zhì)區(qū)域。然而，該區(qū)域350b,由于只要求向 ^H諸/讀出存取晶體管SRAT的體區(qū)域中傳送電荷，不會產(chǎn)生特殊的問題。 在該P型區(qū)域350b是高濃度雜質(zhì)區(qū)域的情況下，形成貫通孔并以高濃度 注入P型雜質(zhì)。而且，圖47A、圖47B、圖48A和圖48B所示的工序中，形成層間絕 纟勤莫352并形成用于注入雜質(zhì)的貫通孔的情況下，進(jìn)行P型雜質(zhì)區(qū)域的 情況下，不形成用于注入N型雜質(zhì)的貫通孔。同樣，在N型雜質(zhì)的注入 時，不設(shè)置用于注入P型雜質(zhì)的貫通孔。這些雜質(zhì)注入工序，分別在其 它工程中進(jìn)行。在圖48A和48B所示的工序結(jié)束^^,再次形成貫通孔， 相對于笫1金屬布線形成接觸，接著，形成第l金屬布線，形成寫入位 線和讀出位線，并相對于源極線形成用于形成通孔的中間層。如圖46A和圖46B到圖48A和圖48B中所示，在層間絕^l莫中設(shè)置 貫通孔，通過有選擇地進(jìn)行離子注入，能夠僅^^必要的區(qū)域中，進(jìn)行 高濃度的雜質(zhì)注入而形成高濃度雜質(zhì)區(qū)域。而且，通過由貫通孔356a-356c注入離子而進(jìn)行雜質(zhì)注入之后，通過進(jìn)行熱處理，能夠?qū)⒆⑷氲碾s 質(zhì)擴(kuò)散，并能夠使各區(qū)域的雜質(zhì)濃度升高。通過該貫通孔進(jìn)4亍雜質(zhì)離子注入，例如圖42所示，i殳置T字形柵電 極布線，即使在讀出柵電極布線兩側(cè)的導(dǎo)電類型不同的情況下，也能夠 可靠i&于必要的區(qū)域進(jìn)行高濃度的雜質(zhì)注入。不用設(shè)置隔離區(qū)域，能夠 并列設(shè)置導(dǎo)電類型不同的寫入存取晶體管和^^諸/讀出存取晶體管。而且， >人圖46A和圖46B到圖48A和圖48B所示的制造工藝，也可 以用作實施例1到5的存儲單元晶體管的制造工藝。變形例圖49是示出本發(fā)明實施例6的變形例的存、諸單元MC的平面布圖的 示意圖。該圖49所示的存+者單元MC的構(gòu)成，在以下幾點與圖42所示的 ^f渚單元的平面布圖的構(gòu)成不同。即，構(gòu)威^f諸/讀出存取晶體管的源區(qū)域的高濃度N型區(qū)域338a中，不連接在源極線SL，而通過下部的貫通 孑L (接觸)365從襯底側(cè)提供電源電壓Vdd。在該圖49所示的^ft單元 的平面布圖的其它構(gòu)成，與圖42所示的^f諸單元的平面布圖相同，對應(yīng) 的部分釆用相同的附圖標(biāo)記，省略其詳細(xì)說明。圖50是示出沿著圖49所示的線L50-L50的剖面結(jié)構(gòu)的示意圖。在 該圖50所示的結(jié)構(gòu)中，i仏絕鄉(xiāng)刻荑330形#半《^#底區(qū)域360的表 面上。向該半^#底區(qū)域360提供電源電壓Vdd作為偏置電壓。高濃 度P型區(qū)域332a,通過接觸327與寫入位線WBL結(jié)合。該圖50所示的 ^f諸單元剖面結(jié)構(gòu)的其它結(jié)構(gòu)，與圖40所示的^f諸單元的剖面結(jié)構(gòu)相 同，對應(yīng)的部分采用相同的附圖標(biāo)記，省i9^其詳細(xì)"i兌明。該半"!^十底區(qū)域360,可以是晶片級的襯底，此外，也可以是在 配置##舉元陣列的區(qū)域中形成的阱區(qū)域。在該阱區(qū)域中，形成埋M色 ^!莫330,在a/v絕多勤莫330中形成開口部分，并形成源接觸。接著， 在外延生長了石封莫之后，采用從例如圖46A和圖46B到圖48A和圖48B 所示的工藝形威^f諸單元晶體管。圖51是示出沿著圖49所示的線L51-L51的剖面結(jié)構(gòu)的示意圖。在 圖51中，高濃度N型區(qū)域338a,通it^SX絕》勤莫330中形成的貫通 孔(接觸)365而與襯底360電連接。另一方面，高濃度N型區(qū)域338b, 通過接觸326與讀出位線RBL連接。在該高濃度N型區(qū)域338a和338b 之間，P型區(qū)域334配置為存儲/讀出存取晶體管的體區(qū)域。在該P型區(qū) 域334上，配置有構(gòu)成讀出字線RWL的柵電極309。在S^絕纟勤莫330上外延生，莫之前，預(yù)先形成接觸(貫通孔)365。圖52是本發(fā)明實施例6的變形例的##單元陣列的電氣等效電路 圖。圖52所示電氣等效電路圖與圖43所示的電路圖在以下幾點，其構(gòu) 成不同。即，^^f諸單元MC11、 MC12、 MC21和MC22中，^f諸/讀出存取 晶體管SRAT的源節(jié)點與電源節(jié)點Vdd結(jié)合。未設(shè)置源招哉SL( SL1, SL2 )。 然而，能夠掩沒置源極線SL的區(qū)域月作設(shè)置讀出字線和寫入字線的布線 區(qū)域，緩和第2金屬布線的間距條件。而且，該^i者單元陣列的平面布圖，在之前的圖39所示的存4諸單元 陣列中，除了構(gòu)成源極線SL的笫1金屬布線310a和310b ^>卜，其他布線布圖是相同的。而且，高濃度P型區(qū)域332b可以^_^^前的圖47A和圖48A中所示的 低濃度的P型雜質(zhì)區(qū)域。》W卜，圖51和圖52中所示的^f諸單元的構(gòu)成，也可以適用于源極 線SL被固定在電源電壓電平的實施例1和2。綜上所述，如果按照本發(fā)明的實施例6,由一個晶體管構(gòu)成務(wù)賭晶 體管和讀出存取晶體管，能夠減小##單元尺寸。此外，將^f諸/讀出存 取晶體管的柵電極配置為倒T字形，能夠關(guān)于該腳部的柵電極突出部分 相對置地配置作為存儲/讀出存取晶體管的源和漏區(qū)域的雜質(zhì)區(qū)域。由 此，能夠在一個^f諸單元的形成區(qū)域中明確地隔離寫入存取晶體管和存 儲/讀出存取晶體管。此外，能夠?qū)懭氪嫒【w管的一個導(dǎo)通節(jié)點(漏 極)可靠地連接到##/讀出存取晶體管的體區(qū)域。然后，通過^f諸/讀 出存取晶體管的倒T字形的體區(qū)域結(jié)構(gòu)，能夠增大電荷儲存節(jié)點的面積， 并能夠正確地根據(jù)存儲數(shù)據(jù)，在其體區(qū)域(務(wù)賭節(jié)點)中產(chǎn)生對應(yīng)的電 位變化。實施例7圖53是示出本發(fā)明實施例7的半導(dǎo)#^[諸裝置的陣列部分的平面布 圖概要的示意圖。在圖53中，相對于在Y方向相鄰的兩個^f諸單元MC,連續(xù)地形成共同的有源區(qū)域。斜目對于兩個^f諸單元的有源區(qū)域中，在 Y方向連續(xù)地形成N型有源區(qū)域400。該N型有源區(qū)域400具有高濃度N 型區(qū)域408a。itb^卜，在該^f諸單元的有源區(qū)域中，與N型有源區(qū)域400相鄰，在 其兩端設(shè)有高濃度P型雜質(zhì)區(qū)域404b和404a。在這些高濃度P型雜質(zhì) 區(qū)域404a和404b之間，設(shè)置有P型雜質(zhì)區(qū)域402。高濃度P型雜質(zhì)區(qū) 域404a和404b分別包含P型區(qū)域406a和406b。在X方向連續(xù)延伸地，隔開間隔地配置柵電極布線41 Oa 、 412a 、 41 Ob、 412b。與柵電極布線410a平行地，在其上層設(shè)置第2金屬布線414a。 第2金屬布線418a與柵電極布線412a平行地配置在柵電極布線412a的 上層。與柵電極布線41 Oa平行地，設(shè)置沿X方向延伸的第2金屬布線 418a。在柵電極布線410b和412b之間的區(qū)域上層，沿著X方向延伸地， 設(shè)置第2金屬布線416b。與柵電極布線412b平行地，在X方向直線延伸地配置第2金屬布線414b。柵電極布線410a和第2金屬布線414a,構(gòu)成寫入字線WWL1。第2 金屬布線416a構(gòu)成源極線SL1,通過源招哉通孔/接觸426與下部的N 型雜質(zhì)區(qū)域電連接。柵電極布線412a和笫2金屬布線418a,構(gòu)成讀出字線RWL1。柵電 極布線410b和第2金屬布線418b，構(gòu)成讀出字線RWL2。第2金屬布線 416b構(gòu)成源極線SL2,同樣地，通過源才及線通孔/接觸426與下部的N型 區(qū);或電i^接。柵電極布線412b和第2金屬布線414b,構(gòu)成寫入字線WWL2。在該^f諸單元陣列配置中，首先，沿著Y方向，沿著各^f諸單元的 有源區(qū)域的邊界區(qū)域,在Y方向連續(xù)延伸地配置笫l金屬布線420a、422a、 420b和422b。第1金屬布線420a和420b,通過接觸424與下部的高濃 度P型區(qū)域406a、 406b電連接。第1金屬布線422a和422b通過接觸 428,與下部的N型雜質(zhì)區(qū)域電連才妾。第1金屬布線420a和420b分別構(gòu)成寫入位線WBL1和WBL2。笫1 金屬布線422a和422b分別構(gòu)成讀出位線RBL1和RBL2。圖54是示出沿著圖53所示的線L54-L54的剖面結(jié)構(gòu)的示意圖。在 該圖54中，在i^絕^勤莫500上形成用于形成^f諸單元的有源區(qū)域，該 ^f渚單元形成的有源區(qū)域的邊界，由元件隔離區(qū)域(STI) 508a和508b 規(guī)定。在該i^7v絕緣膜500上形成N型區(qū)域505a和505b。這些N型區(qū)域 505a和505b包含在圖53所示的N型區(qū)域408a中。在N型區(qū)域505a和 505b的表面，形成高濃度P型區(qū)域504a,在N型區(qū)域505b的表面設(shè)置 高濃度P型區(qū)域504b。這些高濃度P型區(qū)域504a和504b形成得較淺， 在高濃度P型區(qū)域504a和504b的底部分別延伸N型區(qū)域505a和505b。這些高濃度P型區(qū)域504a和504b分別通過接觸424與寫入位線 WBL1連接。這些高濃度P型區(qū)域504a和504b對應(yīng)于圖53所示的P型 區(qū)域406a和406b。在N型區(qū)域505a和505b之間交替地配置P型區(qū)域503c - 503a和N 型區(qū)域502c和502b。 P型區(qū)域503a- 503c和N型區(qū)域502b、 502c分別 具有到iiJ^7v絕纟彖膜500的深度。N型區(qū)域505a、 505b、 502c和502b的表面上，隔著圖中未示出的 柵絕*斜莫分別形成柵電極布線410a、 412a、 412b和410b。柵電極布線 410a構(gòu)成寫入字線WLl，柵電極布線412a構(gòu)成讀出字線RWLl。柵電極 布線412b構(gòu)成讀出字線RWL2,柵電極布線410b構(gòu)成寫入字線WWL2。圖55是示出沿著圖53所示的線L55-L55的剖面結(jié)構(gòu)的示意圖。在 圖55所示的結(jié)構(gòu)中，在i^絕《刻莫500的表面，連續(xù)地形成P型區(qū)域 510。在該P型區(qū)域510的表面上，具有溝道形成區(qū)域510a-510d。夾 著該溝道形成區(qū)域51 Oa - 51 Od,淺淺地形成高濃度N型區(qū)域512a - 512e。通過圖中未示出的4鵬色纟韌莫在溝道形成區(qū)域510a-510d上分別形 A敗電才及布線410b、 412b、 412a和410a。高濃度N型區(qū)域512b通iiit 孑IV接觸426與源才賦SL1電連接。高濃度N型區(qū)域512c通過接觸428 與讀出位線RBL1連接。高濃度N型區(qū)域512d通iiit孑LV接觸426與源極 線SL2連接。 圖56是示出沿著圖53所示的線L56-L56的剖面結(jié)構(gòu)的示意圖。在 圖56中，在P型區(qū)域510的表面形成高濃復(fù)N型區(qū)域512d (408a)。高 濃度N型區(qū)域512d的注入深;14交淺，P型區(qū)域510延伸到高濃度N型區(qū) 域512d的底部。該高濃度N型區(qū)域512d對應(yīng)于圖53所示的N型雜質(zhì)區(qū) 域408a，并通itit孔/接觸與源相戟(SL2)連接。然而，在圖56中， 沒有示出源極線SL。如圖54到圖56中所示，高濃度P型區(qū)域，在N型區(qū)域表面淺淺地 形成，而且，高濃度N型區(qū)域在P型區(qū)域表面淺淺地形成。對于同樣的 區(qū)域，并不進(jìn)行低濃度的雜質(zhì)注入和高濃度的雜質(zhì)注入，即不進(jìn)行兩個 階段的雜質(zhì)注入，在高濃度雜質(zhì)區(qū)域中不進(jìn)行低濃度雜質(zhì)注入處理，只 進(jìn)行高濃度雜質(zhì)注/v工藝。圖57是示出本發(fā)明實施例7的M單元MC的平面布圖相無要的示意 圖。在圖57中，與P型區(qū)域503b相鄰地設(shè)有高濃度N型區(qū)域512c。該 高濃度N型區(qū)域512c連接到讀出位線RBL1 。與P型區(qū)域503b和高濃度N型區(qū)域512c相鄰，分別形成N型區(qū)域 502b和P型區(qū)域510b。在這些區(qū)域502b和510b上，設(shè)有構(gòu)成讀出字線 RWL2的4冊電才及布線412b。分別與N型區(qū)域502b和P型區(qū)域510b相鄰地配置P型區(qū)域503a和高濃度N型區(qū)域512d。與這些區(qū)域503a和512d相鄰地，配置N型區(qū) 域505b和P型區(qū)域510a。與N型區(qū)域505b和P型區(qū)域510a重疊地， 配置構(gòu)成寫入字線WWL2的柵電極布線414b。與區(qū)域505b和510a相鄰 地，配置高濃度P型雜質(zhì)區(qū)域504b和高濃度N型區(qū)域512e。高濃度P型區(qū)域504b與寫入位線WBL1電連接。高濃度N型區(qū)域512c 通過接觸與讀出位線RBL1電連接。從圖54-圖56的剖面結(jié)構(gòu)中可以看出，P型區(qū)域510延伸到高濃度 N型區(qū)域512c、 512d及512e的底部。此夕卜，N型區(qū)域505b延伸到高濃 度P型區(qū)域504b的底部。在高濃度N型區(qū)域512d的底部，P型區(qū)域503a 與P型區(qū)域510和510b電連接。因此，該P型區(qū)域503a與由高濃度N 型區(qū)域512a、 512b和512c形成的N型晶體管的體區(qū)域連通，并電連接。在圖57所示的結(jié)構(gòu)中，^f諸單元MC中，由P型區(qū)域504b、 503a 和柵電極505b形成P型寫入存取晶體管PWAT。由N型區(qū)域512d和512c 以及柵電極布線412a形成N型^f諸/讀出存取晶體管SRAT。因此，^f諸 單元的電氣等效電路變成與之前的實施例6的存儲單元相同的等效電 路。此外，數(shù)據(jù)寫入時的信號波形，與之前的圖44和圖45所示的信號 波形相同。因此，此處，不說明其具體的寫入/讀出動作，參照圖58-圖60,說明數(shù)據(jù)寫入時的電荷流動。而且，在圖58-圖60中，示出了 選擇寫入字線WWL2時的電流流動。數(shù)據(jù)寫入時，首先，將寫入字線WWL2設(shè)定為L電平。這種情況下， 如圖58中所示，寫入字線WBL2，通過高^P型區(qū)域504b和N型區(qū)域 505b表面的溝道與P型區(qū)域503a電連接，向P型區(qū)域503a傳i^于應(yīng)于 4^f諸數(shù)據(jù)的電荷。該P型區(qū)域503a,如上所述，與形成在N型晶體管形 成區(qū)域的底部的P型區(qū)域510電連接。源極線SL2是電源電壓電平，從 而，在高濃度N型區(qū)域512d下部的P型區(qū)域510中，耗>^層變窄，確保 電荷的傳it^各徑。從寫入位線向P型區(qū)域510b移動并儲存電荷。由此， 能夠?qū)fil/讀出存取晶體管SRAT的體區(qū)域，儲存對應(yīng)于^f諸數(shù)據(jù)的電 荷。此外，選擇寫入字線WWL2是L電平，在該寫入時，寫入字線下部的 P型區(qū)域510a中不形成溝道。在該這種狀態(tài)下，N型區(qū)域512e和512d ^^f皮此電隔離的狀態(tài)。在N型區(qū)域502b的兩側(cè)配置^f氐濃度的P型雜質(zhì)區(qū)域503a和503b。 讀出字線RWL2是L電平。在N型區(qū)域502b的表面不形成溝道。因此，P 型雜質(zhì)區(qū)域503a和503b維持在隔離狀態(tài)。該N型區(qū)域502b具有電荷傳 送阻止層的功能，規(guī)定傳送電荷的路徑。由于P型區(qū)域(溝道形成區(qū)域) 510b中不形成溝道，故^f諸/讀出存取晶體管SRAT維持在不導(dǎo)通狀態(tài)。 電流(空穴)從P型區(qū)域503a通過N型雜質(zhì)區(qū)域512d下部的P型區(qū)域 510流向P型雜質(zhì)區(qū)域510b,存儲/讀出存取晶體管SRAT的閾值電壓發(fā) 生變化。因此，即使擬目對于2位的^f渚單元連續(xù)形成P型區(qū)域的結(jié)構(gòu)中， 也能夠可靠^M目對于選擇^t單元的存儲/讀出存取晶體管SRAT的體區(qū) 域，儲存對應(yīng)于^f諸數(shù)據(jù)的電荷。即，在連接于源扨哉SL2的高濃度N型雜質(zhì)區(qū)域512d的下部形成P 型區(qū)域510,能夠通過該P型區(qū)域510傳送電荷。此外，如圖60中所示，讀出位線RBL1是L電平，抑制電荷進(jìn)一步 被傳送到讀出字線RWL1下部的體區(qū)域。寫入存取晶體管PWAT的體區(qū)域 中，由于未儲存電荷，故其閾值電壓沒有變化。僅^l^連接到讀出位線 RBLa的##/讀出存取晶體管SRAT的體區(qū)域儲存電荷，其闊值電壓n 變化。寫入結(jié)束后，該寫入字線WWL2上升到H電平，P型區(qū)域503a和504b 隔離，不會產(chǎn)生向?qū)懭胛痪€WBL1的注入電荷的逆流。寫入字線WWL2被驅(qū)動到非選擇狀態(tài)的H電平的情況下，P型區(qū)域 510a中形成溝道，高濃度N型區(qū)域512d和512e電結(jié)合。然而，由于寫 入位線和讀出位線是隔離的，該N型區(qū)域512e不會產(chǎn)生特別的問題。在本發(fā)明實施例7的結(jié)構(gòu)中，^^諸單元MC能夠由寫入存取晶體管和 ^f諸/讀出存取晶體管兩個晶體管構(gòu)成，并能夠得到與實施例6相同的效 果。而且，在讀出位線RBL和寫7v位線WBL延伸的方向上，沒有必要設(shè) 置元件隔離區(qū)域(STI隔離區(qū)域)來隔離^f諸單元，就能夠連續(xù)地配置 兩個#^者單元。因此，當(dāng)具有與非專利文獻(xiàn)3或4所示的單端口 TTRAM 相同的單元晶體管配置的情況下，也能夠配置高濃度的存儲單元，并能 夠?qū)崿F(xiàn)高濃度的雙端口 RAM。此外，作為##單元的制造工藝，可以采用之前的實施例6所示的制造工藝。實施例8圖61是沖K^地示出本發(fā)明實施例8的半導(dǎo)^(諸裝置的主要部分的結(jié)構(gòu)的示意圖。在圖61所示的存儲裝置的結(jié)構(gòu)中，相對于讀出位線RBL 和寫入位線WBL的對，設(shè)有交叉結(jié)合型讀出放大器S/A。在圖61中，相 對于讀出位線RBL1和寫入位線WBL1設(shè)置有交叉結(jié)合型讀出放大器S/A1， 相對于讀出位線RBL2和寫入位線WBL2設(shè)置有交叉結(jié)合型讀出放大器 S/A2。該圖61所示的##單元陣列的其它結(jié)構(gòu)，與之前的圖23所示的 ^f諸單元陣列的配置相同，對應(yīng)的部分采用了相同的附圖標(biāo)記，省略其 _洋細(xì)的^兌明。交3U吉合型讀出放大器S/A1和S/A2，具有反相器鎖存的結(jié)構(gòu)，在 激活時，將高側(cè)的位線電位驅(qū)動到電源電壓電平，將低側(cè)的位線電位驅(qū) 動到接地電壓電平。該讀出方文大器電路S/A (S/A1、 S/A2)在數(shù)據(jù)讀出 曰iifo敫活。作為該讀出放大器電路S/A的M結(jié)構(gòu)，可以由交叉結(jié)合的 PM0S晶體管和交叉結(jié)合的NM0S晶體管實現(xiàn)，并可以采用""^L的DRAM(動 態(tài)隨^l^^f諸器)的結(jié)構(gòu)。圖62是示出圖61所示的存—諸裝置的數(shù)據(jù)讀出時的信號波形的圖。 下面，參照圖62,說明圖61所示的##裝置的數(shù)據(jù)讀出動作。數(shù)據(jù)寫入時的動作波形，與之前的實施例3中參照圖21說明的動作相同。因此，省略數(shù)據(jù)寫入時的動作。數(shù)據(jù)讀出時，首先，#^擇行的讀出字線RWL (RWL2)驅(qū)動到H電 平。這時，充電線CL (CL2)是電源電壓電平的H電平。選擇行的源極 線SL (SL2)被設(shè)定為L電平(接地電壓電平)。這種情況下，寫入位線 WBL和讀出位線RBL凈皮預(yù)充電到中間電壓電平。寫入位線WBL即使被預(yù) 充電到中間電壓電平，寫入位線WWL在數(shù)據(jù)讀出時也是H電平，是比位 線預(yù)充電電壓更高的電壓電平，寫入存取晶體管維持在不導(dǎo)通狀態(tài)。此 夕卜，即使將讀出位線RBL即使預(yù)充電到中間電壓電平，在非選#^亍中， 讀出字線RWL也是L電平，讀出存取晶體管ATR是不導(dǎo)通狀態(tài)，不會產(chǎn) 生i吳讀出。該讀出字線RWL2被驅(qū)動到選擇狀態(tài)，選擇^ft單元的讀出存取晶體管ATR導(dǎo)通，則按照對應(yīng)的存儲晶體管ST的##數(shù)據(jù)(體區(qū)域的電位)， 形^A讀出位線RBL向?qū)?yīng)的源才賦SL (SL2)流過電流的^4圣。 晶體管ST的體區(qū)域的電壓高，閾值電壓低的情況下，電^A讀出位線 RBL流向源極線，位線電位P爭低。另一方面，該存儲晶體管ST的閾值電 壓坤皮設(shè)定為凈史高的狀態(tài)時，沒有電^A讀出位線RBL流向源才城SL,讀 出位線RBLi^t維持在預(yù)充電電壓電平。因此，實施例3(參照圖21到 圖23)中的##單元結(jié)構(gòu)^#出數(shù)據(jù)的理論值的關(guān)系是相反的。如上所述，^t據(jù)讀出時，對應(yīng)于選擇行的讀出字線RWL2被驅(qū)動到選 擇狀態(tài)，則與選擇的讀出位線RWL2連接的^f諸單元進(jìn)行數(shù)據(jù)讀出，各自 對應(yīng)的讀出位線RBL (RBL1、 RBL2……)的電壓電平4姿照對應(yīng)的^f諸單 元的存儲數(shù)據(jù)變化。接著，當(dāng)讀出位線的電位充分地變化時，將讀出放大器電路S/A1、 S/A2激活，將讀出位線RBL (RBL1, RBL2 )與維持在預(yù)充電電壓電平的 寫入位線的電位進(jìn)行差動放大。即，通過讀出放大器電路S/A進(jìn)行差動 放大動作時，采用寫入位線WBL (WBL1, WBL2……)作為參照位線。因 此，讀出放大器電路S/A的讀出動作結(jié)束后，讀出位線RBL和對應(yīng)的寫 入位線WBL的電壓電平變?yōu)橄喾?。讀出放大器電路S/A的讀出動作結(jié)M,將對應(yīng)于選擇行的寫入字 線WWL2驅(qū)動到選擇狀態(tài)的L電平。由此，寫入存取晶體管PWAT導(dǎo)通， ^H者晶體管ST^f絲出數(shù)據(jù)的反相值。即，當(dāng)^^諸晶體管ST的體區(qū)域 中儲存了空穴(正電荷)的情況下，其閾值電壓降低，空穴的儲存量少， 在這種情況下，存儲晶體管ST的閾值電壓升高。因此，當(dāng)存儲單元MC 中存儲了H數(shù)據(jù)的情況下，讀出位線的電位變低，同時，存儲了L數(shù)據(jù) 的情況下，讀出位線的電位與預(yù)充電電壓電平大致相同。寫入位線WBL,通過讀出放大器電路S/A ^皮驅(qū)動到與讀出位線RBL 相反的電壓電平。當(dāng)存儲H數(shù)據(jù)時，向?qū)懭胛痪€傳送H電平的電壓，當(dāng) 進(jìn)4亍L數(shù)據(jù)務(wù)賭時，向?qū)?v位線WBL傳送接地電壓電平的電壓。由此， ^f諸單元MC中，其^f諸數(shù)據(jù)的再寫入能夠通過讀出檢驗寫入動作進(jìn)行。 即，每當(dāng)數(shù)據(jù)讀出，向^f諸節(jié)點(^f諸晶體管ST的體區(qū)域)自動地進(jìn)行 再寫入(恢復(fù)動作)。由此，能夠抑制^f諸節(jié)點(^f諸晶體管ST的體區(qū) 域)的電位P爭^氐，并能夠長期穩(wěn)定地^#數(shù)據(jù)。當(dāng)讀出動作結(jié)束時，讀出字線RWL2和寫入字線WWL2分別被驅(qū)動到 ^敫活狀態(tài)(非選擇狀態(tài))。圖6 3是fe^地示出本發(fā)明實施例8的半導(dǎo)^f諸裝置的^M勾成的 示意圖。在圖63中，半導(dǎo)#^(諸裝置包括^#單元(圖中未示出)呈矩 卩糾犬配置的存儲單元陣列600。在##單元陣列600中，對應(yīng)于^f諸單 iW亍，設(shè)置有寫入字線WL^i賣出字線RWL,對應(yīng)于^#單元列設(shè)置有 寫入字線WBL M出位線RBL。相對于該存4渚單元陣列600,設(shè)置有選擇寫入字線的寫入字線選擇 電路602和選#^賣出字線RWL的讀出字線選擇電路604。這些字線選擇 電路602和604,在激活時，按照i4ii信號，對應(yīng)于地址指定的行選擇 寫入字線WWL和讀出字線。相對于寫入位線WBL ^出位線RBL,設(shè)有讀出放大器電路群606。 該讀出放大器電路群606,對應(yīng)于寫入位線WBL M出位線RBL設(shè)置， 即，包含分別相對于存儲單元列設(shè)置的讀出放大器電路S/A。該讀出放 大器電路群606的讀出放大器電路S/A,按照來自讀出控制電路616的 讀出放大激活信號SAE,在數(shù)據(jù)讀出日朽&敫活。為了進(jìn)行數(shù)據(jù)的寫入禾喊出，而設(shè)有寫入/讀出列選擇電路608、寫 入電路610械出電路612。寫入/讀出列選擇電路608具有分別相對 于寫入位線WBL設(shè)置的寫入列選擇柵極；按照寫入列地址信號產(chǎn)生選擇 ##單元列的寫入列選擇信號的寫入列解碼器;分別對應(yīng)于讀出位線RBL 設(shè)置的讀出列選擇柵極；以及按照讀出列地址信號而選g出列的讀出 列解碼器。按照來自寫入列解碼器的寫入列選擇信號，相對于寫入選擇 列設(shè)置的寫入列選擇柵極導(dǎo)通,將寫入選擇列的寫入位線與寫入電路610 結(jié)合。按照來自讀出列解碼器的讀出列選擇信號，讀出選擇列的讀出選 擇柵極導(dǎo)通，將讀出選擇列(讀出放大器電路)與讀出電路612結(jié)合。寫入電^各610,在數(shù)據(jù)寫入時，4安照所^^供的寫7v^^居D,向i^擇列 的寫入位線傳送內(nèi)部寫入數(shù)據(jù)。讀出電路612,在數(shù)據(jù)讀出時，緩沖處 理來自選擇列的讀出位線(讀出放大器電路)的內(nèi)部讀出數(shù)據(jù)，產(chǎn)生對 外部的讀出數(shù)據(jù)Q。為了控制上述寫入^M賣出，設(shè)有按照寫入指示信號WRITE ^r^賣出指 示信號READ,對執(zhí)行寫入中所必要的內(nèi)部動作進(jìn)行控制的寫入控制電路614、以及按照讀出指示信號READ，對讀出中所必要的內(nèi)部動作進(jìn)行控 制的讀出控制電路616。寫7v控制電路614,向?qū)懭胱志€選擇電路602 !^供寫入字線;敫活信 號WWDE。此外，寫入控制電路614控制寫入電路610和寫入/讀出列選 擇電路608的寫入列選，分的動作。讀出時，讀出控制電路616將讀 出字線激活信號RWDE提供給讀出字線選擇電路604,給讀出放大器電路 群606提供讀出放大器激活信號SAE。該讀出控制電路616進(jìn)一步控制 寫入/讀出列選擇電路608的讀出列選##分的動作，此外，控制讀出電 路612的數(shù)據(jù)讀出動作。而且，在圖63中雖然未示出，^ii設(shè)有將寫入位線WBL禾喊出位線 RBL在讀出時預(yù)充電到中間電壓電平的預(yù)充電電路。該預(yù)充電電^各可以 在數(shù)據(jù)讀出時以單觸(one-shot)的形態(tài)將寫入位線WBL禾喊出位線RBL 預(yù)充電到中間電壓，此外，在4射幾時，也可以將寫入位線WBL和讀出位 線RBL預(yù)充電到中間電壓電平。數(shù)據(jù)寫入時，停jh^寫入位線的預(yù)充電 動作。在該圖63所示的半"f^儲裝置中，數(shù)據(jù)讀出時，讀出控制電路 616,按照讀出指示READ激^i^出字線激活信號RWDE。相應(yīng)地，讀出字 線選擇電路604對地址信號AD進(jìn)行解碼，將選《#行的讀出字線RWL驅(qū)動 到選一奪狀態(tài)。當(dāng)^f諸單元的數(shù)據(jù)被讀出時，在規(guī)定的時序，讀出控制電路616激 活讀出放大器激活信號SAE。從而，讀出放大器電路群606的讀出放大 器電路S/A被激活，將讀出位線RBL和寫入位線WBL的電壓差動放大。 讀出動作結(jié)束，寫7v位線WBL M出位線RBL的電壓確定為H電平和L 電平，寫入控制電路614按照讀出指示READ激活寫入字線激活信號WWDE 。 相應(yīng)地，寫入字線選擇電路602,將讀出指示和所提供的地址信號AD — ，碼，將選擇行的寫入字線RWL驅(qū)動到選擇狀態(tài)。由此，選擇行的存 儲單元的數(shù)據(jù)通過讀出放大器電路進(jìn)行再寫入。與該再寫入動作并行，寫入/讀出列選擇電路608在讀出控制電路 612的控制下進(jìn)4t^出字線選擇，將通過讀出放大器電路放大并鎖存的 數(shù)據(jù)傳itiij讀出電路612。讀出電路612在讀出控制電路的控制下從內(nèi) 部讀出凝:據(jù)生成外部數(shù)據(jù)Q。當(dāng)讀出周期結(jié)束時，寫入控制電路614將寫入字線選擇電路602非 活性化，讀出控制電路616將讀出字線選擇電路604、讀出放大器電路 群606、寫入/讀出列選擇電路608的讀出列選，禾4出電路612進(jìn)行 非活性^ft。數(shù)據(jù)寫入時，寫7v控制電路614，按照寫入指示W(wǎng)RITE控制寫入字 線選擇電路602、寫入電路614、寫入/讀出選擇電路6 08和寫入電路610, 選擇寫入位線WBL和寫入字線WWL,從而相對于選擇行^fi4擇列的存儲 單元進(jìn)行數(shù)據(jù)的寫入。讀出控制電路616在數(shù)據(jù)寫入時處于待^M犬態(tài)， 不進(jìn)行數(shù)據(jù)的讀出動作。而且，寫入控制電路614中，在寫入時M出時，選擇寫入字線的 時序不同。該時序的調(diào)整能夠通過采用以下的結(jié)構(gòu)來實現(xiàn)。即，讀出控 制電路616中，數(shù)據(jù)讀出時，產(chǎn)生將寫入字線激活信號RWDE延遲的讀出 放大器激活信號。在寫/v控制電路中，寫入時，4安照寫^v指示W(wǎng)RITE產(chǎn) 生第一寫入行選#^敫活信號，當(dāng)讀出時，按照讀出指示READ產(chǎn)生比讀出i文大器激活信號^4遲時間更長的讀出延遲信號。生成這些寫7^亍^4#^敫 活信號M出延:Ll信號的il輯和信號，并作為寫入字線激活信號WWDE。而且，相對于寫入控制電路614讀出時，必須提供讀出;4iiM言號。 這僅^itit^用如下結(jié)構(gòu)即可解決，即在寫入端口的地址輸入電路中， 無論進(jìn)行寫入存^lii是讀出存取，都獲^U也址信號的結(jié)構(gòu)。但是，在寫 入地址信號傳送線和讀出地址信號傳送線被分別設(shè)置的情況下，在寫入 地址輸入電路中，有必要設(shè)置選擇寫入地址信號和讀出地址信號中任意 一種信號的電路。而且，在數(shù)據(jù)讀出時進(jìn)行再寫入時，可以采用使讀出字線的信號反 相后傳i^JiJ對應(yīng)的寫入字線的結(jié)構(gòu)。非選^^i賣出字線是L電平，非選擇 寫/^字^AH電平。僅^Mfc選擇行中，讀出字線是H電平，寫入字線變 為L電平。從而，各##單>^亍中，即使將讀出字線通it^相器與對應(yīng) 的寫入字線結(jié)合，也沒有問題。這種情況下，沒有必^"通過寫7U空制電 路614對寫入字線進(jìn)行選擇控制，讀出控制電路616,按照讀出放大器 激活信號的延遲信號，#^殳置在各讀出字線的三態(tài)反相器激活。jtb^卜，該實施例8中所示的再寫入動作，也可以適用于實施例4、 6 和7中所示的不設(shè)置存儲晶體管的存儲單元結(jié)構(gòu)，并能夠得到同樣的效果。此外，來自之前的實施例6的變形例所示的^f諸單元的制造工序工 藝和^f諸器件襯底的源極線偏壓的結(jié)構(gòu)，也同樣能夠適用實施例8。如上所述，按照本發(fā)明的實施例8,當(dāng)凄t據(jù)讀出時，通ii^目對于各 ^f諸單元列設(shè)置的讀出放大器電刷奪寫入位線M出位線的電壓差動地 放大，使用寫入字線傳^JiJ存儲節(jié)點。因此，能夠抑制存儲節(jié)點 的電壓變化，并能夠長期穩(wěn)定地保持?jǐn)?shù)據(jù)。本發(fā)明能夠適用于一般的大容量雙端口 RAM。特別是，通過應(yīng)用于 集成在與3D繪圖和網(wǎng)絡(luò)機(jī)器等的處理器/邏輯電路相同的半導(dǎo)桐t底上 的混^賭器，能夠?qū)崿F(xiàn)高集M的可高速存取的系統(tǒng)LSI。以上對本發(fā)明進(jìn)行了詳細(xì)的說明，但是這僅僅是示例，并不是對本 發(fā)明的限制，很明顯，本發(fā)明的保護(hù)范圍以權(quán)利要求書為準(zhǔn)。
權(quán)利要求
1. 一種半導(dǎo)體存儲裝置，其中具有配置成矩陣狀并分別形成在絕緣膜上的多個存儲單元，各存儲單元包括第一晶體管，利用體區(qū)域的電壓存儲信息，并且具有被施加固定電壓的第一導(dǎo)通節(jié)點和利用上述體區(qū)域與上述第一導(dǎo)通節(jié)點隔離配置的第二和第三導(dǎo)通節(jié)點；第二晶體管，具有與上述第一晶體管的第二導(dǎo)通節(jié)點連接的第四導(dǎo)通節(jié)點；以及第三晶體管，具有與上述第一晶體管的第三導(dǎo)通節(jié)點連接的第五導(dǎo)通節(jié)點，該半導(dǎo)體存儲裝置包括多個第一字線，對應(yīng)于各上述存儲單元行配置，分別與對應(yīng)行的存儲單元的第二晶體管的控制電極連接；多個第二字線，對應(yīng)于各上述存儲單元行配置，分別與對應(yīng)行的存儲單元的第三晶體管的控制電極連接；多個充電線，對應(yīng)于各上述存儲單元行配置，分別與對應(yīng)行的存儲單元的第一晶體管的控制電極連接；多個第一位線，對應(yīng)于各上述存儲單元列配置，分別與對應(yīng)列的存儲單元的第二晶體管的第六導(dǎo)通節(jié)點連接；和多個第二位線，對應(yīng)于各上述存儲單元列配置，分別與對應(yīng)列的存儲單元的第三晶體管的第七導(dǎo)通節(jié)點連接。
2. 如權(quán)利要求1所述的半"!M^f諸裝置，其中各上述第一晶體管具有第一雜質(zhì)區(qū)域，形成在控制電極下部并構(gòu)成上 述體區(qū)域；笫二雜質(zhì)區(qū)域，與上述第一雜質(zhì)區(qū);射目鄰形成，并構(gòu)成與上述第 二晶體管連接的上述第二導(dǎo)通節(jié)點；第三雜質(zhì)區(qū)域，與上述笫二雜質(zhì)區(qū)域關(guān) 于上述第一雜質(zhì)區(qū)域相對置配置，并構(gòu)成與上述第三晶體管連接的第三導(dǎo)通 節(jié)點；以及第四雜質(zhì)區(qū)域，在上述第一雜質(zhì)區(qū)域的與上述第二和第三雜質(zhì)區(qū) ^4目對置的邊不同的區(qū)域中，與上述笫一雜質(zhì)區(qū)ii^目鄰配置并構(gòu)成上述第一 導(dǎo)通節(jié)點。
3. 如權(quán)利要求1所述的半"H^t裝置，其中在列方向排列配置的^f諸單元的第二和第三晶體管，形成在沿列方向直 線延伸地配置的有源區(qū)域中，對應(yīng)列的第一和第二位線配置成將對應(yīng)列的存儲單元的有源區(qū)域夾持在中間；上述第一晶體管，在上述第二和第三晶體管的形成區(qū)域之間的部分中， 在配置成從上述有源區(qū)域沿行方向超it^于應(yīng)的笫一位線而突出的突出區(qū)域 上，形^M勾成上述體區(qū)域和上述第一導(dǎo)通節(jié)點的區(qū)域，形成上述第二和第三 導(dǎo)通節(jié)點的區(qū)域分別和形成上述第二和第三晶體管的第四和第五導(dǎo)通節(jié)點的 區(qū)域共用。
4. 如權(quán)利要求1所述的半"^^f諸裝置，其中 在各^[諸單元行中，上述第一和笫二字線配置成將上述充電線夾持在中間。
5. 如權(quán)利要求1所述的半導(dǎo)^f諸裝置，其中 各上述^l單元形成在矩形形狀的有源區(qū)域，各上述^i者單元的第一晶體管，具有包含腳部和平臺部的T字形結(jié)構(gòu)的 控制電極，上述第二和第三晶體管關(guān)于上*部對置地配置，上述第二和第三晶體管各自的控制電極，具有關(guān)于上*部對稱的L字 形結(jié)構(gòu)。
6. 如權(quán)利要求5所述的半導(dǎo)^f諸裝置，其中各上述第一字線，與沿著列方向相鄰的2行^f諸單元的第二晶體管的控 制電才及連接，上述第二字線與沿著上述列方向相鄰的2行^f諸單元的第三晶體管的控 制電極連接，上述第二和第三晶體管沿著行方向交替配置， 相鄰行的沿著列方向相鄰配置的存— 諸單元被連接到不同的位線。
7. 如權(quán)利要求5所述的半導(dǎo)#^[諸裝置，其中各上述第一字線，具有婦目鄰的第二字線下部延伸并與對應(yīng)的第二晶體 管的控制電極電結(jié)合的部分，各上述第二字線，具有擬目鄰的第一字線下部延伸并與對應(yīng)的相鄰^f諸 單元的第三晶體管的控制電極電結(jié)合的部分。
8. —種半導(dǎo)^#裝置，其中具有配置成矩1^犬配置并分別形成在絕緣膜上的多個##單元，各#^者 單元包括第一晶體管，該笫一晶體管具有利用體區(qū)域的電壓^f諸信息，并且被^。固定電壓的第一導(dǎo)通節(jié)點、和利用上述體區(qū)域與上述第一導(dǎo)通節(jié)點隔離配置的第二導(dǎo)通節(jié)點；第二晶體管，具有與上述第一晶體管的第二導(dǎo) 通節(jié)點連接的第三導(dǎo)通節(jié)點；以及第三晶體管，具有與上述第一晶體管的上 述體區(qū)域連接的第四導(dǎo)通節(jié)點，并且與上述第一和第二晶體管導(dǎo)的導(dǎo)電類型 不同，該半導(dǎo)^f諸裝置包括多個第一字線，對應(yīng)于各上述^f諸單元行配置，分別與對應(yīng)行的^f諸單 元的第二晶體管的控制電招漣接；多個第二字線，對應(yīng)于各上述^f諸單元行配置，分別與對應(yīng)行的^j諸單元的第三晶體管的控制電極連接；多個充電線，對應(yīng)于各上述^#單元行配置，分別與對應(yīng)行的存儲單元 的第 一晶體管的控制電極連接；多個第一位線，對應(yīng)于各上述^f諸單元列配置，分別與對應(yīng)列的^^者單 元的第二晶體管的第五導(dǎo)通節(jié)點連接；和多個第二字線，對應(yīng)于各上述^f諸單元列配置，分別與對應(yīng)列的存—諸單 元的第三晶體管的第六導(dǎo)通節(jié)點連接。
9. 如權(quán)利要求8所述的半"^^f諸裝置，其中 沿列方向排列配置的^f諸單元，形成在沿著列方向交替配置凸部區(qū)域和凹部區(qū)域并連續(xù)地沿著列方向延伸配置的有源區(qū)域上，上述第一和第二晶體管形成在上述凸部區(qū)域，上述第三晶體管形成在上 述凹部區(qū)域。
10. 如權(quán)利要求8所述的半^##裝置，其中 ^f諸單元的^4亍中，上述第一和第二字線配置成將上述充電線夾持在中間。
11. 如權(quán)利要求8所述的半^4#裝置，其中 ^f諸單元的^f亍中，上述第二字線和上述充電線配置成將傳牡述固定電壓的電壓線夾持在中間，上述電壓線對應(yīng)于存儲單元行配置。
12. 如權(quán)利要求8所述的半^##裝置，其中 各上述^f諸單元形成在矩形形狀的有源區(qū)域，各上述^f諸單元的第一晶體管，具有包括腳部和平臺部的T字形結(jié)構(gòu)的 控制電極，上述第二和第三晶體管關(guān)于上*部相對置地配置，上述第二和第三晶體管各自的控制電極，具有關(guān)于上*部對稱的L字 形結(jié)構(gòu)，在各有源區(qū)域中，形成上述第二晶體管的區(qū)域和形成上述第三晶體管的 區(qū)域的導(dǎo)電類型不同。
13. 如權(quán)利要求8所述的半"f^4^裝置，其中各上述第一字線，與沿著列方向相鄰的2行^ft單元的第二晶體管的控 制電極連接，上述第二字線，與沿著上述列方向相鄰的2行^f諸單元的笫三晶體管的 控制電極連接，上述第二和第三晶體管沿著行方向交替配置，在列方向，排列配置上述第二晶體管，并且排列配置上述第三晶體管， 相々M亍的沿著列方向排列配置的2個第二晶體管，分別連接到不同的第一位線，并且沿著相鄰行的列方向排列配置的2個第三晶體管連接到不同的笫二位線。
14. 如權(quán)利要求13所述的半導(dǎo)^f諸裝置，其中在列方向交替配置第 一和第二晶體管，并且在上述列方向交替地配置上 述笫一和第三晶體管。
15. —種半#裝置，其中具有形成在絕緣層上并配置成矩P車狀的多個^f諸單元，各上述^f諸單元 具有第一晶體管、與上述第一晶體管串聯(lián)連接的第二晶體管、以及將上述第 一晶體管的體區(qū)域連接到控制電極并且與上述第 一晶體管串聯(lián)連接的第三晶 體管，上述笫一和第三晶體管之間的連接節(jié)點，與供給預(yù)定電壓的源極線結(jié) 合，上述半導(dǎo)體裝置包括多個充電線，對應(yīng)于各上述^ft單力阡配置，分別與對應(yīng)行的存儲單元 的第 一晶體管的控制電極連接；多個字線，對應(yīng)于各上述^f諸單iU亍酉己置，分別與對應(yīng)行的^H諸單元的 第二晶體管的控制電^i^接；多個第一位線，對應(yīng)于各上述^f諸單元列配置，分別與對應(yīng)列的##單 元的第二晶體管連接；以及多個第二位線，對應(yīng)于各上述##舉元列配置，分別與對應(yīng)列的^^諸單元的笫三晶體管連接。
16. 如權(quán)利要求15所述的半導(dǎo)^fil裝置，其中 沿列方向排列配置的##單元，形成在沿著列方向交替配置凸部區(qū)域和凹部區(qū)域并連續(xù)地沿著列方向延伸配置的有源區(qū)域上，上述第一和第二晶體管形成在上述凸部區(qū)域，上述第三晶體管形成在上 述凹部區(qū)域，在上述凹部區(qū)域中形成與上述第一晶體管的體區(qū)^4目結(jié)合的雜質(zhì)區(qū)域，上述雜質(zhì)區(qū)域與上述第三晶體管的控制電^i吉合。
17. —種半導(dǎo)^4者裝置，其中包括多個^f諸單元，配置成矩陣狀，并分別具有形成在絕緣膜上且導(dǎo)電類型 不同的笫一和笫二晶體管，上述第一晶體管具有與上述第二晶體管的體區(qū)域 電連接的第一導(dǎo)通節(jié)點、第二導(dǎo)通節(jié)點和第一控制電極，上述第二晶體管具 有被 0基準(zhǔn)電壓的第三導(dǎo)通節(jié)點、第四導(dǎo)通節(jié)點和笫二控制電極；多個笫一字線，對應(yīng)于各上述^H者單元行配置，分別與對應(yīng)行的存儲單 元的上述笫 一晶體管的第 一控制電相逸接；多個第二字線，對應(yīng)于各上述^f諸單元行配置,分別與對應(yīng)行的^j諸單 元的上述第二晶體管的第二控制電招連接；多個第一位線，對應(yīng)于各上述^f諸單元列配置，分別與對應(yīng)列的上述笫 一晶體管的笫二導(dǎo)通節(jié)點連接；以及多個第二位線，對應(yīng)于各上述^f諸單元列配置，分別與對應(yīng)列的上述第 二晶體管的第四導(dǎo)通節(jié)點連接。
18. 如權(quán)利要求17所述的半導(dǎo)^4#裝置，其中 在各上述刷諸單元中，在上迷第一晶體管中，上述第一控制電極由構(gòu)^^應(yīng)的第一字線的~~^ 分的呈直線配置的第一電極布線構(gòu)成，上述第一和第二導(dǎo)通節(jié)點由關(guān)于上述 第一電極布線相對置配置的第一導(dǎo)電類型的第一和第二雜質(zhì)區(qū)域構(gòu)成；在上述第二晶體管中，上述第^4空制電極由具有與上述第一電極布線平 行的第1分、和沿著與上述第-"^分交叉的方向延伸的笫二部分的第二電 極布線構(gòu)成，上述體區(qū)域由與上述第二雜質(zhì)區(qū)i勤目鄰并且形成在上述第二電 極布線下部的笫一導(dǎo)電類型的第三雜質(zhì)區(qū)域構(gòu)成，上述第三和第四導(dǎo)通節(jié)點 由關(guān)于上述第二部分對置配置的第二導(dǎo)電類型的雜質(zhì)區(qū)域構(gòu)成。
19. 如權(quán)利要求18所述的半導(dǎo)^f諸裝置，其中 上必色纟勤莫形^被施加上*準(zhǔn)電壓的半"!^#底上， 構(gòu)成上述第二晶體管的笫三導(dǎo)通節(jié)點的雜質(zhì)區(qū)域，通過形成在上述絕緣膜上的貫通開口部分而電連接在上述半導(dǎo)刷十底上。
20. 如權(quán)利要求17所述的半^M^f諸裝置，其中 在各上述賴單元中，在上述第一晶體管中，上述第一控制電極由構(gòu)成對應(yīng)的第一字線的-"# 分的呈直線配置的第一電極布線構(gòu)成，上述笫一和第二導(dǎo)通節(jié)點由關(guān)于上述 第一電極布對目對置配置的笫一導(dǎo)電類型的第一和第二雜質(zhì)區(qū)域構(gòu)成，上述 第一雜質(zhì)區(qū)域形成在構(gòu)成上述第一晶體管的體區(qū)域的第二導(dǎo)電類型的第三雜 質(zhì)區(qū)域的表面，上述第二雜質(zhì)區(qū)域一直形成到上必色緣膜；在上述第二晶體管中，上述笫二控制電極由與上述第一電極布線平行的 第二電極布線構(gòu)成，上迷體區(qū)域由與上述第二雜質(zhì)區(qū)域電連接的、與上述第 一晶體管的形成區(qū)Jt斜目鄰地形成且在整個上述第二晶體管的形成區(qū)域形成的 第一導(dǎo)電類型的第四雜質(zhì)區(qū)域形成，上述第三和第四導(dǎo)通節(jié)點由關(guān)于上述第 二電極布線對置地形成在第四雜質(zhì)區(qū)域表面的第二導(dǎo)電類型的第五和第六雜 質(zhì)區(qū)域構(gòu)成。
21. 如權(quán)利要求20所述的半導(dǎo)^f諸裝置，其中 還具有第二導(dǎo)電類型的第七雜質(zhì)區(qū)域，該第二導(dǎo)電類型的第七雜質(zhì)區(qū)域關(guān)于上述第五雜質(zhì)區(qū)域和上述笫一電極布勤于置、與上述第一雜質(zhì)區(qū)J^目鄰、 并且形^上述第四雜質(zhì)區(qū)i或的表面。
22. 如權(quán)利要求17所述的半^f^M^f諸裝置，具有 多傾出放大器電路，對應(yīng)于各##單元列配置，分別在數(shù)據(jù)讀出時被激活，當(dāng)激活時，將對應(yīng)列的第一和第二位線的電位差動放大^H貞存；第二字線選擇電路，在上述數(shù)據(jù)讀出時^j敫活，當(dāng)激活時，將對應(yīng)于地址指定的行而配置的第二字線驅(qū)動到選擇狀態(tài)；和第一字線選擇電路，在上述數(shù)據(jù)讀出時，上述讀出放大器電^斜^敫活之后，將對應(yīng)于上述地址指定的行而配置的笫一字線驅(qū)動到選擇狀態(tài)，并且當(dāng)數(shù)據(jù)寫入時，根據(jù)地址信號將對應(yīng)于地址指定的行的笫一字線驅(qū)動到選擇狀態(tài)。
23. —種半導(dǎo)^t裝置，其中包括多個^t單元，呈矩響犬配置并分別具有電荷儲存節(jié)點；笫一導(dǎo)電類 型的第一晶體管，數(shù)據(jù)寫入時向上述電荷儲存節(jié)點傳送對應(yīng)于寫入數(shù)據(jù)的電 荷；和第二導(dǎo)電類型的第二晶體管，當(dāng)數(shù)據(jù)讀出時，對應(yīng)于上述電荷儲存節(jié) 點的電卩嫂選擇地傳送基準(zhǔn)電位節(jié)點的電壓；多個第一字線，對應(yīng)于各上述^f諸單元行配置，分別與對應(yīng)行的#^渚單 元的上述第 一晶體管的第 一控制電核ii接；多個第二字線，對應(yīng)于各上述^f渚單元行配置，分別與對應(yīng)行的存儲單 元的上述第二晶體管的笫二控制電招漣接；多個第一位線，對應(yīng)于各上述^l單元列配置，分別與對應(yīng)列的上述第 一晶體管的第一導(dǎo)通節(jié)點連接；多個第二位線，對應(yīng)于各上述^f諸單元列配置，分別與對應(yīng)列的上述第 二晶體管的第二導(dǎo)通節(jié)點連接；多恒出放大器電路，對應(yīng)于各上述M單元列配置，在數(shù)據(jù)讀出時被 激活，當(dāng)激活時，將對應(yīng)列的第一和第二位線的電壓差動放大；和行選擇電路，上述數(shù)據(jù)讀出時，按照地址信號將對應(yīng)于地址指定的行而 配置的第二字線在讀出放大器電蹈4&敫活前驅(qū)動到選擇狀態(tài)，并且在上述讀 出放大器電路^j敫活后，將對應(yīng)于上述地址指定的行而配置的第一字線驅(qū)動 到選^^狀態(tài)。
24. 如權(quán)利要求23所述的半導(dǎo)^H者裝置，其中 上述電荷儲存節(jié)點是與上述第二晶體管串聯(lián)連接在上述基準(zhǔn)電位節(jié)點和對應(yīng)的第二字線之間的第二導(dǎo)電類型的第三晶體管的體區(qū)域，上述體區(qū)域 在上述第一晶體管導(dǎo)通時，通itJi述第一晶體管與對應(yīng)的第 一位線電結(jié)合。
25. 如權(quán)利要求23所述的半導(dǎo)^f諸裝置，其中 上述電荷儲存節(jié)點AJi述第二晶體管的體區(qū)域，上述第二晶體管連接在上述基準(zhǔn)電位節(jié)點和對應(yīng)的第^^f立線之間，上述第一晶體管連接在上述體區(qū) 域和對應(yīng)的第1位線之間。
全文摘要
本發(fā)明涉及一種半導(dǎo)體存儲裝置。其中，由第1端口存取晶體管(ATA)和第2端口存取晶體管(ATB)、以及與這些存取晶體管公共結(jié)合的存儲晶體管(DDST)構(gòu)成一個存儲單元。第1端口存取晶體管與該存儲晶體管的第1電極(DNA)結(jié)合，第2端口存取晶體管與該存儲晶體管的第3電極(DNB)結(jié)合。這些第1端口和第2端口存取晶體管分別在第1和第2端口字線選擇時處于選擇狀態(tài)，將對應(yīng)的存儲晶體管的對應(yīng)的第2和第3電極分別與第1和第2端口字線(BL2A、BL2B)結(jié)合。能夠提供一種存儲單元隨著制造工藝的微細(xì)化而按比例縮小的雙端口存儲單元。
文檔編號H01L27/12GK101266981SQ20071018576
公開日2008年9月17日 申請日期2007年12月12日 優(yōu)先權(quán)日2006年12月12日
發(fā)明者島野裕樹, 有本和民, 森下玄 申請人:株式會社瑞薩科技