專利名稱：半導(dǎo)體集成電路及多芯片模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在周邊部設(shè)有與外部之間的接口即I/O電路以及焊盤 (pad)的半導(dǎo)體集成電路，特別是涉及一種相對于內(nèi)部電路的規(guī)模來說， 焊盤數(shù)較多的半導(dǎo)體集成電路。
背景技術(shù)：
以前，在作為半導(dǎo)體芯片的半導(dǎo)體集成電路中，如圖24所示，多個(gè) I/O電路1與焊盤2，在內(nèi)部電路3的外面的周邊部排列配置成一級。
近年來，對應(yīng)于工藝的細(xì)微化，能夠在l個(gè)半導(dǎo)體集成電路中設(shè)置比 以前更多的功能，作為與外部之間的接口而設(shè)置的1/0電路以及焊盤數(shù)也 在增加。但是，存儲器電路或邏輯電路等中使用的低耐壓型晶體管，以及 模擬電路或I/0電路等中使用的高耐壓型晶體管中，細(xì)微化所帶來的面積 縮小效果不同，與因制造處理的細(xì)微化引起面積大幅縮小的存儲器電路或 邏輯電路等相比，模擬電路或I/0電路面積幾乎沒有縮小。該面積縮小效 果的不平衡，導(dǎo)致模擬電路或I/O電路所占面積的比例提高。例如圖25 所示，如果對包括存儲器電路或邏輯電路等的內(nèi)部電路3，在外圍設(shè)置半 導(dǎo)體集成電路所必需的個(gè)數(shù)的I/O電路以及焊盤，則I/O電路1以及焊盤 2的排列所形成的外周框變得比內(nèi)部電路3大，在內(nèi)部電路3與1/0電路1 以及焊盤2之間產(chǎn)生很大的空間，產(chǎn)生無效的區(qū)域，因此即使制造工藝細(xì) 微化，也存在面積無法縮小的缺點(diǎn)。
因此，以前提出了一種焊盤的配置方法，例如圖26所示，通過將焊 盤排列成2級，使得內(nèi)部電路3的面積與I/O電路1以及焊盤2的排列所 形成的外周框之間的平衡良好，通過這樣，與以一級排列設(shè)置焊盤的情況 相比，即使設(shè)置很多焊盤，也能夠有效縮小半導(dǎo)體集成電路的面積。該提 案例如公開在專利文獻(xiàn)l中。
專利文獻(xiàn)1特開平_45723號公報(bào)
但是，在如上將焊盤設(shè)置成兩級的情況下，該兩級焊盤用i/o電路被 設(shè)為與設(shè)置的多個(gè)焊盤的大小以及配置間距對應(yīng)的寬度、高度。另外，排 列在外周的多個(gè)1/0電路中，為了分別給其供電，在內(nèi)部形成有在i/o電 路的排列方向上延伸的電源布線，在各個(gè)I/O電路相鄰排列設(shè)置時(shí)，內(nèi)部 的電源布線之間相連接， 一般形成為環(huán)狀。據(jù)此，即使是2級焊盤用I/0 電路，也能與1級焊盤用I/O電路一樣，形成為寬度以及高度被限定為一 種的形狀。
根據(jù)該事實(shí)，將焊盤設(shè)置成了2級的上述以前的半導(dǎo)體集成電路中， 即使在幾乎不需要將焊盤個(gè)數(shù)在半導(dǎo)體集成電路的所有邊中都設(shè)置成2級 的情況下，也將焊盤在整個(gè)外圍設(shè)置成2級，因此會產(chǎn)生信號的輸入輸出 中不使用的多余的焊盤。關(guān)于這樣的多余的焊盤，以前分配電源，出于IR 降低的目的而用來強(qiáng)化電源。
但是，將焊盤設(shè)置成了2級的上述以前的半導(dǎo)體集成電路中，如圖25 所示，雖然與將焊盤設(shè)置成了 1級的半導(dǎo)體集成電路相比，能夠縮小面積， 但即使在該將焊盤設(shè)置成了 2級的半導(dǎo)體集成電路中，在例如有5個(gè)焊盤 多余時(shí)，如果設(shè)置5個(gè)多余的焊盤2，便如圖26中虛線所示，面積會相應(yīng) 地增大該5個(gè)多余焊盤2的設(shè)置所需要的面積，從而削弱了面積減小效果。
發(fā)明內(nèi)容
本發(fā)明著眼于上述課題，目的在于在外周設(shè)有多級焊盤的半導(dǎo)體集成 電路中，減少多余焊盤的個(gè)數(shù)，進(jìn)一步提高面積削減效果。
為實(shí)現(xiàn)上述目的，本發(fā)明中I/0電路并不限于一種，而是使用l級焊 盤用I/O電路或多級焊盤用I/O電路中的兩種I/O電路，調(diào)整焊盤個(gè)數(shù)。
此時(shí)，在使用至少兩種I/O電路的情況下，在將該不同種類的2個(gè)I/O 電路并排配置時(shí)，假設(shè)這兩個(gè)i/o電路間，內(nèi)部的電源布線彼此沒有良好 地連接，從而需要配置在這兩個(gè)I/O電路間良好地連接電源布線的區(qū)域， 但要對該區(qū)域的配置花費(fèi)功夫，使得面積的削減效果不被降低。
也即，技術(shù)方案l所述的發(fā)明的半導(dǎo)體集成電路，具有內(nèi)部電路； 以及排列設(shè)置在上述內(nèi)部電路的外部，將上述內(nèi)部電路的信號輸出到外部
或?qū)⑼獠康男盘栞斎氲缴鲜鰞?nèi)部電路中，且上方能夠設(shè)置焊盤的多個(gè)I/O 電路，上述多個(gè)I/0電路通過在朝向上述內(nèi)部電路的方向上述焊盤被設(shè)
置n (n為1以上的整數(shù))級的n級用I/O電路；以及在朝向上述內(nèi)部電路 的方向上述焊盤被設(shè)置m (m為>11的整數(shù))級的m級用I/O電路這樣的、 在朝向上述內(nèi)部電路的方向上的高度不同的至少兩種I/O電路構(gòu)成。
技術(shù)方案2所述的發(fā)明是根據(jù)上述技術(shù)方案1所述的半導(dǎo)體集成電 路，其特征在于上述多個(gè)I/O電路，在n級用I/O電路以及m級用I/O 電路分別具有在1/0電路排列方向上延伸的電源布線，且至少1個(gè)電源布 線從外端起的高度位置不同；排列配置的n級用I/O電路與m級用I/O電 路之間，形成有電源布線轉(zhuǎn)接區(qū)域，在該電源布線轉(zhuǎn)接區(qū)域形成了用來將 該n級用I/O電路與m級用I/O電路的電源布線之間連接起來的電源布線。
技術(shù)方案3所述的發(fā)明是根據(jù)上述技術(shù)方案2所述的半導(dǎo)體集成電 路，其特征在于上述n級用I/0電路及m級用I/0電路，位于形成半導(dǎo) 體集成電路的角部的2邊的端部;上述電源布線轉(zhuǎn)接區(qū)域形成在上述角部。
技術(shù)方案4所述的發(fā)明是根據(jù)上述技術(shù)方案1所述的半導(dǎo)體集成電 路，其特征在于上述多個(gè)I/O電路，在n級用I/O電路以及m級用I/O 電路分別具有在1/0電路排列方向上延伸的電源布線，且至少1個(gè)電源布 線從外端起的高度位置不同；排列配置且相鄰的n級用I/O電路與m級用 1/0電路之間，隔開有給定距離。
技術(shù)方案5所述的發(fā)明是根據(jù)上述技術(shù)方案1所述的半導(dǎo)體集成電 路，其特征在于上述多個(gè)I/0電路，在n級用I/O電路以及m級用I/O 電路分別具有在1/0電路排列方向上延伸的電源布線，且至少1個(gè)電源布 線從外端起的高度位置不同；排列配置且相鄰的n級用I/O電路與m級用 1/0電路之間，設(shè)有靜電放電保護(hù)用保護(hù)電路。
技術(shù)方案6所述的發(fā)明是根據(jù)上述技術(shù)方案2 5中任一個(gè)所述的半 導(dǎo)體集成電路，其特征在于上述n級用I/0電路所具有的電源布線與上 述m級用I/0電路所具有的電源布線，根數(shù)互不相同。
技術(shù)方案7所述的發(fā)明是根據(jù)上述技術(shù)方案2 6中任一個(gè)所述的半 導(dǎo)體集成電路，其特征在于上述n級用I/0電路所具有的電源布線與上 述m級用I/0電路所具有的電源布線，布線寬度互不相同。
技術(shù)方案8所述的發(fā)明是根據(jù)上述技術(shù)方案2 7中任一個(gè)所述的半 導(dǎo)體集成電路，其特征在于上述n級用I/0電路所具有的電源布線與上 述m級用I/O電路所具有的電源布線，形成在互不相同的布線層。
技術(shù)方案9所述的發(fā)明是根據(jù)上述技術(shù)方案2 8中任一個(gè)所述的半 導(dǎo)體集成電路，其特征在于上述n級用I/0電路所具有的電源布線，與 上述m級用I/O電路所具有的電源布線，形成的布線層數(shù)互不相同。
技術(shù)方案IO所述的發(fā)明是根據(jù)上述技術(shù)方案1 9中任一個(gè)所述的半
導(dǎo)體集成電路，其特征在于上述半導(dǎo)體集成電路是具有4邊的長方形；
在互相相向的2組的2邊中的1組的2邊上，設(shè)置同一種類的n級用或m 級用I/0電路；另一組的2邊中的1邊，設(shè)有與上述1組的2邊上所設(shè)置 的n級用或m級用I/O電路級數(shù)不同的I/O電路。
技術(shù)方案11所述的發(fā)明是根據(jù)上述技術(shù)方案1 10中任一個(gè)所述的 半導(dǎo)體集成電路，其特征在于半導(dǎo)體集成電路的l邊上，排列配置有多 個(gè)n級用I/O電路；配置在上述1邊上的多個(gè)n級用I/O電路的配置間距， 考慮排列設(shè)置在其他半導(dǎo)體集成電路的1邊上的多個(gè)I/0電路的配置間距 而設(shè)定。
技術(shù)方案12所述的發(fā)明的多芯片模塊，具有構(gòu)成如上述技術(shù)方案l 11中任一個(gè)所述的半導(dǎo)體集成電路的半導(dǎo)體芯片、以及構(gòu)成其他半導(dǎo)體集 成電路的半導(dǎo)體芯片，設(shè)置在上述技術(shù)方案11所述的半導(dǎo)體集成電路的 上述1邊上的多個(gè)n級用I/O電路、與設(shè)置在上述其他半導(dǎo)體集成電路的 l邊上的多個(gè)I/0電路，相向且通過芯片間布線相連接。
在本發(fā)明的一實(shí)施例中，在所述半導(dǎo)體集成電路中，多個(gè)上述n級用 I/O電路和多個(gè)上述m級用I/O電路排列配置，上述排列設(shè)置的多個(gè)n級 用及m級用I/0電路的全體中，在朝向內(nèi)部電路的方向設(shè)置的焊盤數(shù)量為 多個(gè)，且在上述多個(gè)n級用I/O電路中設(shè)置的多個(gè)焊盤彼此錯(cuò)開成鋸齒狀 配置，并且在上述多個(gè)m級用I/O電路中設(shè)置的多個(gè)焊盤也彼此錯(cuò)開成鋸 齒狀配置。
技術(shù)方案14所述的發(fā)明是根據(jù)上述技術(shù)方案1 13中任一個(gè)所述的 半導(dǎo)體集成電路，其特征在于在所具有的n級用I/O電路及m級用I/O 電路全體中，位于給定級的焊盤的總數(shù)，與位于比上述給定級高一級的級
中的焊盤的總數(shù)互不相同。
技術(shù)方案15所述的發(fā)明是根據(jù)上述技術(shù)方案1 14中任一個(gè)所述的
半導(dǎo)體集成電路，其特征在于上述n級用I/0電路與m級用I/0電路， 排列方向的寬度互不相同。
技術(shù)方案16所述的發(fā)明是根據(jù)上述技術(shù)方案1 15中任一個(gè)所述的 半導(dǎo)體集成電路，其特征在于上述n級用I/O電路與m級用I/O電路互 相之間，漏極直接連接焊盤的晶體管的總柵極寬度相等。
技術(shù)方案17所述的發(fā)明是根據(jù)上述技術(shù)方案16所述的半導(dǎo)體集成電 路，其特征在于上述n級用I/0電路與m級用I/0電路中，漏極直接連 接焊盤的同一導(dǎo)電型的晶體管為多指構(gòu)造；上述各個(gè)多指構(gòu)造互相之間， 柵極寬度相等。
技術(shù)方案18所述的發(fā)明是根據(jù)上述技術(shù)方案1 17中任一個(gè)所述的 半導(dǎo)體集成電路，其特征在于上述n級用I/O電路與m級用I/O電路互 相之間，實(shí)現(xiàn)相同功能的晶體管的柵極長度相等。
技術(shù)方案19所述的發(fā)明是根據(jù)上述技術(shù)方案1 17中任一個(gè)所述的 半導(dǎo)體集成電路，其特征在于上述n級用I/O電路與m級用I/O電路互 相之間，實(shí)現(xiàn)相同功能的晶體管的柵極寬度相等。
技術(shù)方案20所述的發(fā)明是根據(jù)上述技術(shù)方案1 19中任一個(gè)所述的 半導(dǎo)體集成電路，其特征在于上述n級用I/0電路的排列方向的寬度， 比上述m級用I/O電路的排列方向的寬度大；上述n級用I/O電路的朝向 內(nèi)部電路的方向的高度，比上述m級用I/0電路的朝向內(nèi)部電路的方向的 高度低。
如上所述，技術(shù)方案1 15中所述的發(fā)明中，由于使用朝向內(nèi)部電路 的方向上排列的焊盤級數(shù)不同的至少兩種級數(shù)的1/0電路，因此例如在以 前的圖26的半導(dǎo)體集成電路中，在上邊、下邊以及左邊排列2級焊盤用 I/O電路，在右邊排列1級焊盤用I/O電路，則就能夠削減圖中所示的虛 線右側(cè)的區(qū)域，從而能夠進(jìn)一步削減半導(dǎo)體集成電路的面積。
并且，能夠?qū)/O電路的數(shù)據(jù)作為元件數(shù)據(jù)庫(library)而再利用。 即，以前是對應(yīng)于內(nèi)部電路的大小或必需焊盤數(shù)，獨(dú)立設(shè)置焊盤的級數(shù)或 1/0電路的高度、寬度，削減半導(dǎo)體集成電路的面積，但由于是專用的I/Q
電路，因此很難再用于新的半導(dǎo)體集成電路。但是，本發(fā)明中，由于通過
n級用I/O電路與m級用I/O電路的組合來削減半導(dǎo)體集成電路的面積， 因此不需要將這些n級用及m級用I/O電路設(shè)為特定的半導(dǎo)體集成電路專 用。因此，只通過將現(xiàn)有的n級用及m綴用I/0電路組合起來，就能夠應(yīng) 對新的多種多樣的半導(dǎo)體集成電路。
特別是技術(shù)方案3所述的發(fā)明中，由于電源布線轉(zhuǎn)接區(qū)域形成在半導(dǎo) 體集成電路的角部，因此能夠有效利用該角部，并且還能夠在除了該角部
的半導(dǎo)體集成電路的各邊上，只配置多個(gè)i/o電路及焊盤。
另外，技術(shù)方案6所述的發(fā)明中，在構(gòu)成半導(dǎo)體集成電路的角部的2 邊中，互不相同的級數(shù)的2個(gè)I/0電路位于相鄰的位置。因此，如果這兩 個(gè)I/O電路都是例如用于2級的焊盤，則4個(gè)焊盤密集地位于在該角部附 近，因此在安裝到半導(dǎo)體封裝中時(shí)，通過引線將這些焊盤連接到半導(dǎo)體封 裝的各個(gè)焊盤上的作業(yè)變得困難，但例如2級焊盤用I/O電路與1級焊盤 用I/0電路相鄰時(shí)，只有3個(gè)焊盤位于角部附近，因此上述引線的連接變 得比較容易。
進(jìn)而，技術(shù)方案7 10所述的發(fā)明中，n級用I/O電路與m級用I/O 電路的種類彼此不同，因此能夠獨(dú)立設(shè)定內(nèi)部所配置的電源布線的根數(shù)或 布線寬度，或所配置的布線層及其布線層數(shù)，并使其互不相同。
另外，技術(shù)方案11及12所述的發(fā)明中，在設(shè)置了具有本半導(dǎo)體集成 電路的半導(dǎo)體芯片以及具有其他半導(dǎo)體集成電路的半導(dǎo)體芯片雙方的多 芯片模塊中，使得本半導(dǎo)體集成電路的1邊與上述其他半導(dǎo)體集成電路的 1邊相向設(shè)置，并通過引線將設(shè)置在各個(gè)1邊中的多I/O電路的焊盤連接 起來的情況下，由于這些半導(dǎo)體集成電路的I/O電路的配置間距幾乎相等， 因此能夠使得連接各個(gè)焊盤的各個(gè)引線的長度也互相相等且都較短。所 以，不但能夠提高組裝的容易性，還能夠抑制輸入輸出不同的信號的焊盤 間的特性的偏差，并且得到高速的接口特性。
另外，技術(shù)方案16 20中所述的發(fā)明中，級數(shù)不同的多種I/O電路互 相之間，各自的I/O電路的電特性相等，因此在將這些I/0電路混合安裝 在1個(gè)半導(dǎo)體集成電路中的情況下，也不需要考慮給這些半導(dǎo)體集成電路 的各個(gè)信號端子分配哪個(gè)級數(shù)的I/O電路，提高了信號端子的配置的自由 度。
如上所述，根據(jù)技術(shù)方案1 15中所述的發(fā)明，由于使用了焊盤級數(shù) 不同的至少兩種I/O電路，因此能夠進(jìn)一步削減半導(dǎo)體集成電路的面積， 并且還起到了將I/O電路的數(shù)據(jù)作為元件數(shù)據(jù)庫而再利用的效果。
特別是根據(jù)技術(shù)方案3所述的發(fā)明，由于電源布線轉(zhuǎn)接區(qū)域形成在半 導(dǎo)體集成電路的角部，因此能夠有效利用該角部，防止該電源布線轉(zhuǎn)接區(qū) 域的存在所引起的半導(dǎo)體集成電路的面積削減效果的降低。
另外，根據(jù)技術(shù)方案6所述的發(fā)明，能夠避免位于本半導(dǎo)體集成電路 的角部的焊盤的密集，從而能夠?qū)⑦@些焊盤容易地安裝到半導(dǎo)體封裝中。
進(jìn)而，根據(jù)技術(shù)方案7 10所述的發(fā)明，能夠在n級用I/O電路與m 級用I/O電路，分別獨(dú)立設(shè)定內(nèi)部所配置的電源布線的根數(shù)或布線寬度， 或所配置的布線層及該布線層數(shù)。
此外，根據(jù)技術(shù)方案11及12所述的發(fā)明，在將本半導(dǎo)體集成電路與 其他半導(dǎo)體集成電路組合起來作為多芯片模塊的情況下，除了組合的容易 性之外，還能夠抑制焊盤間的信號傳播特性的偏差，并且得到高速的接口 特性。
另外，根據(jù)技術(shù)方案16 20所述的發(fā)明，在級數(shù)不同的多種1/0電路 互相之間，這些1/0電路的電特性相等，因此即使在將這些1/0電路混合 安裝在1個(gè)半導(dǎo)體集成電路中的情況下，也不需要考慮將這些半導(dǎo)體集成 電路的各個(gè)信號端子分配給哪個(gè)級數(shù)的I/O電路，能夠?qū)崿F(xiàn)信號端子的配 置自由度的提高。
圖1是本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路的示意圖。
圖2表示是第1實(shí)施方式的半導(dǎo)體集成電路的變形例的圖
圖3 (a)為表示圖1的半導(dǎo)體集成電路中具有的1級用I/O電路內(nèi)的
電源布線的樣子的圖，圖3 (b)為表示圖1的半導(dǎo)體集成電路中具有的2
級用I/O電路內(nèi)的電源布線的樣子的圖。
圖4為表示該半導(dǎo)體集成電路中設(shè)置的電源布線轉(zhuǎn)接區(qū)域的圖。 圖5為表示設(shè)有該電源布線轉(zhuǎn)接區(qū)域的半導(dǎo)體集成電路的圖。
圖6為該半導(dǎo)體集成電路的I/O電路的電源布線不為環(huán)狀的情況下，1
級用I/O電路與2級用I/O電路之間以給定距離隔開設(shè)置的布局的圖。
圖7為該半導(dǎo)體集成電路的I/O電路的電源布線不為環(huán)狀的情況下，1 級用I/O電路與2級用I/O電路之間設(shè)有ESD保護(hù)電路的圖。 圖8為表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體集成電路的圖。 圖9為表示該半導(dǎo)體集成電路中具有的電源布線轉(zhuǎn)接區(qū)域內(nèi)的電源布 線的布局的圖。
圖IO為表示該半導(dǎo)體集成電路的變形例的圖。 圖11為表示第2實(shí)施方式的半導(dǎo)體集成電路的另一變形例的圖。 圖12為表示本發(fā)明的第3實(shí)施方式的半導(dǎo)體集成電路的圖。 圖13為表示從圖12的半導(dǎo)體集成電路的結(jié)構(gòu)中去除了焊盤的圖。 圖14為表示該半導(dǎo)體集成電路的第1變形例的圖。 圖15為表示該半導(dǎo)體集成電路的第2變形例的圖。 圖16為表示該半導(dǎo)體集成電路的第3變形例的圖。 圖17為表示該半導(dǎo)體集成電路的第4變形例的圖。 圖18為表示該半導(dǎo)體集成電路的第5變形例的圖。 圖19 (a)為表示本發(fā)明的第4實(shí)施方式的半導(dǎo)體集成電路中的1級 用I/O電路內(nèi)的電源布線的布局的圖，圖19 (b)為表示該半導(dǎo)體集成電 路中的2級用I/O電路內(nèi)的電源布線的布局的圖。
圖20 (a)為表示第4實(shí)施方式的半導(dǎo)體集成電路中的1級用I/O電 路內(nèi)的電源布線的另一布局的圖，圖20 (b)為表示該半導(dǎo)體集成電路中 的2級用I/0電路內(nèi)的電源布線的另一布局的圖，圖20 (c)為圖20 (a) 的B-B線剖面圖，圖20 (d)為圖20 (b)的A-A線剖面圖。
圖21 (a)為表示本發(fā)明第4實(shí)施方式的給半導(dǎo)體集成電路中的1級 用I/0電路的焊盤提供電位的布線的布局圖，圖21 (b)為圖21 (a)的c _c線剖面圖，圖21 (c)為表示給該半導(dǎo)體集成電路中的2級用I/O電路 的焊盤提供電位的布線的布局圖，圖21 (d)為圖21 (c)的d—d線剖面 圖。
圖22 (a)為表示本發(fā)明的第5實(shí)施方式的多芯片模塊的圖，圖22 (b) 為圖22 (a)的虛線包圍起來的部分的放大圖。圖23為表示與第5實(shí)施方式的多芯片模塊成對比的多芯片模塊的結(jié)
構(gòu)的圖。
圖24為表示以前的半導(dǎo)體集成電路的圖。
圖25為表示該半導(dǎo)體集成電路的必需焊盤數(shù)增加了的情況的圖。 圖26為表示降低了必需焊盤數(shù)增加的情況下的缺點(diǎn)的半導(dǎo)體集成電 路的圖。
圖27為表示作為本發(fā)明的第6實(shí)施方式的半導(dǎo)體集成電路的I/O電路 的電路圖。
圖28為該I/O電路由2級用I/O電路構(gòu)成的情況下的布局圖。 圖29為該I/O電路由1級用I/O電路構(gòu)成的情況下的布局圖。 圖中1…2級用I/0電路，2...1級用I/0電路，3...焊盤，4...內(nèi)部電 路，5...半導(dǎo)體集成電路，6...3級用I/O電路，10a、 10b、 lOc...VDD電 源布線，lla、 llb、 llc...VSS電源布線，A、 A，...電源布線轉(zhuǎn)接區(qū)域， 13...ESD保護(hù)電路，C...角部，16、 17...給焊盤提供電位的布線，20、 21... 半導(dǎo)體芯片，25...芯片間布線，31...預(yù)緩沖電路，32...輸出晶體管， 33...ESD保護(hù)晶體管，34…輸入電路，35...焊盤，MFp、 MFn、 MFpl、 MFp2、 MFnl、 MFn2…多指構(gòu)造。
具體實(shí)施例方式
下面對照附圖，對本發(fā)明的實(shí)施方式進(jìn)行說明。 (第1實(shí)施方式)
圖1中示出了本實(shí)施方式的半導(dǎo)體集成電路。
圖中的作為半導(dǎo)體芯片的半導(dǎo)體集成電路5為長方形，中央部中設(shè)有 內(nèi)部電路4。在上述內(nèi)部電路4的外面，沿著外周的4邊設(shè)有多個(gè)I/0電 路1、 2。這些1/0電路用來將上述內(nèi)部電路4的信號輸出到外部或?qū)⑼獠?的信號輸入到上述內(nèi)部電路4中，焊盤3設(shè)置在其上方。
上述多個(gè)I/O電路存在有兩種，I/O電路1是能夠?qū)?個(gè)焊盤3設(shè)置 在面向上述內(nèi)部電路4的方向的m (m=2)級用I/O電路，I/O電路2是 能夠?qū)個(gè)焊盤3設(shè)置在面向上述內(nèi)部電路4的方向的n (n=l (n<m)) 級用I/Q電路。在排列的多個(gè)2級用I/0電路1中，多個(gè)焊盤3在面向內(nèi)
部電路4的方向及半導(dǎo)體集成電路5的邊緣方向上錯(cuò)開，呈鋸齒狀設(shè)置。
1級用I/O電路1與2級用I/O電路1中，所設(shè)置的焊盤3的形狀相同。2
級用I/0電路1中，由于將焊盤設(shè)置成鋸齒狀的關(guān)系，還設(shè)定為該2級
用I/O電路1排列方向的寬度W2比1級用I/O電路2的寬度Wl窄，且 朝向內(nèi)部電路4的方向的高度H2比1級用I/O電路2的高度H1高。另外， 位于外面的第1級焊盤3的總數(shù)在圖中為22個(gè)，位于內(nèi)側(cè)的2級用焊盤3 的總數(shù)為ll個(gè)，位于外面的焊盤3的總數(shù)多。
圖2中例示了本實(shí)施方式的另一半導(dǎo)體集成電路。圖中所示的半導(dǎo)體 集成電路5，與圖1的半導(dǎo)體集成電路的I/O電路的種類不同，設(shè)有2級 用I/O電路1與3級用I/O電路6這兩種I/O電路。
設(shè)置焊盤的級數(shù)比1級多的I/0電路1、6中，在半導(dǎo)體封裝的安裝時(shí)， 由于連接的引線的長度比內(nèi)側(cè)的焊盤長，因此被分配為低速接口用，1級 的1/0電路2被分配為高速接口用。
另外，圖1與圖2中，例示了具有兩種I/0電路的半導(dǎo)體集成電路， 但本發(fā)明當(dāng)然也可以設(shè)置焊盤的級數(shù)為3種以上的I/0電路。另外，設(shè)置 焊盤3的級數(shù)并不僅限于1級、2級、3級。
如上所述，本實(shí)施方式中，設(shè)有焊盤的級數(shù)不同的至少兩種i/o電路
1、 2、 6。因此，例如將圖l與以前的圖26相比就可以發(fā)現(xiàn)，表示本實(shí)施 方式的圖1中，右邊的I/O電路為1級用，因此與圖26的半導(dǎo)體集成電路 的I/O電路都為2級用的構(gòu)成相比，面積能夠減少圖26中所示的虛線右側(cè) 的區(qū)域部分。
圖3中示出了上述圖1的半導(dǎo)體集成電路中具有的1級用I/O電路2 與2級用I/0電路1中設(shè)置的電源布線(電源干線)的布局。該電源布線 沿著半導(dǎo)體集成電路的4邊呈環(huán)狀作為I/O電路用電源供給而設(shè)置在I/O 電路內(nèi)。圖3 (a)中所示的1級用I/O電路2中，3根給定電壓VDD用 VDD電源布線10a和3根接地電壓VSS用VSS電源布線lla在I/O電路 2的排列方向(圖中橫向)上延伸設(shè)置。圖3 (b)中所示的2級用I/0電 路2中，6根VDD電源布線10b與6根VSS電源布線lib在I/O電路2 的排列方向上延伸設(shè)置。圖3 (a)以及(b)中，ESDp是靜電放電(ESD) 用單位電容的p溝道晶體管多個(gè)排列設(shè)置而成的ESDp保護(hù)區(qū)域，ESDn
1
是靜電放電(ESD)用單位電容的n溝道晶體管多個(gè)排列設(shè)置而成的ESDn 保護(hù)區(qū)域，兩保護(hù)區(qū)域的面積幾乎相同。這些保護(hù)區(qū)域?yàn)榱擞行ПＷo(hù)ESD， 而將ESDp保護(hù)區(qū)域ESDp設(shè)置在上述VDD電源布線10a、 10b的正下方， 將ESDn保護(hù)區(qū)域ESDn設(shè)置在上述VSS電源布線lla、 lib的正下方。 圖3 (a)的1級用I/O電路2中寬度Wl較大，圖3 (b)的2級用I/O電 路1中寬度W2較小(W2<W1)，因此2級用I/O電路1中的保護(hù)區(qū)域 ESDp、 ESDn，與1級用I/O電路2中的保護(hù)區(qū)域ESDp、 ESDn相比，成 為在高度方向上延伸的形狀。因此，2級用I/0電路1中的電源布線10b、 lib也在高度H2方向上設(shè)置得較多，與1級用I/O電路2中的電源布線 10a、 lla的根數(shù)(3根)相比，設(shè)定為6根。其結(jié)果是，1級用I/O電路2 與2級用I/O電路1中，VDD電源布線10a、 10b相互間以及VSS電源布 線lla、 llb相互間，從I/0電路的外端(圖3 (a) 、 (b)中為下端)起 的高度位置不同。這樣，由于在1級用與2級用I/O電路1、 2間電源布線 的高度位置不同，故1級用I/O電路2與2級用I/O電路1相鄰的情況下， 需要設(shè)置用來連接二者的電源布線的電源布線轉(zhuǎn)接區(qū)域。
圖4為表示這樣的電源布線轉(zhuǎn)接區(qū)域的圖。圖中，相鄰的1級用I/O 電路2與2級用I/0電路1之間設(shè)有空間，在該空間中，設(shè)置了電源布線 轉(zhuǎn)接區(qū)域A，在該電源布線轉(zhuǎn)接區(qū)域A設(shè)置有連接VDD電源布線10a、 10b的轉(zhuǎn)接用VDD電源布線10c、以及連接VSS電源布線lla、 llb的轉(zhuǎn) 接用VDD電源布線llc。
圖5中示出了設(shè)有上述電源布線轉(zhuǎn)接區(qū)域A的半導(dǎo)體集成電路的一個(gè) 例子。圖中，電源布線轉(zhuǎn)接區(qū)域A在半導(dǎo)體集成電路5的兩個(gè)邊上，分別 設(shè)置在各個(gè)邊的中間。
另外，在不需要將I/O電路用電源布線如上所述配置成環(huán)狀的情況下， 如圖6所示，可以將1級用I/O電路2與2級用I/O電路1隔開給定距離 D進(jìn)行設(shè)置即可。該給定距離D是滿足半導(dǎo)體集成電路的制造工藝中的設(shè) 計(jì)規(guī)則的距離。另外，可以如圖7所示，1級用I/O電路2的VSS電源布 線lla與2級用I/O電路1的VSS電源布線llb，通過使用了二極管元件 的ESD保護(hù)電路13相連接，確保ESD耐壓。這種情況下，VDD電源布 線10a、 10b間不連接。
(第2實(shí)施方式) 接下來對本發(fā)明的第2實(shí)施方式進(jìn)行說明。
圖8中示出了本實(shí)施方式的半導(dǎo)體集成電路。該半導(dǎo)體集成電路中，
在上邊、下邊、以及左邊上設(shè)置有2級用I/O電路1，在右邊上設(shè)置有1 級用I/O電路2。在該半導(dǎo)體集成電路5的右下部以及右上部這兩處的角 部C上，設(shè)有在1級用I/O電路2與2級用I/O電路1之間轉(zhuǎn)接電源布線 的電源布線轉(zhuǎn)接區(qū)域A。也即，換而言之，本實(shí)施方式采用半導(dǎo)體集成電 路5的各邊上設(shè)有同一種類的I/O電路的構(gòu)成，并不在一邊上將I/O電路 的種類從1級用變更成2級用或從2級用變更成1級用，而是變更在角部 上設(shè)置焊盤的級數(shù)。若要例示出右下部的角部C上所設(shè)置的具體情況，則 上述電源布線轉(zhuǎn)接區(qū)域A的內(nèi)部構(gòu)成為圖9所示的構(gòu)成。
這樣，如果在角部C上設(shè)置電源布線轉(zhuǎn)接區(qū)域A，產(chǎn)生了以下效果。 即，電源布線轉(zhuǎn)接區(qū)域A的形狀由于其內(nèi)部的電源布線10c、 llc具有如 圖4所示的在傾斜方向上延伸的部分，所以并不是四邊形，因此，如果將 電源布線轉(zhuǎn)接區(qū)域A如上述第1實(shí)施方式的圖5所示，設(shè)置在半導(dǎo)體集成 電路5的1邊的中間，則根據(jù)圖5可以得知，用來設(shè)置內(nèi)部電路4的區(qū)域 變成復(fù)雜的形狀而不是四邊形。因此，在內(nèi)部電路4進(jìn)行信號布線的配置、 布線處理復(fù)雜化，從長方形向外突出的區(qū)域因各種情況而變成無用的區(qū) 域。與此相對，本實(shí)施方式中，如圖8所示，能夠?qū)⒃O(shè)置內(nèi)部電路4的區(qū) 域保持為長方形。本實(shí)施方式中，著眼于半導(dǎo)體集成電路的角部只起到在 電源干線的連接或組裝所需要的標(biāo)記等的配置中使用的功能，有效利用該 角部。
圖10中示出了本實(shí)施方式的變形例，并非如上述圖8中在下邊設(shè)置2 級用I/O電路1，而是設(shè)有1級用I/O電路2。伴隨著該變更，電源布線轉(zhuǎn) 接區(qū)域A設(shè)置在左下部的角部C，而不是右下部的角部C。
圖11中示出了另一變形例。圖中，2級用I/0電路1設(shè)置在右邊以及 下邊，3級用I/0電路6設(shè)置在上邊以及左邊。因此，電源布線轉(zhuǎn)接區(qū)域 A'設(shè)置在右上部以及左下部的兩個(gè)角部。 (第3實(shí)施方式)
接下來說明本發(fā)明的第3實(shí)施方式。
圖12中示出了本實(shí)施方式的半導(dǎo)體集成電路。圖13示出了從圖12
的半導(dǎo)體集成電路的結(jié)構(gòu)中去除了焊盤3之后的圖。本實(shí)施方式考慮了將
本半導(dǎo)體集成電路安裝在半導(dǎo)體封裝中時(shí)的引線連接的容易性。
圖中的半導(dǎo)體集成電路5中，在上邊與下邊這相向的兩邊上，排列設(shè) 置有1級用1/0電路2，在左邊及右邊這相向的兩邊上，排列設(shè)置有2級 用IO電路1。因此，電源布線轉(zhuǎn)接區(qū)域A設(shè)置在全部4個(gè)角部上。換而 言之，各個(gè)角部上，1級用I/O電路2與2級用I/O電路1相鄰，2級用I/O 電路1彼此不相鄰。
因此，本實(shí)施方式中，各個(gè)角部附近，1級用1/0電路2與2級用I/0 電路1相鄰，所以與2級用I/0龜路1彼此相鄰的情況相比，角部附近的 焊盤3的配置密度降低。因此在將這些角部的各個(gè)焊盤通過引線連接到半 導(dǎo)體封裝的各個(gè)管腳上進(jìn)行安裝時(shí)，或在晶片檢查中用探針接觸各個(gè)焊盤 時(shí)，能夠良好且簡便地進(jìn)行作業(yè)。 一般來說，角部中的焊盤的配置密度越 高，半導(dǎo)體封裝內(nèi)的布線的環(huán)繞便增加，布線長度增加，使得各個(gè)布線的 長度均等變得可能，導(dǎo)致信號的傳播特性惡化，但本實(shí)施方式中能夠減輕 這樣的情況。
圖14中示出了圖12的半導(dǎo)體集成電路的變形例，在上邊及下邊這兩 個(gè)相向的邊上，排列設(shè)置有2級用1/0電路1，在左邊及右邊這相向的兩 邊上，排列設(shè)置有3級用IO電路6。圖15表示在圖14的半導(dǎo)體集成電路 中，將設(shè)置在角部附近的焊盤3刪除了幾個(gè)，進(jìn)一步降低了焊盤3的配置 密度的構(gòu)成。
圖16中示出了另一變形例。圖中的半導(dǎo)體集成電路5，在左邊及右邊 這相向的兩邊上，排列設(shè)置有1級用I/O電路2，在上邊排列設(shè)置有2級 用I/O電路1，在下邊排列設(shè)置有1級用I/O電路2。因此，本變形例中， 由于只在左上部以及右上部的角部中，1級用I/O電路2與2級用I/O電 路1相鄰，因此能夠使得設(shè)置兩種級數(shù)用I/O電路的情況下的角部上的焊 盤3的配置密度最低。圖17的結(jié)構(gòu)是在圖16的半導(dǎo)體集成電路中，將 1級用I/O電路2變更成了 2級用I/O電路1，將2級用I/O電路1變更成 了 3級用I/O電路6。圖18的半導(dǎo)體集成電路，在上邊及下邊這相向的兩 邊上，排列設(shè)置有3級用I/O電路6，在右邊排列設(shè)置有2級用I/O電路1 ，
在左邊排列設(shè)置有3級用1/0電路6。因此，該變形例中右上部及右下部
的兩個(gè)角部上，2級用I/O電路1與3級用I/O電路6相鄰，從而能夠降 低該角部附近的焊盤3的配置密度。 (第4實(shí)施方式)
圖19中示出了本發(fā)明的第4實(shí)施方式。
圖中，示出了在上述圖1的半導(dǎo)體集成電路中所具有的1級用I/O電 路2與2級用I/0電路1中，設(shè)置在其內(nèi)部的電源布線的布局結(jié)構(gòu)。
圖19 (a)所示的1級用I/O電路2與圖19 (b)所示的2級用I/O電 路1分別是不同的I/O電路，因此其內(nèi)部設(shè)置的VDD電源布線10a、 10b 以及VSS電源布線lla、 lib的形狀與根數(shù)也能夠獨(dú)自設(shè)定。因此，l級 用I/O電路2與2級用I/O電路1之間，將VDD電源布線10a、 10b的根 數(shù)獨(dú)自設(shè)為3根與5根，并使其布線寬度也互不相同，將l級用I/0電路 2中的布線寬度設(shè)置的較窄。
圖20中示出了本實(shí)施方式的變形例。圖20 (a)的1級用I/O電路2 以及圖20 (b)的2級用I/O電路1，互相被設(shè)為與VDD電源布線10a、 10b以及VSS電源布線11a、llb的布線寬度相同的寬度，但表示圖20(a)、
(b) 的c一c線剖面以及d—d線剖面的圖20 (c) 、 (d)中，在該圖20
(c) 的1級用I/O電路2的VDD電源布線10a以及VSS電源布線lla布 線在第2布線層，在第1及第3布線層中，布線有I/0電路2內(nèi)的信號布 線15。另外，圖20 (d)的2級用I/O電路1的VDD電源布線10b以及 VSS電源布線1 lb布線在第3布線層中，第1及第2布線層中，布線有I/O 電路2內(nèi)的信號布線15。這樣，本變形例中，l級用I/0電路2與2級用 I/O電路1之間，可以使得設(shè)置在內(nèi)部的電源布線的布線層不同。
圖21中示出了本實(shí)施方式的另一變形例。圖21 (a)的1級用I/O電 路2中，給內(nèi)部電路4 (圖21中位于上方)提供電位的布線16，如圖21 (b)所示，與焊盤3在同一個(gè)布線層中朝向焊盤3布線。與此相對，圖 21 (c)所示的2級用I/O電路1中，給內(nèi)部電路4提供電位的布線17， 與位于內(nèi)側(cè)(圖中為上側(cè))的相鄰焊盤3b、 3c沖突，無法在與焊盤3a在 同一個(gè)布線層中朝向位于外部(圖中為下側(cè))的焊盤3a進(jìn)行布線，因此， 如圖21 (d)所示，經(jīng)多個(gè)過孔18布線在1層下的布線層中。結(jié)果，l級用I/O電路2中，布線有2級用I/O電路1的焊盤電位提供用布線17的布 線層變成自由狀態(tài)，因此采用在該布線層中布線用來強(qiáng)化上述VDD電源 布線10a以及VSS電源布線lla的子VDD電源布線10a'以及子VSS電源 布線lla'，并提供過孔19連接兩布線的構(gòu)成。
因此，本變形例中，采用在1級用I/O電路1中，電源布線被布線在 兩個(gè)布線層中，在2級用I/0電路l中被布線在l個(gè)布線層中，l級用與2 級用I/O電路1、 2間，布線有電源布線的布線層數(shù)不同的構(gòu)成。這樣的構(gòu) 成，由于1級用與2級用I/O電路1、 2能夠通過不同的電路獨(dú)立設(shè)計(jì)，因 此是可以采用的。
(第5實(shí)施方式)
接下來，對本發(fā)明的第5實(shí)施方式進(jìn)行說明。
圖22中示出了多芯片模塊中具有本半導(dǎo)體集成電路的情況下的構(gòu)成例。
圖22 (a)中，20是由作為本半導(dǎo)體集成電路的系統(tǒng)LSI所構(gòu)成的半 導(dǎo)體芯片。21是由作為其他半導(dǎo)體集成電路的存儲器芯片或模擬LSI所構(gòu) 成的半導(dǎo)體芯片，安裝在由本半導(dǎo)體集成電路所形成的半導(dǎo)體芯片20上。 通過這兩個(gè)半導(dǎo)體芯片構(gòu)成多芯片模塊，該模塊安裝在半導(dǎo)體封裝中 (System-in Package )。
如圖22 (b)所示，其他半導(dǎo)體集成電路的半導(dǎo)體芯片21中，通常， 其一邊上排列設(shè)置有多個(gè)具有1個(gè)焊盤3的1級用I/O電路2。另外，在 預(yù)先知道本半導(dǎo)體集成電路的半導(dǎo)體芯片20與上述其他半導(dǎo)體集成電路 的半導(dǎo)體芯片21的1級用I/O電路2的焊盤3相連接的構(gòu)成的情況下，考 慮作為排列設(shè)置在1邊上的I/O電路的上述其他半導(dǎo)體集成電路的半導(dǎo)體 芯片21的1級用I/O電路2的配置間距，以與該配置間距幾乎相等的配置 間距，將1級用I/O電路2與上述其他半導(dǎo)體集成電路的半導(dǎo)體芯片21 的I/O電路2相向設(shè)置。并且，兩半導(dǎo)體芯片20、 21的上述多個(gè)1級用 I/O電路2之間分別用芯片間布線25連接。
因此，本實(shí)施方式中，按照使得兩半導(dǎo)體芯片20、 21的1級用I/O電 路2之間的配置間距相等的方式，設(shè)定本半導(dǎo)體集成電路的1級用I/O電 路2的配置間距，因此多根芯片間布線25互相幾乎等長且都較短，提高 了組裝性。其結(jié)果例如圖23所示，相對于設(shè)置在其他半導(dǎo)體集成電路的
半導(dǎo)體芯片21的1邊上的多個(gè)1級用I/O電路2的配置間距，在設(shè)置了 2 級用I/O電路1作為本半導(dǎo)體集成電路的半導(dǎo)體芯片20的1邊上所設(shè)置的 I/O電路的情況下，互相連接的1組焊盤之間的隔離在各組都不同，連接 各組的焊盤的多根芯片間布線26的長度互不相同，導(dǎo)致各組的焊盤的每 一個(gè)都具有不同的信號特性。但本實(shí)施方式中，如果采用2級用I/0電路 1，就能夠在有效削減半導(dǎo)體集成電路的面積的情況下，還考慮連接對象 目標(biāo)的其他半導(dǎo)體集成電路的1/0電路的配置間距，即使多少會犧牲一些 面積降低效果，由于使用配置間距較大的1級用I/O電路2，因此能夠通 過等長且較短的芯片間布線25抑制各組焊盤間的信號特性的偏差，并且 得到高速的接口特性，例如在DDR (Double-Data-Rate)方式的高速的 DRAM接口中特別有效。 (第6實(shí)施方式) 進(jìn)而說明本發(fā)明的第6實(shí)施方式。
本實(shí)施方式中，在l級用I/0電路與2級用I/0電路之間，以及2級 用I/O電路與3級用I/O電路之間等中，使得這些級數(shù)不同的I/O電路之 間，具有相同的電特性作為其I/O功能。下面例示出1級用I/O電路與2 級用1/0電路進(jìn)行說明。
圖27中示出了 l級用或2級用I/0電路的電路圖。圖中，35為設(shè)置 在1/0電路上方的焊盤，36為用來輸入來自圖l所示的內(nèi)部電路4的內(nèi)部 信號的內(nèi)部信號輸入端子，37為對上述內(nèi)部電路4輸出內(nèi)部信號的內(nèi)部信 號輸出端子。輸入給上述內(nèi)部信號輸入端子36的內(nèi)部信號，通過預(yù)緩沖 電路31以及輸出晶體管32，進(jìn)而經(jīng)過ESD保護(hù)晶體管33，傳遞給上述 焊盤35，從該焊盤35向外部輸出。另外，從外部輸入給上述焊盤35的信 號，經(jīng)過輸入電路34傳遞給上述內(nèi)部信號輸出端子37，并從該內(nèi)部信號 輸出端子37輸出給內(nèi)部電路4。
上述預(yù)緩沖電路31構(gòu)成為柵極寬度W=Wppbl且柵極長度L = Lppbl的P型晶體管38以及柵極寬度W=Wnpbl且柵極長度L=Lnpbl 的N型晶體管39所構(gòu)成的第1倒相電路IV1、與柵極寬度W=Wppb2且 柵極長度L=Lppb2的P型晶體管40以及柵極寬度W=Wnpb2且柵極長
度L=Lnpb2的N型晶體管41所構(gòu)成的第2倒相電路IV2，并聯(lián)在上述內(nèi) 部信號輸入端子36上。
另外，上述輸出晶體管32，由在柵極端接受上述第1倒相電路IV1 的輸出信號且柵極寬度W=Wpout柵極長度L=Lpout的P型晶體管42、 與在柵極端接受上述第2倒相電路IV2的輸出信號且柵極寬度W=Wn0ut 柵極長度L=Lnout的N型晶體管43構(gòu)成的第3倒相電路IV3構(gòu)成。
進(jìn)而，上述ESD保護(hù)晶體管33被構(gòu)成為柵極端始終被加載電源電 壓且柵極寬度W=Wpesd柵極長度L=Lpesd的P型晶體管44、以及柵極 端接地且柵極寬度W二 Wnesd柵極長度L=Lnesd的N型晶體管45，串聯(lián) 在電源與地之間。
此外，上述輸入電路34被構(gòu)成為柵極寬度W二Wpil且柵極長度L =Lpil的P型晶體管46以及柵極寬度W=Wnil且柵極長度L=Lnil的N 型晶體管47所構(gòu)成的第4倒相電路IV4、與柵極寬度W=Wpi2且柵極長 度L=Lpi2的P型晶體管48以及柵極寬度W二Wni2且柵極長度L=Lni2 的N型晶體管49所構(gòu)成的第5倒相電路IV5串聯(lián)。
上述輸出晶體管32的兩個(gè)晶體管42、 43以及上述ESD保護(hù)晶體管 33的兩個(gè)晶體管44、 45，都是各自的漏極直接連接上述焊盤35的晶體管。
圖28以及圖29中示出了用來實(shí)現(xiàn)上述圖27中所示的I/O電路的1 級用I/O電路2與2級用I/O電路1的布局結(jié)構(gòu)。
圖28中示出了 2級用I/O電路1的布局結(jié)構(gòu)，圖29中示出了 1級用 1/0電路2的布局結(jié)構(gòu)。圖中，l級用I/0電路2中，寬度W二W1，高度 H=H1， 2級用I/O電路1中，寬度W=W2 (W2<W1)，高度H=H2 (H2>H1)。例如，在設(shè)W1二2'W2時(shí)，設(shè)H1-H2/2。
上述2級用和1級用I/O電路1、 2中，圖中的上側(cè)為圖1的內(nèi)部電路 4側(cè)，圖中的下側(cè)為半導(dǎo)體集成電路5的外端部側(cè)。各個(gè)1/0電路1、 2中， 圖中下側(cè)形成有輸出晶體管32與ESD保護(hù)晶體管33的各個(gè)N型晶體管 部32b、 33b，圖中的上方形成有各個(gè)P型晶體管部32a、 33a。進(jìn)而，在 圖中的上方形成預(yù)緩沖部31與輸入電路34。
比較圖28以及圖29中所示的2級用和1級用I/O電路1、 2，構(gòu)成輸 出晶體管32的一部分的P型晶體管42彼此的柵極寬度W被統(tǒng)一為W=
2Wpout，并且，構(gòu)成ESD保護(hù)晶體管33的一部分的P型晶體管44彼此 的柵極寬度W也被統(tǒng)一為W=4Wpesd (=Wpout)。因此，這些P型晶 體管42、 44 (即漏極直接連接焊盤35的P型晶體管)，它們總柵極寬度 在第1及第21/0電路1、 2之間被統(tǒng)一為相等的寬度(2Wpout+4Wpesd)。
同樣，比較第1及第21/0電路1、 2，構(gòu)成輸出晶體管32的一部分的 N型晶體管43彼此的柵極寬度W被統(tǒng)一為W=2Wnout，并且，構(gòu)成ESD 保護(hù)晶體管33的一部分的N型晶體管45彼此的柵極寬度W也被統(tǒng)一為 W=6Wnesd。因此，這些N型晶體管43、 45 (即漏極直接連接焊盤35的 N型晶體管)，它們總柵極寬度在第1及第21/0電路1、 2之間被統(tǒng)一為 相等的寬度(2Wnout+6Wnesd)。
結(jié)果，漏極直接連接焊盤35的P型及N型晶體管42、 43、 44、 45 全體中，其總柵極寬度在第1及第21/0電路1、 2之間，被統(tǒng)一為相等的 寬度(2Wpout+4Wpesd+2Wnout+6Wnesd)。
進(jìn)而，圖28的2級用I/O電路1中，漏極直接連接焊盤35的P型晶 體管42、 44，作為整體，形成為在1個(gè)擴(kuò)散區(qū)域中以給定間隔隔開設(shè)有6 根柵電極(P型晶體管42用為2根，P型晶體管44用為4根)的1個(gè)多 指構(gòu)造MFp，并且，漏極直接連接焊盤35的N型晶體管43、 45，作為整 體，形成為在1個(gè)擴(kuò)散區(qū)域中以給定間隔隔開設(shè)有8根柵電極(N型晶體 管43用為2根，N型晶體管45用為6根)的l個(gè)多指構(gòu)造MFn。
另外，圖29的1級用I/O電路2中，漏極直接連接焊盤35的P型晶 體管42、 44，作為整體，在寬度Wl方向上并列形成2個(gè)多指構(gòu)造MFpl、 MFp2，該多指構(gòu)造MFpl、 MFp2是在1個(gè)擴(kuò)散區(qū)域中以給定間隔隔開設(shè) 有3根柵電極(P型晶體管42用為1根，P型晶體管44用為2根)的構(gòu) 造，并且，漏極直接連接焊盤35的N型晶體管43、 45，作為整體，在寬 度Wl方向上并列形成2個(gè)多指構(gòu)造MFnl、 MFn2，該多指構(gòu)造MFnl、 MFn2是在1個(gè)擴(kuò)散區(qū)域中以給定間隔隔開設(shè)有4根柵電極(N型晶體管 43用為1根，N型晶體管45用為3根)的構(gòu)造。
這樣，1級用及2級用I/0電路1、 2中，形成P型晶體管的3個(gè)多指 構(gòu)造MFp、 MFpl、 MFp2中，其柵極寬度W都用Wpout (=Wpesd)統(tǒng)一 起來設(shè)為相等。同樣，形成N型晶體管的3個(gè)多指構(gòu)造MFn、 MFnl、 MFn2
中，其柵極寬度W都用Wnout (=Wnesd)統(tǒng)一起來設(shè)為相等。
另外，對照圖28及圖29可以得知，1級用及2級用I/0電路1、 2相 互之間，實(shí)現(xiàn)與輸出晶體管32的P型晶體管相同的功能的P型晶體管42 彼此，被設(shè)定為相等的柵極長度L=Lpout與相等的寬度W=Wpout，并 且，實(shí)現(xiàn)與輸出晶體管32的N型晶體管相同的功能的N型晶體管43彼 此，也被設(shè)定為相等的柵極長度L二Lnout與相等的寬度W=Wnout。
同樣，對照圖28及圖29可以得知，1級用及2級用I/0電路1、 2相 互之間，實(shí)現(xiàn)與ESD保護(hù)晶體管33的P型晶體管相同的功能的P型晶體 管44彼此，被設(shè)定為相等的柵極長度L二Lpesd與相等的寬度W=Wpesd， 并且，實(shí)現(xiàn)與ESD保護(hù)晶體管33的N型晶體管相同的功能的N型晶體管 45彼此，也被設(shè)定為相等的柵極長度L=Lnesd與相等的寬度W=Wnesd。
進(jìn)而，上述預(yù)緩沖器31以及輸入電路34中，第1與第2I/0電路1、 2相互間實(shí)現(xiàn)相同功能的晶體管彼此如下所述，設(shè)為柵極長度彼此相等且 柵極寬度也彼此相等。具體的說，1級及2級用I/O電路1、 2互相之間的 預(yù)緩沖器31中，P型晶體管38彼此被設(shè)為相等的柵極長度L=Lppbl與 相等的柵極寬度Wppbl， N型晶體管39彼此被設(shè)為相等的柵極長度L = Lnpbl與相等的柵極寬度Wnpbl， P型晶體管40彼此被設(shè)為相等的柵極 長度L=Lppb2與相等的柵極寬度Wppb2， N型晶體管41彼此被設(shè)為相 等的柵極長度L二L叩b2與相等的柵極寬度Wnpb2。同樣，1級及2級用 I/O電路1、 2互相之間的輸入電路34中，P型晶體管46彼此被設(shè)為相等 的柵極長度L二Lpil與相等的柵極寬度Wpil， N型晶體管47彼此被設(shè)為 相等的柵極長度L=Lnil與相等的柵極寬度Wnil ， P型晶體管48彼此被 設(shè)為相等的柵極長度L=Lpi2與相等的柵極寬度Wpi2， N型晶體管49彼 此被設(shè)為相等的柵極長度L=Lni2與相等的柵極寬度Wni2。
此外，圖28的2級用I/0電路1中，從P型晶體管與N型晶體管之 間的阱邊界，到P型晶體管的多指構(gòu)造MFp的擴(kuò)散區(qū)域的距離Dp被設(shè)為 Dp=WPD，并且，從上述阱邊界到N型晶體管的多指構(gòu)造MFn的擴(kuò)散區(qū) 域的距離Dn被設(shè)為Dn=WND。與此相對，圖29的1級用I/O電路2中， 從P型晶體管與N型晶體管之間的阱邊界，到P型晶體管的多指構(gòu)造 MFpl、 MFp2的各擴(kuò)散區(qū)域的距離Dp被設(shè)為Dp=WPD，并且，從上述
阱邊界到N型晶體管的多指構(gòu)造MFnl、MFn2的擴(kuò)散區(qū)域的距離Dn被設(shè) 為Dn=WND。
因此，本實(shí)施方式中，2級用I/O電路1與1級用I/O電路2互相之 間，在將這些I/0電路混合安裝在1個(gè)半導(dǎo)體集成電路5的情況下，由于 這些I/O電路的電特性相等，因此只需要考慮半導(dǎo)體集成電路5的芯片面 積就可以決定設(shè)置l級用或2級用中的哪個(gè)I/0電路。進(jìn)而，在級數(shù)不同 的I/O電路之間電特性不同的情況下，即使存在特定的信號端子與例如1 級用I/O電路無法連接的不便，本實(shí)施方式中，此時(shí)也不需要將該特定的 信號端子的配置位置，替換成能夠與1級用I/O電路連接的其他信號端子。
權(quán)利要求
1.一種半導(dǎo)體集成電路，具有內(nèi)部電路；以及排列設(shè)置在上述內(nèi)部電路的外部，將上述內(nèi)部電路的信號輸出到外部或?qū)⑼獠康男盘栞斎氲缴鲜鰞?nèi)部電路中，且在上方能夠設(shè)置焊盤的多個(gè)I/O電路，上述多個(gè)I/O電路由n級用I/O電路和m級用I/O電路這樣的在朝向上述內(nèi)部電路的方向上的高度不同的至少兩種I/O電路構(gòu)成，上述n級用I/O電路被構(gòu)成為上述焊盤在朝向上述內(nèi)部電路的方向上被設(shè)置n級，其中n為1以上的整數(shù)；上述m級用I/O被構(gòu)成為上述焊盤在朝向上述內(nèi)部電路的方向被設(shè)置m級，其中m為＞n的整數(shù)。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于 上述多個(gè)I/O電路，在n級用I/O電路以及m級用I/O電路分別具有在1/0電路排列方向上延伸的電源布線，且至少1個(gè)電源布線從外端起的 高度位置不同；在排列配置的n級用I/O電路與m級用I/O電路之間，形成有電源布 線轉(zhuǎn)接區(qū)域，在該電源布線轉(zhuǎn)接區(qū)域形成了用來將該n級用I/O電路與m 級用I/O電路的電源布線彼此連接起來的電源布線。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于上述n級用I/O電路及m級用I/O電路，位于形成半導(dǎo)體集成電路的 角部的2邊的端部；上述電源布線轉(zhuǎn)接區(qū)域形成在上述角部。
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于 上述多個(gè)I/O電路，按n級用I/O電路以及m級用I/O電路分別具有在1/0電路排列方向上延伸的電源布線，且至少1個(gè)電源布線從外端起的 高度位置不同；排列配置且相鄰的n級用I/O電路與m級用I/O電路之間，隔開有給 定距離。
5. 根據(jù)權(quán)利要求l所述的半導(dǎo)體集成電路，其特征在于 上述多個(gè)I/O電路，按n級用I/O電路以及m級用I/O電路分別具有在I/O電路排列方向上延伸的電源布線，且至少1個(gè)電源布線從外端起的 高度位置不同；在排列配置且相鄰的n級用I/O電路與m級用I/O電路之間，設(shè)有靜 電放電保護(hù)用保護(hù)電路。
6. 根據(jù)權(quán)利要求2 5中任一個(gè)所述的半導(dǎo)體集成電路，其特征在于: 上述n級用I/O電路所具有的電源布線與上述m級用I/O電路所具有的電源布線，根數(shù)互不相同。
7. 根據(jù)權(quán)利要求2 6中任一個(gè)所述的半導(dǎo)體集成電路，其特征在于 上述n級用I/O電路所具有的電源布線與上述m級用I/O電路所具有的電源布線，布線寬度互不相同。
8. 根據(jù)權(quán)利要求2 7中任一個(gè)所述的半導(dǎo)體集成電路，其特征在于 上述n級用I/O電路所具有的電源布線與上述m級用I/O電路所具有的電源布線，形成在互不相同的布線層。
9. 根據(jù)權(quán)利要求2 8中任一個(gè)所述的半導(dǎo)體集成電路，其特征在于 上述n級用I/O電路所具有的電源布線與上述m級用I/O電路所具有的電源布線，形成的布線層的數(shù)量互不相同。
10. 根據(jù)權(quán)利要求1 9中任一個(gè)所述的半導(dǎo)體集成電路，其特征在于上述半導(dǎo)體集成電路是具有4邊的長方形；在互相相向的2組的2邊中1組的2邊上，設(shè)置同一種類的n級用或 m級用I/O電路；另一組的2邊中的1邊，設(shè)有級數(shù)與上述1組的2邊上所設(shè)置的n級 用或m級用I/O電路不同的I/O電路。
11. 根據(jù)權(quán)利要求1 10中任一個(gè)所述的半導(dǎo)體集成電路，其特征在于半導(dǎo)體集成電路的1邊上，排列配置有多個(gè)n級用I/O電路； 配置在上述1邊上的多個(gè)n級用I/O電路的配置間距，其通過考慮排 列設(shè)置在其他半導(dǎo)體集成電路的1邊上的多個(gè)I/0電路的配置間距而設(shè)定。
12. —種多芯片模塊，具有構(gòu)成如權(quán)利要求1 11中任一個(gè)所述的半 導(dǎo)體集成電路的半導(dǎo)體芯片、以及構(gòu)成其他半導(dǎo)體集成電路的半導(dǎo)體芯 片， 設(shè)置在上述權(quán)利要求11所述的半導(dǎo)體集成電路的上述1邊上的多個(gè)n 級用I/O電路、與設(shè)置在上述其他半導(dǎo)體集成電路的1邊上的多個(gè)I/O電 路，相向且通過芯片間布線連接。
13. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于 多個(gè)上述n級用I/O電路和多個(gè)上述m級用I/O電路排列配置， 上述排列設(shè)置的多個(gè)n級用及m級用1/0電路的全體中，在朝向內(nèi)部電路的方向設(shè)置的焊盤數(shù)量為多個(gè)，且在上述多個(gè)n級用I/O電路中設(shè)置 的多個(gè)焊盤彼此錯(cuò)開成鋸齒狀配置，并且在上述多個(gè)m級用I/O電路中設(shè) 置的多個(gè)焊盤也彼此錯(cuò)開成鋸齒狀配置。
14. 根據(jù)權(quán)利要求1 13中任一個(gè)所述的半導(dǎo)體集成電路，其特征在于在具有的n級用I/O電路及m級用I/O電路全體中，位于給定級的焊 盤的總數(shù)、與位于比上述給定級高一級的級位置的焊盤的總數(shù)互不相同。
15. 根據(jù)權(quán)利要求1 14中任一個(gè)所述的半導(dǎo)體集成電路，其特征在于上述n級用I/O電路與m級用I/O電路中，排列方向的寬度互不相同。
16. 根據(jù)權(quán)利要求1 15中任一個(gè)所述的半導(dǎo)體集成電路，其特征在于上述n級用I/O電路與m級用I/O電路互相之間，漏極直接連接焊盤 的晶體管的總柵極寬度相等。
17. 根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路，其特征在于 上述n級用I/O電路與m級用I/O電路中， 漏極直接連接焊盤的同一導(dǎo)電型的晶體管為多指構(gòu)造； 上述各個(gè)多指構(gòu)造互相之間，柵極寬度相等。
18. 根據(jù)權(quán)利要求1 17中任一個(gè)所述的半導(dǎo)體集成電路，其特征在于上述n級用I/O電路與m級用I/O電路互相之間， 實(shí)現(xiàn)相同功能的晶體管的柵極長度相等。
19. 根據(jù)權(quán)利要求1 17中任一個(gè)所述的半導(dǎo)體集成電路，其特征在于上述n級用I/O電路與m級用I/O電路互相之間， 實(shí)現(xiàn)相同功能的晶體管的柵極寬度相等。
20.根據(jù)權(quán)利要求1 19中任一個(gè)所述的半導(dǎo)體集成電路，其特征在于上述n級用I/O電路的排列方向的寬度，比上述m級用I/O電路的排 列方向的寬度大；上述n級用I/0電路的朝向內(nèi)部電路的方向的高度，比上述m級用I/O 電路的朝向內(nèi)部電路的方向的高度低。
全文摘要
半導(dǎo)體集成電路(5)在其中央部設(shè)置內(nèi)部電路(4)，并沿著半導(dǎo)體集成電路的4邊，排列設(shè)置與外部進(jìn)行信號輸入輸出用的I/O電路(1、2)及焊盤(3)。I/O電路(2)是設(shè)有1個(gè)焊盤的1級用I/O電路，I/O電路(1)是在朝向內(nèi)部電路的方向以鋸齒狀設(shè)有兩個(gè)焊盤的2級用I/O電路，作為全體設(shè)置兩種I/O，所設(shè)置的焊盤的個(gè)數(shù)與必要的焊盤數(shù)相等。1級用I/O電路(2)與2級用I/O電路(1)具有給其供電的電源布線，這些電源布線為在I/O電路(1、2)的排列方向上前進(jìn)的環(huán)狀，在1級用與2級用I/O電路(1、2)間轉(zhuǎn)接電源布線的電源布線轉(zhuǎn)接區(qū)域(A)，設(shè)置在半導(dǎo)體集成電路的4個(gè)角部(C)。從而即使在焊盤數(shù)較多的半導(dǎo)體集成電路中，也能有效削減其面積。
文檔編號H01L27/02GK101179071SQ20071016589
公開日2008年5月14日 申請日期2007年11月7日 優(yōu)先權(quán)日2006年11月9日
發(fā)明者松岡大輔 申請人:松下電器產(chǎn)業(yè)株式會社