專利名稱：集成電路和保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于集成電路，尤指靜電放電(electrostatic discharge, ESD)保護(hù)電路。
背景技術(shù)：
由于集成電路使用輸入/輸出(Input/Output, 1/0)驅(qū)動器來 做為外部電路和數(shù)據(jù)連結(jié)的接口 ，所以對于可以容忍高漏極-柵極電壓而不會帶來熱載流子效應(yīng)或4冊才及氧化物劣化(gate oxide degradation)的I/0驅(qū)動器，其需求持續(xù)增加。在深微米技 術(shù)中，柵極氧化物的縮小以及客戶對混合電壓產(chǎn)品的需求使得 電路設(shè)計者創(chuàng)造符合需求的I / O驅(qū)動器。
包括半導(dǎo)體元件的集成電路很容易受到電性過壓
(electrical overstress， EOS)的影響而造成損壞，電性過壓包括 靜電放電、瞬時狀況(transient condition)、 電路栓鎖作用(latch -up)以及不正確的極性連接，其中電性過壓狀況分為過電壓或 過電流事件。由于靜電電荷會在物體內(nèi)部(body)累積，且當(dāng)累 積有電荷的物體碰觸到集成電路時，將會損壞其中的半導(dǎo)體元 件以及電路。因此如何保護(hù)半導(dǎo)體元件不受靜電放電或其他電 性過壓狀況的影響，是亟待解決的問題。
圖l顯示已知技術(shù)中集成電路的靜電放電保護(hù)電路，包括P 型金屬氧化物半導(dǎo)體晶體管(P type - Metal - Oxide -Semiconductor transistor, PMOS晶體管)MIO、 N型金屬氧化物 半導(dǎo)體晶體管(N type - Metal - Oxide - Semiconductor transistor, NMOS晶體管)Ml2和M14和電阻RIO。
對于半導(dǎo)體沖支術(shù)中的混合電壓I/0而言，堆疊的NMOS晶體
管能夠提供耐用的ESD保護(hù)。堆疊的NMOS晶體管M12和M14 對集成電路的內(nèi)部元件能夠提供ESD保護(hù)，而使元件電路在靜 電i文電事件中不受到應(yīng)力(stress)電流的影響。堆疊的NMOS晶 體管M12和M14也能夠避免集成電路在正常工作狀態(tài)下不會受 到瞬時狀況的過多電流的影響。但是，這種裝置(堆疊的NMOS 晶體管)由于電力消耗太大，會有高的驟回電壓(snapback voltage)的問題，如此會影響ESD的保護(hù)效果。詳細(xì)地說明是， 傳統(tǒng)堆疊的NMOS晶體管M12和M14需要4交高的驟回電壓與較 長的啟動時間，因此傳統(tǒng)堆疊的NMOS晶體管M12和M14具有4交 差的擊穿電流，且內(nèi)部電路較易受此高電壓的破壞。所以，我 們需要一

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提出一種集成電路，能夠防護(hù)靜電放電 的破壞，包括第一接觸墊(pad)、接地接觸墊、第二接觸墊、元 件電路、放電單元以及放電控制器。上述放電單元耦接上述元 件電路，以及上述第一、第二和接地接觸墊。上述放電單元包 括串聯(lián)的第 一 和第二晶體管用以保護(hù)上述元件電路在靜電放電 事件中不受到上述第一、第二和接地接觸墊的應(yīng)力電流的影響。 上述放電控制器耦接上述放電單元，以及上述第一、第二和接 地接觸墊。上述放電控制器包括ESD連結(jié)單元以及電壓鉗制單 元。上述ESD連結(jié)單元耦接上述第一和第二接觸墊，在上述靜 電放電事件中接收ESD突波，用以在第一節(jié)點建立第一控制電 壓來開啟上述第一晶體管。上述電壓鉗制單元耦接上述ESD連 結(jié)單元以及上述第一、第二和接地接觸墊。在上述靜電放電事 件中鉗制上述ESD突波用以在第二節(jié)點建立第二控制電壓來開 啟上述第二晶體管，并且在正常運作時接收在上述第二接觸墊
的操作電壓，用以關(guān)閉上述第二晶體管。
此外，本發(fā)明另提出一種保護(hù)電路，能夠防護(hù)靜電放電的 破壞，用以耦接第一接觸墊、接地接觸墊、第二接觸墊和元件 電路，上述保護(hù)電路包括放電單元以及放電控制器。上述放電
單元包括第一NMOS晶體管以及第二NMOS晶體管。上述第一 NMOS晶體管具有第一源極、第一漏極以及第一柵極，上述第 一漏極耦接上述第二接觸墊，以及上述第 一 柵極耦接上述第一 接觸墊。上述第二NMOS晶體管具有第二源;歐、第二漏極以及 第二柵極，上述第二漏極耦接上述第一源極，以及上述第二源 極耦接上述接地接觸墊。上述放電控制器包括ESD連結(jié)單元、 第一PMOS晶體管、第三NMOS晶體管、第一電阻以及作為電容 使用的第一元件。上述ESD連結(jié)單元耦接上述第一和第二接觸 墊，在靜電放電事件中接收ESD突波，用以在第一節(jié)點建立第 一控制電壓來開啟上述第一NMOS晶體管。上述第一PMOS晶體 管，具有源極、漏極以及柵極，上述第一PMOS晶體管的上述 源極耦接上述ESD連結(jié)單元和上述第一4冊極。上述第三NMOS 晶體管，具有第三源極、第三漏極以及第三斥冊極，上述第三漏 極耦接上述第一PMOS晶體管的上述漏4及，以及上述第三源極 耦接上述接地接觸墊。上述第一電阻耦接上述第二接觸墊。上 述第 一元件，其一端耦接上述第 一電阻和上述第一PMOS晶體 管的上述柵極，以及另一端耦接上述接地接觸墊。上述第一元 件在上述靜電放電事件中鉗制上述ESD突波用以在第二節(jié)點建 立第二控制電壓，來開啟上述第二NMOS晶體管，并且在正常 運作時接收在上述第二接觸墊的操作電壓，用以關(guān)閉上述第二 NMOS晶體管，以及上述放電單元能夠防護(hù)上述元件電路在靜 電放電事件中不受到上述第一、第二和接地接觸墊的應(yīng)力電流 的影響。
本發(fā)明所述的集成電路和保護(hù)電路，使得ESD導(dǎo)致的應(yīng)力
電流能夠被重新導(dǎo)出集成電路之外而不會破壞內(nèi)部電路。


圖l顯示已知技術(shù)中集成電路的靜電放電保護(hù)電路。
圖2顯示本發(fā)明實施例中集成電路的靜電放電保護(hù)電路。 圖3a和圖3b顯示圖2中ESD連結(jié)單元的電路圖。 圖4顯示本發(fā)明實施例中另 一個ESD保護(hù)電路的電路圖。 圖5顯示本發(fā)明實施例中另 一個ESD保護(hù)電路的電路圖。
具體實施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，下文 特舉一較佳實施例，并配合所附圖式，作詳細(xì)說明如下。
在此必須說明的是，于下揭露內(nèi)容中所提出的不同實施例 或范例，是用以說明本發(fā)明所揭示的不同技術(shù)特征，其所描述 的特定范例或排列是用以簡化本發(fā)明，然非用以限定本發(fā)明。 此外，在不同實施例或范例中可能重復(fù)使用相同的參考數(shù)字與 符號，上述重復(fù)使用的參考數(shù)字與符號是用以說明本發(fā)明所揭 示的內(nèi)容，而非用以表示不同實施例或范例間的關(guān)系。
圖2顯示本發(fā)明實施例中集成電路的靜電放電保護(hù)電路，包 括ESD連結(jié)單元20、 NMOS晶體管M20和M22、 PMOS晶體管 M24、 NMOS晶體管M26、作為電容使用的元件和電阻R20。其 中，在制程技術(shù)逐漸精進(jìn)的情況下，線寬尺寸越來越小，作為 電容使用的元件可以是NMOS晶體管M28,此NMOS晶體管M28 具有薄的柵介電層，且其源極與漏極彼此耦接。
集成電路可以是邏輯裝置或存儲器裝置。在運作時，集成 電路會耦接到其他的電路、外部電源供應(yīng)和數(shù)據(jù)連結(jié)。集成電
路包含半導(dǎo)體材料(例如硅)和絕緣體材料(例如氧化硅)，兩 者都會因為高壓而導(dǎo)致永遠(yuǎn)的破壞。特別是，在電子裝置內(nèi)的 應(yīng)用之前或連接到外部裝置之前，集成電路特別容易受到靜電 放電事件的影響。ESD保護(hù)電路可以防護(hù)靜電放電，并且耦接 第一接觸墊、接地接觸墊VSS、第二接觸墊和內(nèi)部電路(未圖 示)，其中第一接觸墊的工作電壓比第二接觸墊的工作電壓低。 在一些實施例中，第一接觸墊可以是第一電源接觸墊VEE，第 二接觸墊可以是第二電源接觸墊VPP。本領(lǐng)域技術(shù)人員可以根 據(jù)其不同的需求而對電路做不同的修改。
NMOS晶體管M20具有第一NMOS源極、第一NMOS漏極以 及第一NMOS柵極。第一NMOS漏極耦接第二電源接觸墊VPP, 以及第一 NMOS柵極耦接第 一 電源接觸墊VEE 。 NMOS晶體管 M22具有第二NMOS源極、第二NMOS漏極以及第二NMOS柵 極，上述第二NMOS漏極耦接上述第一NMOS源極，以及上述 第二NMOS源極耦接上述接地接觸墊VSS 。 ESD連結(jié)單元20耦接 第二電源接觸墊VPP和第 一 電源接觸墊VEE,在l爭電ii電事件 中從第二電源接觸墊VPP接收ESD突波，用以在節(jié)點A(Node A) 建立第一控制電壓(VA)來開啟NMOS晶體管M20。 PMOS晶體管 M24具有第一PMOS源極、第一PMOS漏極以及第一PMOS柵極。 第一PMOS源極耦接ESD連結(jié)單元20和第一NMOS柵極。NMOS 晶體管M26具有第三NMOS源極、第三NMOS漏極以及第三 NMOS柵極。第三NMOS漏極耦接第一PMOS漏極，以及第三 N M O S源極耦接接地接觸墊V S S 。電阻R 2 0耦接第二電源接觸墊 VPP。作為電容使用的NMOS晶體管M28的一端(NMOS晶體管 M28的柵極)耦接電阻R20、第一PMOS柵極、第三NMOS柵極， 另 一端(NMOS晶體管M28的源極與漏極)耦接接地接觸墊VSS。
第 一 電源接觸墊VEE或第二電源接觸墊VPP從外部電源(未圖示)接收電力來源。第一電源接觸墊VEE接收的電壓比
第二電源接觸墊VPP接收的電壓低。例如，在65納米的半導(dǎo)體 制程的特殊運用中，第一電源接觸墊VEE可設(shè)計成負(fù)責(zé)接收 2.5V，而第二電源接觸墊VPP是4V。接地接觸墊VSS則是比第 一電源接觸墊VEE和第二電源接觸墊VPP更低的電位，通常是ov。
堆疊式的NMOS晶體管M20和M22可作為 一 放電單元來保 護(hù)內(nèi)部電^各不受到應(yīng)力電流的影響，該應(yīng)力電流經(jīng)由第 一 電源 接觸墊VEE、第二電源接觸墊VPP、或接地接觸墊VSS流進(jìn)或流 出集成電路。放電單元提供第一電源接觸墊VEE、第二電源接 觸墊VPP和接地接觸墊VSS的任意兩者間的放電路徑，使得ESD 導(dǎo)致的應(yīng)力電流能夠被重新導(dǎo)出集成電路之外而不會破壞內(nèi)部 電路。在ESD事件中，NMOS晶體管M20和M22都會被開啟用以 提供放電路徑，使應(yīng)力電流會從第二電源接觸墊VPP流到接地 接觸墊VSS。
ESD連結(jié)單元20、 PMOS晶體管M24、 NMOS晶體管M26、 電阻R20和作為電容^f吏用的NMOS晶體管M28可作為 一》欠電控 制器，借此控制力文電單元在ESD事件和正常工作狀態(tài)下的動作。 當(dāng)ESD事件發(fā)生時，ESD連結(jié)單元20從第二電源接觸塾VPP接收 ESD突波以減低第二電源接觸墊VPP的電位，并且在節(jié)點A建立 第一控制電壓(VA)來開啟NMOS晶體管M20。
電阻R20、作為電容使用的NMOS晶體管M28、 PMOS晶體 管M24和NMOS晶體管M26可作為 一 電壓鉗制單元(voltage clamping unit),在ESD事件中，此電壓鉗制單元能夠鉗制ESD 突波，并在節(jié)點B建立第二控制電壓(VB)來開啟NMOS晶體管 M22。另外，在正常運作時，此電壓鉗制單元會接收來自第二 電源接觸墊VPP的才乘作電壓，用以關(guān)閉NMOS晶體管M22。當(dāng)
ESD事件發(fā)生時，作為電容使用的NMOS晶體管M28用于鉗制 ESD突波，并產(chǎn)生一鉗制電壓，此鉗制電壓小于第一控制電壓 (VA),借此開啟PMOS晶體管M24,并且關(guān)上NMOS晶體管M26。 當(dāng)鉗制電壓通過反向器(PMOS晶體管M24和NMOS晶體管 M26)會在節(jié)點B產(chǎn)生第二控制電壓(VB),并開啟放電單元內(nèi) 的NMOS晶體管M22。因為第 一控制電壓(VA)、第二控制電壓 (VB)兩者都由一個共同的ESD突波所啟始，堆疊的NMOS晶體 管能夠以快速且平均的方式開啟，將應(yīng)力電流由第二電源接觸 墊VPP放電到接地接觸墊VSS。在正常工作狀態(tài)下，作為電容 使用的NMOS晶體管M28會被充電到大致等于第二電源接觸墊 VPP的電位，作為電容使用的NMOS晶體管M28的電位會由反向 器反向用以在節(jié)點B產(chǎn)生第二控制電壓(VB),而第二控制電壓 (VB)會關(guān)閉NMOS晶體管M22,減低正常工作狀態(tài)下的漏電。
在一實施例中，ESD保護(hù)電路的MOS晶體管可以是薄氧化 層的(thin - oxide)MOS晶體管。
圖3a顯示圖2中ESD連結(jié)單元20的電路圖，包括多個串聯(lián)順 向偏壓(forward biased)的二極管，這些順向偏壓的二極管和一 逆向偏壓(reverse biased)的二極管并聯(lián)耦4妄。
圖3b顯示圖2中另 一種ESD連結(jié)單元20的電路圖，包括串聯(lián) 的電阻R30和作為電容使用的元件，而電阻R30和PMOS晶體管 M30 —起和PMOS晶體管M32并聯(lián)耦接。其中，在制程技術(shù)逐漸 精進(jìn)的情況下，線寬尺寸越來越小，作為電容使用的元件可以 是PMOS晶體管M30 ，此PMOS晶體管M30具有薄的柵介電層， 且其源極與漏極彼此耦接。
圖4顯示本發(fā)明實施例中另 一個ESD保護(hù)電路的電路圖，更 包括在圖2的保護(hù)電路上加上的NMOS晶體管M40。 NMOS晶體 管M40具有耦接第二電源接觸墊VPP的漏極，耦接ESD連結(jié)單元
20的柵極，以及耦接電阻R40的源極。
在正常工作中，NMOS晶體管M40可將位于節(jié)點C的電位減 低至一數(shù)值，該數(shù)值為第 一電源接觸墊VEE與NMOS晶體管 M40的起始電壓Vth—mm的差值(第 一 電源接觸墊VEE - Vth—M40), 而使得跨越NMOS晶體管M26和NMOS晶體管M28的電壓能夠 維持在氧化層的擊穿電壓(breakdown voltage)之內(nèi)，因此和圖2 的保護(hù)電路相比提供更佳的可靠度。節(jié)點C的電位(第一電源 接觸墊VEE- Vth—M4o)將會開啟NMOS晶體管M26用以拉下位于 節(jié)點C的電位，接著關(guān)閉NMOS晶體管M22來避免漏電。若要在 保護(hù)電路內(nèi)減低漏電，可以對NMOS晶體管M40的起始電壓 Vth—m4。做選擇，而使得NMOS晶體管M40和PMOS晶體管M24的 起始電壓的總和(VthM4Q+Vth—M24)小于0 , 借此減低反向器 (PMOS晶體管M24和NMOS晶體管M26 )的漏電。在一實施例
中，可以考量元件制程的變動，使得起始電壓Vth—m4。和Vth—M24
的總和小于0。
在正常工作狀態(tài)下，第二電源接觸墊VPP的電源電壓會在 第一電源接觸墊VEE之前被完全開啟，用以避免ESD保護(hù)機(jī)制 鉗制電源電壓。
圖5顯示本發(fā)明實施例中另 一個ESD保護(hù)電路的電路圖，更 包括在圖4的保護(hù)電路上加上補償電路和偵測電路。
補償電路包括PMOS晶體管M50, PMOS晶體管M50具有源 極、漏極以及柵才及。在正常工作狀態(tài)下，PMOS晶體管M50會驅(qū) 動反向器(PMOS晶體管M24和NMOS晶體管M26 )的輸入電壓 至較高的電壓值，此較高的電壓值能夠關(guān)閉PMOS晶體管M24 和NMOS晶體管M22,借以減低漏電。PMOS晶體管M50的柵極 耦接PMOS晶體管M24和NMOS晶體管M26的漏極，PMOS晶體 管M5 0的源極耦接第 一 電源接觸墊VEE,以及PMOS晶體管M5 0
的漏極耦接PMOS晶體管M24和NMOS晶體管M26的柵極。
當(dāng)NMOS晶體管M40和PMOS晶體管M24的起始電壓的總 和(Vth—M4Q+Vth—M24)不小于0,補償電路PMOS晶體管M50能夠預(yù) 防因制程參數(shù)的變動而導(dǎo)致P M O S晶體管M 2 4漏電的問題。當(dāng)節(jié) 點C的電壓(Vc)小于第 一 電源接觸墊VEE與NMOS晶體管M40 的起始電壓VthM4o的差值(Vc<VEE - Vth—mm )時，NMOS晶體 管M26可以導(dǎo)通，而4吏節(jié)點B的電壓(VB)趨近于O,但不等于0， 且節(jié)點B的電壓(VB)會小于第 一 電源接觸墊VEE與PMOS晶體 管M50的起始電壓Vth—M5o的總和(VB<VEE+Vth—M50 )。當(dāng)節(jié)點B 的電壓(VB)小于第 一 電源接觸墊VEE與PMOS晶體管M50的起 始電壓V化—M5o的總和(VB<VEE+Vth—M5o)時，PMOS晶體管M50 可以導(dǎo)通，并使得節(jié)點C的電壓(Vc)得到補償，而到達(dá)第一電源 接觸墊VEE的準(zhǔn)位，如此可以關(guān)閉PMOS晶體管M24,而不會有 漏電的問題發(fā)生。
偵測電路包括電阻R50和PMOS晶體管M52。電阻R50耦接 第二電源接觸墊VPP。 PMOS晶體管M52具有源極、漏極以及柵 極。在正常工作狀態(tài)下，如果第一電源接觸墊VEE的電壓比第 二電源接觸墊VPP的電壓先開啟，PMOS晶體管M52會驅(qū)動反向 器(PMOS晶體管M24和NMOS晶體管M26 )的輸入電壓至較高 的電壓值，此較高的電壓值能夠關(guān)閉PMOS晶體管M24和NMOS 晶體管M22。不i侖第二電源接觸墊VPP和第 一 電源接觸墊VEE
(latch - up)的機(jī)制。PMOS晶體管M52的柵極耦接電阻R50 ， PMOS晶體管M52的源極耦接第 一 電源接觸墊VEE,以及PMOS 晶體管M52的漏極耦接PMOS晶體管M24和NMOS晶體管M26的柵極。
以上所述〗又為本發(fā)明較佳實施例，然其并非用以限定本發(fā) 明的范圍，任何熟悉本項技術(shù)的人員，在不脫離本發(fā)明的精神 和范圍內(nèi)，可在此基礎(chǔ)上做進(jìn)一步的改進(jìn)和變化，因此本發(fā)明 的保護(hù)范圍當(dāng)以本申請的權(quán)利要求書所界定的范圍為準(zhǔn)。 附圖中符號的簡單說明如下
M10, M24, M30， M50, M52: P型金屬氧化物半導(dǎo)體晶 體管(PMOS晶體管)
M12， M14, M20， M22, M26, M28, M40: N型金屬氧 化物半導(dǎo)體晶體管(NMOS晶體管)
VEE, VPP:電源接觸墊
VSS:接地接觸墊
RIO, R12, R20， R30， R40, R50:電阻 A, B, C:節(jié)點 20: ESD連結(jié)單元。
權(quán)利要求
1.一種集成電路，防護(hù)靜電放電的破壞，其特征在于，包括一第一接觸墊；一接地接觸墊；一第二接觸墊；一元件電路；一放電單元，耦接上述元件電路，以及上述第一接觸墊、上述第二接觸墊和上述接地接觸墊，包括串聯(lián)的一第一晶體管和一第二晶體管用以保護(hù)上述元件電路在一靜電放電事件中不受到上述第一接觸墊、上述第二接觸墊和上述接地接觸墊的應(yīng)力電流的影響；以及一放電控制器，耦接上述放電單元，以及上述第一接觸墊、上述第二接觸墊和上述接地接觸墊，包括一ESD連結(jié)單元，耦接上述第一接觸墊和上述第二接觸墊，在上述靜電放電事件中接收ESD突波，用以在一第一節(jié)點建立一第一控制電壓來開啟上述第一晶體管；以及一電壓鉗制單元，耦接上述ESD連結(jié)單元以及上述第一接觸墊、上述第二接觸墊和上述接地接觸墊，在上述靜電放電事件中鉗制上述ESD突波，用以在一第二節(jié)點建立一第二控制電壓來開啟上述第二晶體管，并且在正常運作時接收在上述第二接觸墊的操作電壓，用以關(guān)閉上述第二晶體管。
2. 根據(jù)權(quán)利要求l所述的集成電路，其特征在于，上述電 壓鉗制單元包括一第 一 電阻；作為電容使用的一第一元件，耦接上述第一電阻和上述接 地接觸墊，在上述靜電放電事件中鉗制上述ESD突波用以建立 一鉗制電壓，使得上述鉗制電壓比上述第一控制電壓小，以及 在正常運作時建立等于在上述第二接觸墊的電位的上述鉗制電壓；以及一反向器，耦接上述ESD連結(jié)單元以及上述接地接觸墊， 反向上述鉗制電壓用以產(chǎn)生上述第二控制電壓；以及其中上述反向器包括串聯(lián)的一第三晶體管和一第四晶體 管，上述第三晶體管耦接上述第一接觸墊和上述第四晶體管， 以及上述第四晶體管耦接上述接地接觸墊和上述第三晶體管。
3. 根據(jù)權(quán)利要求2所述的集成電路，其特征在于，上述放 電控制器更包括一第五晶體管，耦接上述ESD連結(jié)單元、上述 第二接觸塾以及上述第 一 電阻。
4. 根據(jù)權(quán)利要求3所述的集成電路，其特征在于，上述第 三和第五晶體管的起始電壓的總和小于0伏特。
5. 根據(jù)權(quán)利要求2所述的集成電路，其特征在于，更包括 一補償電路，耦接上述反向器和上述第一接觸墊，在正常運作 時驅(qū)動上述反向器的輸入電壓至一第 一數(shù)值，以關(guān)閉上述第二 晶體管。
6. 根據(jù)權(quán)利要求2所述的集成電路，其特征在于，更包括 一偵測電路，耦接上述第一接觸墊、上述第二接觸墊和上述反 向器，在正常運作時，如果上述第一接觸墊的電壓比上述第二 接觸墊的電壓先開啟，上述偵測電路驅(qū)動上述反向器的輸入電 壓至一第二數(shù)值，以關(guān)閉上述第二晶體管。
7. 根據(jù)權(quán)利要求l所述的集成電路，其特征在于，上述第 一接觸墊的工作電壓比上述第二接觸墊的工作電壓低。
8. —種保護(hù)電路，防護(hù)靜電放電的破壞，其特征在于，用 以耦接一第一接觸墊、 一接地接觸墊、 一第二接觸墊和一元件 電路，上述保護(hù)電路包括一ii電單元，包凌舌一第一NMOS晶體管，具有一第一源極、 一第一漏極 以及一第一柵極，上述第一漏極耦接上述第二接觸墊，以 及上述第一柵極耦接上述第一接觸墊；一第二NMOS晶體管，具有一第二源極、 一第二漏極 以及一第二4冊極，上述第二漏極耦接上述第一源極，以及 上述第二源極耦接上述接地接觸墊；以及 一放電控制器，包括一ESD連結(jié)單元，耦接上述第一接觸墊和上述第二接 觸墊，在一靜電放電事件中接收ESD突波，用以在一第一 節(jié)點建立一第一控制電壓來開啟上述第一NMOS晶體管；一第一PMOS晶體管，具有 一 源極、 一 漏極以及一柵極， 上述第一PMOS晶體管的上述源極耦接上述ESD連結(jié)單元 和上述第一一冊極；一第三NMOS晶體管，具有一第三源極、 一第三漏極 以及 一 第三柵極，上述第三漏極耦接上述第一 P M O S晶體管 的上述漏極，以及上述第三源極耦接上述接地接觸墊；一第一電阻，耦接上述第二接觸墊；一作為電容使用的第一元件，其一端耦接上述第一電 阻和上述第一PMOS晶體管的上述柵極，以及另 一端耦接上 述接地接觸墊；以及其中上述第一元件在上述靜電放電事件中鉗制上述ESD突 波用以在 一 第二節(jié)點建立第二控制電壓，來開啟上述第二 NMOS晶體管，并且在正常運作時接收在上述第二接觸墊的操 作電壓，用以關(guān)閉上述第二NMOS晶體管，以及上述it電單元 防護(hù)上述元件電路在 一靜電放電事件中不受到上述第 一接觸 墊、上述第二接觸墊和接地接觸墊的應(yīng)力電流的影響。
9. 根據(jù)權(quán)利要求8所述的保護(hù)電路，其特征在于，上述放 電控制器更包括一第四NMOS晶體管，具有一第四源極、 一第 四漏極以及一 第四柵極，上述第四漏極耦接上述第二接觸墊， 上述第四柵極耦接上述ESD連結(jié)單元，以及上述第四源極耦接 上述第一電阻。
10. 根據(jù)權(quán)利要求9所述的保護(hù)電路，其特征在于，更包括 一補償電路，包括一第二PMOS晶體管，具有一源極、 一漏極值，以關(guān)閉上述第二晶體管，上述第二PMOS晶體管的上述柵 極耦接上述第一PMOS晶體管的上述漏極，上述第二PMOS晶體 管的上述源極耦接上述第 一接觸墊，以及上述第二PMOS晶體 管的上述漏極耦接上述第一 P M O S晶體管的上述柵極以及上述第三柵極。
11. 根據(jù)權(quán)利要求9所述的保護(hù)電路，其特征在于，更包括 一偵測電路，包括一第二電阻，耦接上述第二接觸墊；以及 一第三PMOS晶體管，具有一源極、 一漏極以及一柵極， 在正常運作時，如果上述第一接觸墊的電壓比上述第二接觸墊 的電壓先開啟，上述偵測電路驅(qū)動上述反向器的輸入電壓至一 第二數(shù)值，以關(guān)閉上述第二NMOS晶體管，上述第三PMOS晶體 管的上述柵極耦接上述第二電阻，上述第三PMOS晶體管的上 述源極耦接上述第 一 接觸墊，以及上述第三P M O S晶體管的上 述漏極耦接上述第一PMOS晶體管的上述柵極和上述第三柵 極。
全文摘要
一種集成電路和保護(hù)電路，能防護(hù)靜電放電的破壞，包括第一接觸墊、接地接觸墊、第二接觸墊、元件電路、放電單元及放電控制器。放電單元，耦接元件電路及第一、第二和接地接觸墊，包括串聯(lián)的第一和第二晶體管以保護(hù)元件電路在靜電放電事件中不受上述接觸墊的應(yīng)力電流的影響。放電控制器，耦接放電單元及上述接觸墊，包括ESD連結(jié)單元及電壓鉗制單元。ESD連結(jié)單元，耦接第一和第二接觸墊，在靜電放電事件中接收ESD突波以建立第一控制電壓來開啟第一晶體管。電壓鉗制單元，耦接ESD連結(jié)單元及上述接觸墊，在靜電放電事件中鉗制ESD突波以建立第二控制電壓來開啟第二晶體管，在正常運作時接收在第二接觸墊的操作電壓以關(guān)閉第二晶體管。
文檔編號H01L23/60GK101111117SQ200710147680
公開日2008年1月23日 申請日期2007年8月31日 優(yōu)先權(quán)日2007年6月4日
發(fā)明者陳科遠(yuǎn) 申請人:威盛電子股份有限公司