專利名稱：單柵非易失性快閃存儲單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種使用單柵的非易失性浮柵存儲單元，更具體地說，其中制造該浮柵存儲單元的工藝與常規(guī)的CMOS工藝相兼容。
背景技術(shù)：
利用浮柵存儲電子進行編程的單個多晶電可編程只讀存儲器(EPROM)單元是本領(lǐng)域中公知的。參見，例如，美國專利No.6,678,190。單多晶硅柵EPROM器件的優(yōu)勢在于單多晶硅柵與常規(guī)的CMOS工藝相兼容。因此，例如，在嵌入式應(yīng)用中，該工藝不必被改變以制造嵌入式器件的邏輯部分以及該器件的非易失性浮柵存儲部分。
參見圖1，所示的是現(xiàn)有技術(shù)的單柵EPROM器件10的截面圖，如美國專利6,678,190中所示。該單柵EPROM浮柵存儲單元10由N型襯底12或N阱12制成。均為P+型的第一區(qū)域14，第二區(qū)域16和第三區(qū)域18位于該N阱或N型襯底12中。該第一區(qū)域14，第二區(qū)域16和第三區(qū)域18中的每一個彼此間隔開，以限定在第一區(qū)域14與第二區(qū)域16之間的第一溝道區(qū)域24和在第二區(qū)域16與第三區(qū)域18之間的第二溝道區(qū)域26。位于第一溝道區(qū)域24之上的是與第一溝道區(qū)24間隔開并且絕緣的第一多晶硅柵20。該第一柵20覆蓋該第一溝道區(qū)域24，但是與第一區(qū)域14和第二區(qū)域16少量重疊或不重疊。第二多晶硅柵22，浮柵22，與第二溝道區(qū)域26間隔開并且絕緣。該第二多晶硅柵22也延伸于第二溝道區(qū)域26之上，但是與第二區(qū)域16和第三區(qū)域18少量重疊或不重疊。第一柵20和第二柵20在同一工藝步驟中制成，因此該器件10由單多晶硅柵制成。
在器件10的操作中，將例如+5伏的正電壓施加到第一區(qū)域14。將例如地的較低電壓施加到第三區(qū)域18。將例如地的低電壓施加到第一柵20。因為第一區(qū)域14，第二區(qū)域16和第一溝道區(qū)域24基本上形成了P型晶體管，因此施加0伏到第一柵20將導(dǎo)通第一溝道區(qū)域24。于是來自第一區(qū)域14的+5伏電壓將通過第一溝道區(qū)域24傳送到第二區(qū)域16。在第二區(qū)域16處，空穴將通過溝道熱載流子機理而注入到第二柵22之上。
最后，為了擦除，在浮柵22上存儲的狀態(tài)通過將該器件10暴露于紫外線而被改變。這是該器件10的問題之一。因為該器件10必須經(jīng)受UV或者紫外線的處理，所以EPROM器件10的陣列的單個位或字節(jié)或塊不能彼此遠離地被擦除，且整個EPROM存儲陣列必須被擦除。進一步地，原位擦除不能被進行。最終，該EPROM存儲器件10由N型襯底12或N阱12制造。這樣的器件需要常規(guī)的CMOS工藝外加注入步驟。還參見美國專利No.6,678,190中描述的發(fā)明的背景技術(shù)中所引用的美國專利No.6,191,980和6,044,018。
因此，需要與常規(guī)CMOS工藝相兼容的具有原位擦除能力的單多晶浮柵存儲器件。
最后，其中浮柵與源或漏區(qū)域充分電容性耦接的熱溝道注入機理在美國專利No.5,029,130中公開，在此并入其公開的全部內(nèi)容作為參考。
發(fā)明內(nèi)容
因此，在本發(fā)明中，非易失性浮柵存儲單元包括第一導(dǎo)電類型的襯底。第二導(dǎo)電類型的第一和第二區(qū)域位于該襯底中，彼此間隔開以限定其間的溝道區(qū)域。第一柵與襯底絕緣并位于該溝道區(qū)域的第一部分和第一區(qū)域之上，且與其充分電容性耦接。第二柵與襯底絕緣并與第一柵間隔開，且位于該溝道區(qū)域的不同于第一部分的第二部分之上，且與第二區(qū)域少量重疊或不重疊。
圖1是現(xiàn)有技術(shù)的浮柵存儲單元的截面圖，示出編程機理。
圖2是本發(fā)明的浮柵存儲單元的第一實施例的截面圖，示出編程機理。
圖3是本發(fā)明的浮柵存儲單元的第二實施例的截面圖，示出編程機理。
圖4是本發(fā)明的浮柵存儲單元的第三實施例的截面圖，示出編程機理。
圖5是沿與圖2-4所示的截面圖垂直的平面的截面圖，示出與第一，第二和第三實施例一起使用的浮柵存儲單元的第四實施例的一部分，其示出擦除機理。
圖6是沿與圖2-4所示的截面圖垂直的平面的截面圖，示出與第一，第二和第三實施例一起使用的浮柵存儲單元的第五實施例的一部分，其示出擦除機理。
圖7是沿與圖2-4所示的截面圖平行的平面的截面圖，示出與第一，第二和第三實施例一起使用的浮柵存儲單元的第六實施例的一部分，其示出擦除機理。
具體實施例方式
參見圖2，所示為本發(fā)明的單多晶浮柵存儲單元30的第一實施例的截面圖。該單元30形成于P型襯底32中。N++型的第一區(qū)域34形成于襯底32中。具有深N-阱36的N++型的第二區(qū)域36形成于襯底32中，與第一區(qū)域34間隔開。在第一區(qū)域34和第二區(qū)域36之間限定連續(xù)的溝道區(qū)域42。第一柵38，優(yōu)選由多晶硅制成，位于溝道區(qū)域42的一部分之上。第二柵40，浮柵(并且也優(yōu)選由多晶硅制成)，與第一柵38間隔開，位于溝道區(qū)域42的另一部分之上，并且通過基本設(shè)置在第二區(qū)域36之上而與該第二區(qū)域36充分電容性耦接。優(yōu)選地，第一多晶硅柵38和浮柵40在同一處理步驟中形成。
在操作中，為了對器件30進行編程，接地電壓或者例如+0.5伏的低電壓施加到第一區(qū)域34。例如+7到+10伏的高電壓施加到第二區(qū)域36。例如+2伏的正電壓施加到第一柵38。這足以使一部分溝道區(qū)域42導(dǎo)通，該部分溝道區(qū)域上方設(shè)置了第一柵38。來自第一區(qū)域34的電子被吸引到在第二區(qū)域36處的高正電壓。但是，在第一柵38和第二柵40之間的接合處，電子將經(jīng)歷在間隙53處的突變電壓增加，因為第二柵40與第二區(qū)域36充分電容性耦接且具有例如+5到+8伏的有效電壓。因此，電子通過使第一和第二柵38和40分別與襯底32分開的絕緣體50被加速。這些電子被注入到用作浮柵的第二柵40之上。
為了擦除單元30，可以使器件30經(jīng)受紫外線曝光。但是，也可如在下文中了解到的，器件30可以被原位電擦除。
參見圖3，所示為本發(fā)明的存儲單元130的第二實施例的截面圖。與圖2中所示的存儲單元30相似，該存儲單元130由P型襯底32制成。在襯底32之內(nèi)是N+型材料的第一區(qū)域34、N+材料的第二區(qū)域36及其N-阱、和在第一區(qū)域34和第二區(qū)域36之間的N+材料的第三區(qū)域37。該第三區(qū)域37與第一區(qū)域34和第二區(qū)域36間隔開，并用于限定兩個溝道區(qū)域第三區(qū)域37與第一區(qū)域34之間的第一溝道區(qū)域41，和第三區(qū)域37與第二區(qū)域36之間的第二溝道區(qū)域43。另外，LDD(輕摻雜漏極)延伸35從第一區(qū)域34延伸并且形成其主要部分(integral part)。
第一柵38位于整個第一溝道區(qū)域41之上且在第一區(qū)域34及其LDD 35和第三區(qū)域37之間。作為浮柵40的第二多晶硅柵40基本位于第三區(qū)域37和第二區(qū)域36之間的整個第二溝道區(qū)域43之上。另外，第二柵40基本在第二區(qū)域36之上延伸并因此與其充分電容性耦接。
器件130的操作與器件30的操作非常相似。低電壓或者接地電壓施加到第一區(qū)域34，而高正電壓施加到第二區(qū)域36。正電壓施加到第一柵38從而導(dǎo)通第一溝道區(qū)域41。電子從第一區(qū)域34通過LDD 35通過溝道區(qū)域41遷移到第三區(qū)域37。因為第二柵40與第二區(qū)域36充分電容性耦接，因此第二柵40將經(jīng)受高電壓。之后，在第三區(qū)域37的電子將通過小間隙54經(jīng)受來自第二柵40的高電壓電位，并且將通過絕緣區(qū)域50被注入到第二柵40，從而對浮柵40進行編程。
擦除操作可以通過UV擦除或者如在下文公開的通過電操作進行。
參見圖4，所示為本發(fā)明的存儲單元230的第三實施例的截面圖。存儲單元230與圖3所示的存儲單元130相似。存儲單元230與存儲單元130之間的唯一區(qū)別在于第二柵40沒有位于整個第二溝道區(qū)域43之上。代替地，它只位于第二溝道43的一部分之上。在所有其它方面中，該存儲單元230與存儲單元130相同。因此，該存儲單元230包括P型襯底32。在該襯底32內(nèi)為N+型材料的第一區(qū)域34，N+材料的第二區(qū)域36及其N-阱，和在第一區(qū)域34和第二區(qū)域36之間的N+材料的第三區(qū)域37。該第三區(qū)域37與第一區(qū)域34和第二區(qū)域36間隔開，并用于限定兩個溝道區(qū)域第三區(qū)域37與第一區(qū)域34之間的第一溝道區(qū)域41，和第三區(qū)域37與第二區(qū)域36之間的第二溝道區(qū)域43。另外，LDD(輕摻雜漏極)延伸35從第一區(qū)域34延伸并且形成其主要部分。
第一柵38位于整個第一溝道區(qū)域41之上且在第一區(qū)域34及其LDD 35和第三區(qū)域37之間。作為浮柵40的第二多晶硅柵40位于第三區(qū)域37和第二區(qū)域36之間的第二溝道區(qū)域43的一部分之上。另外，第二柵40基本在第二區(qū)域36之上延伸并因此與其充分電容性耦接。
在存儲單元230的操作中，為了對存儲單元230編程，編程操作也與存儲單元130的編程操作相似。為了對存儲單元230編程，低電壓或者接地電壓施加到第一區(qū)域34，而高正電壓施加到第二區(qū)域36。正電壓施加到第一柵38從而導(dǎo)通第一溝道區(qū)域41。電子從第一區(qū)域34通過LDD 35通過溝道區(qū)域41遷移到第三區(qū)域37。因為第二柵40與第二區(qū)域36充分電容性耦接，因此第二柵40將經(jīng)受高電壓。第三區(qū)域37處的電子被吸引到在第二區(qū)域36處的高正電位，并且開始通過間隙55橫穿溝道區(qū)域43。然而，它們也經(jīng)受來自第二柵40的高電壓電位并通過絕緣區(qū)域50注入到第二柵40，從而對浮柵40編程。
最終，擦除操作可以通過UV擦除或者如在下文公開的通過電操作進行。
參見圖5，所示為與單元30，130，或者230一起使用以擦除浮柵40的結(jié)構(gòu)60。圖5所示的圖為沿與圖24所示的圖正交或者垂直的方向的截面圖。因此，該結(jié)構(gòu)60與結(jié)構(gòu)30，130，或者230一起形成L形結(jié)構(gòu)。圖5所示的擦除部分由多晶硅柵40和第二區(qū)域36的延續(xù)部分構(gòu)成。第四區(qū)域48包括與第二區(qū)域36間隔開的N型導(dǎo)電性阱。在第四區(qū)域48和第二區(qū)域36之間的是例如STI(淺溝槽隔離)的絕緣區(qū)域52。浮柵40位于第二區(qū)域36和第四區(qū)域48之間的整個溝道區(qū)域之上。
為了對浮柵40擦除，例如7-9.5伏的高正電壓施加到第四區(qū)域接觸48。例如接地或者零伏的低電壓施加到第二區(qū)域36。因為第二區(qū)域36與浮柵40高度電容性耦接，因此該浮柵40也在其上經(jīng)受基本零伏。浮柵40上的電子被吸引到阱48中的高正電壓，并且通過富雷一諾特海姆(Fowler-Nordheim)機理，從浮柵40通過絕緣體50隧穿到阱48中。STI 52或者絕緣區(qū)域52被保持，以便在擦除操作期間防止任何載流子遷移到在第二區(qū)域36和第四區(qū)域48之間的溝道區(qū)域中。
參見圖6，所示為可與圖2-4所示的單元30，130和230一起使用以擦除那些單元中示出的浮柵40的另一結(jié)構(gòu)160的截面圖。該結(jié)構(gòu)160與圖5所示的結(jié)構(gòu)60相似。因此，圖6所示的圖是沿與圖2-4所示的平面垂直的平面的截面圖，且結(jié)構(gòu)60同單元30，130，或者230一起形成L形結(jié)構(gòu)。圖6所示的擦除部分由多晶硅柵40和第二區(qū)域36的延續(xù)部分構(gòu)成。包括N型導(dǎo)電性阱的第四區(qū)域48與第二區(qū)域36間隔開。在第四區(qū)域48和第二區(qū)域36之間的是例如STI(淺溝槽隔離)52的絕緣區(qū)域52。浮柵40位于第二區(qū)域36和第四區(qū)域48之間的整個溝道區(qū)域之上。但是，與圖5中示出的結(jié)構(gòu)60相比，該結(jié)構(gòu)160具有淺的第四區(qū)域48。因此，STI 52沒有覆蓋第四區(qū)域48和第二區(qū)域36之間的整個區(qū)域。浮柵40位于第四區(qū)域48和第二區(qū)域36之間的溝道區(qū)域之上。在操作中，也與結(jié)構(gòu)60相似，接地電壓或零伏施加到第二區(qū)域36。因為浮柵40與第二區(qū)域36強烈電容性耦接，因此它也經(jīng)受基本零或接地電壓。位于第四區(qū)域48上的正高電壓導(dǎo)致該區(qū)域48形成擴張超過物理區(qū)域48的結(jié)。這個結(jié)在浮柵40下面擴張，且通過富雷一諾特海姆(Fowler-Nordheim)機理，電子從浮柵40隧穿到第四區(qū)域48之下的該結(jié)。因此，結(jié)構(gòu)60與結(jié)構(gòu)160之間唯一的不同在于在結(jié)構(gòu)60中，電子從浮柵40直接隧穿到N阱區(qū)域48，而在結(jié)構(gòu)160中，電子從浮柵40隧穿到通過在區(qū)域48上施加電壓形成的結(jié)中。
參見圖7，所示為實現(xiàn)擦除的結(jié)構(gòu)260的截面圖。該結(jié)構(gòu)260可以與圖2-4所示的單元結(jié)構(gòu)30，130，或230一起使用。圖7所示的圖是與圖2-4所示的圖平行的截面圖。在圖7所示的結(jié)構(gòu)中，浮柵40在整個第二區(qū)域36之上延伸并超出。第二導(dǎo)電類型的第四區(qū)域48與第一區(qū)域34和第二區(qū)域36共線。因此，整個結(jié)構(gòu)260呈線性形狀。與對結(jié)構(gòu)60和160的討論相類似，STI區(qū)域52在第二區(qū)域36和第四區(qū)域48之間的溝道區(qū)域中。在擦除期間，第二區(qū)域36連接到接地或低電壓的源。這是與浮柵40高度電容性耦接。正高電壓施加到第四區(qū)域48。通過富雷一諾特海姆(Fowler-Nordheim)隧穿機理，來自浮柵40的電子通過絕緣體50隧穿到第四區(qū)域48下面的阱48，或者通過由施加到第四區(qū)域48的正電壓形成的結(jié)，分別類似于之前對于器件60和160所描述的操作。
由上述可以看到，公開了一種與常規(guī)的CMOS工藝相兼容的新穎的單柵浮柵存儲單元。該單柵OTP(一次可編程的)器件，可以是一次可編程的器件或者通過附加的擦除結(jié)構(gòu)可以是多次可編程的器件。
權(quán)利要求
1.一種非易失性浮柵存儲單元，包括第一導(dǎo)電類型的襯底；在所述襯底中的第二導(dǎo)電類型的第一和第二區(qū)域，彼此間隔開，限定在其間的溝道區(qū)域；第一柵，其與所述襯底絕緣，并且位于該溝道區(qū)域的第一部分和第一區(qū)域之上且與其充分電容性耦接；以及第二柵，其與所述襯底絕緣，與第一柵間隔開并且位于溝道區(qū)域的與第一部分不同的第二部分之上，且與第二區(qū)域少量重疊或不重疊。
2.如權(quán)利要求1所述的存儲單元，其中所述第一柵和所述第二柵在同一步驟中形成。
3.如權(quán)利要求2所述的存儲單元，其中所述溝道區(qū)域是連續(xù)的溝道區(qū)域。
4.如權(quán)利要求3所述的存儲單元，其中所述第一導(dǎo)電性是P型。
5.如權(quán)利要求4所述的存儲單元，其中所述第一和第二柵由多晶硅形成。
6.如權(quán)利要求2所述的存儲單元，進一步包括第二導(dǎo)電類型的第三區(qū)域，其在所述第一區(qū)域和所述第二區(qū)域之間，自其間隔開以限定在第三區(qū)域和第一區(qū)域之間的第二溝道區(qū)域，和限定在第三區(qū)域和第二區(qū)域之間的第三溝道區(qū)域；其中第一柵位于第二溝道區(qū)域的一部分之上，且與第一區(qū)域充分電容性耦接；以及其中所述第二柵位于第三溝道區(qū)域之上，且與第二區(qū)域少量重疊或不重疊。
7.如權(quán)利要求6所述的存儲單元，其中第二和第三溝道區(qū)域基本上共線。
8.如權(quán)利要求6所述的存儲單元，進一步包括在所述襯底中的第二導(dǎo)電類型的第四區(qū)域，與所述第一，第二和第三區(qū)域間隔開，且第四溝道區(qū)域在所述第四區(qū)域和所述第一區(qū)域之間；在所述第四溝道區(qū)域中的所述第一區(qū)域和所述第四區(qū)域之間的絕緣區(qū)域。
9.如權(quán)利要求8所述的存儲單元，其中所述絕緣區(qū)域與所述第一區(qū)域直接相鄰和鄰接。
10.如權(quán)利要求2所述的存儲單元，進一步包括在所述襯底中與所述第一區(qū)域間隔開以限定所述第一區(qū)域和所述第三區(qū)域之間的第二溝道區(qū)域的第二導(dǎo)電類型的第三區(qū)域；在所述第一區(qū)域和所述第三區(qū)域之間的所述第二溝道區(qū)域中的絕緣體。
全文摘要
一種具有單多晶硅柵、與常規(guī)的邏輯工藝相兼容的非易失性浮柵存儲單元包括第一導(dǎo)電類型的襯底。第二導(dǎo)電類型的第一和第二區(qū)域在該襯底中，彼此間隔開以限定其間的溝道區(qū)域。第一柵與該襯底絕緣且位于該溝道區(qū)域的第一部分和第一區(qū)域之上，并且與其充分電容性耦接。第二柵與該襯底絕緣，且與該第一柵間隔開，并且位于溝道區(qū)域的與第一部分不同的第二部分之上，且與第二區(qū)域少量重疊或不重疊。
文檔編號H01L27/115GK101051653SQ20071010165
公開日2007年10月10日 申請日期2007年3月12日 優(yōu)先權(quán)日2006年3月13日
發(fā)明者B·陳, Y·W·胡, D·李 申請人:硅存儲技術(shù)公司