專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造技術(shù)。特別地，本發(fā)明涉及一種可有效應(yīng)用于具有非易失存儲器的半導(dǎo)體器件及其制造方法的技術(shù)。
背景技術(shù)：
電可擦除可編程非易失存儲器例如EEPROM(電可擦除可編程只讀存儲器)和閃速存儲器允許程序的板上重寫(onboard rewriting)，因而允許縮短開發(fā)周期及改進開發(fā)效率。因此，其應(yīng)用正擴展到各種各樣的使用，包括多品種小批量生產(chǎn)、按目的進行調(diào)整以及裝運之后進行程序更新的應(yīng)用。
關(guān)于電可擦除可編程非易失存儲器，主要使用EEPROM，它使用普通多晶硅作為浮動電極。最近，注意到了MNOS(金屬氮化物氧化物半導(dǎo)體)結(jié)構(gòu)或MONOS(金屬氧化物氮化物氧化物半導(dǎo)體)結(jié)構(gòu)，MNOS結(jié)構(gòu)使用氮化膜(氮化硅(例如Si3N4))作為電荷存儲層。在這種情況下，在一個為絕緣體的氮化膜的分立陷阱內(nèi)，積聚對數(shù)據(jù)存儲做出貢獻的電荷，以便即使在積聚結(jié)點周圍的氧化膜的任何部分發(fā)生缺陷結(jié)果發(fā)生異常泄漏時，也不擔(dān)心在電荷存儲層上電荷的完全遷移。因而，可以改進數(shù)據(jù)保持的可靠性。
關(guān)于存儲單元的配置，提出了一種單晶體管結(jié)構(gòu)的存儲單元。關(guān)于寫入/擦除方法，不僅提出了一種方法，其中通過從半導(dǎo)體襯底的全表面FN(Fowler Nordheim)隧道注入來執(zhí)行寫入，以及通過到半導(dǎo)體襯底的FN隧道電流來執(zhí)行擦除，而且提出了一種方法，其中通過到半導(dǎo)體襯底或到源極和漏極區(qū)域的FN隧道電流來執(zhí)行擦除。此外，在MONOS型單晶體管單元結(jié)構(gòu)的情況下，與EEPROM單元結(jié)構(gòu)相比，它易于受到干擾的影響。鑒于這點，還提出了一種設(shè)有控制柵電極的雙晶體管配置的分離柵型存儲單元結(jié)構(gòu)。
關(guān)于這樣的雙晶體管配置的分離柵型存儲單元，例如在日本專利公開No.2004-266203(見專利文獻1)中可以找到描述。在專利文獻1中，公開一種非易失存儲單元配置，它具有第一電極，經(jīng)由用于電荷存儲的柵絕緣膜而形成在半導(dǎo)體襯底上；第二柵電極，鄰近第一柵電極經(jīng)由柵絕緣膜而形成在半導(dǎo)體襯底上；以及源極和漏極的半導(dǎo)體區(qū)域，沿第一和第二柵電極布置的方向形成在兩側(cè)半導(dǎo)體襯底部分上。
而且，例如在日本專利公開No.2002-198523(見專利文獻2)中，公開了一種形成源極和漏極的半導(dǎo)體區(qū)域的技術(shù)，它將MISFET的柵電極的側(cè)壁上形成的第一側(cè)壁用作掩膜，然后在第一側(cè)壁的側(cè)壁上形成第二側(cè)壁，并且將第二側(cè)壁用作掩膜，在源極和漏極的半導(dǎo)體區(qū)域的每一個上形成硅化層。
此外，例如在日本專利公開No.2004-079893(見專利文獻3)的段落 和 中，公開了一種技術(shù)，其中在柵電極的側(cè)面上形成側(cè)壁的時候，利用用于形成側(cè)壁的絕緣膜在多晶硅電阻器上形成絕緣膜的圖案，以允許多晶硅電阻器的接觸區(qū)域的暴露。
日本專利公開No.2004-266203[專利文獻2]日本專利公開No.2002-198523[專利文獻3]日本專利公開No.2004-079893(段落 和 )

發(fā)明內(nèi)容
然而，具有非易失存儲器的半導(dǎo)體器件涉及這樣的問題在擦除狀態(tài)下的位的閾值與意圖相反地增加，也就是，易于發(fā)生所謂的干擾缺陷(在擦除操作之后的錯誤寫入)。
研究了上述干擾缺陷之后，本發(fā)明人發(fā)現(xiàn)在非易失存儲單元中發(fā)生的泄漏電流明顯促成了干擾缺陷。關(guān)于這點的更多情況將在以下描述。
在本發(fā)明人作了研究的非易失存儲單元中，在半導(dǎo)體襯底的主表面上經(jīng)由用于電荷存儲的絕緣膜形成存儲柵電極，并且在存儲柵電極的一個側(cè)面上形成側(cè)壁。在半導(dǎo)體襯底的主表面上以與存儲柵電極的該一個側(cè)面自對準的方式，形成源極的低濃度側(cè)的半導(dǎo)體區(qū)域。而且，在半導(dǎo)體襯底的主表面上以與上述側(cè)壁的側(cè)面自對準的方式，形成源極的高濃度側(cè)的半導(dǎo)體區(qū)域，使得與源極的低濃度側(cè)半導(dǎo)體區(qū)域電耦合。此外，在高濃度側(cè)半導(dǎo)體區(qū)域上形成硅化層。
根據(jù)這種配置，因為以與側(cè)壁的側(cè)面自對準的方式形成硅化層的存儲柵電極側(cè)的端部分，所以它變得接近于源極的高濃度側(cè)半導(dǎo)體區(qū)域的接合面。特別地，根據(jù)本發(fā)明人所進行的研究，當(dāng)在存儲柵電極的側(cè)面上形成側(cè)壁時，源極側(cè)的半導(dǎo)體襯底的主表面被稍微削刮和凹陷，但是因為在凹陷表面上形成硅化層，所以硅化層的存儲柵電極側(cè)的端部分變得更接近于源極的高濃度側(cè)半導(dǎo)體區(qū)域的接合面。
因此，泄漏電流易于從硅化層的端部分向下流到源極的低濃度側(cè)半導(dǎo)體區(qū)域。結(jié)果證實在這個泄漏電流下，在位于用于電荷存儲的絕緣膜之下的半導(dǎo)體襯底部分中產(chǎn)生熱電子，并且注入同一絕緣膜中，因而與意圖相反，導(dǎo)致了非易失存儲器的閾值的增加。
因此，本發(fā)明的一個目的是提供一種能夠減少或防止具有非易失存儲器的半導(dǎo)體器件的干擾缺陷的技術(shù)。
本發(fā)明的以上和其他目的及新穎特征將從以下描述和附圖變得明了。
以下是這里公開的本發(fā)明的典型方式的簡短描述。
根據(jù)本發(fā)明，提供一種非易失存儲器，其在半導(dǎo)體襯底的主表面上方經(jīng)由用于電荷存儲的絕緣膜而具有柵電極，該非易失存儲器包括第一絕緣膜，在柵電極的側(cè)面上方形成；用于源極和漏極的半導(dǎo)體區(qū)域，在半導(dǎo)體襯底上方以與第一絕緣膜的側(cè)面自對準的方式形成；第二絕緣膜，在第一絕緣膜的側(cè)面上方形成；和硅化層，在用于源極和漏極的半導(dǎo)體區(qū)域上方形成。
以下是由這里公開的本發(fā)明的典型方式所得到的效果的簡短描述。
在根據(jù)本發(fā)明的非易失存儲單元中，在半導(dǎo)體襯底的主表面上方經(jīng)由用于電荷存儲的絕緣膜而形成有柵電極，因為可以在離開第一絕緣膜的側(cè)面一個與第二絕緣膜的厚度相對應(yīng)的距離的位置處，在柵電極的側(cè)面上方形成硅化層，所以可減少或防止具有非易失存儲器的半導(dǎo)體器件的干擾缺陷。


圖1是本發(fā)明人作了研究的非易失存儲單元的截面圖；圖2是圖1所示的存儲單元的主要部分的放大截面圖；圖3是根據(jù)本發(fā)明的一個實施例的具有非易失存儲器的半導(dǎo)體器件中的存儲單元的電路圖；圖4是圖3所示的存儲單元的基本器件配置的截面圖；圖5是圖4所示的存儲單元的主要部分的放大截面圖；圖6是圖4所示的存儲單元的主要部分的放大截面圖；圖7是以針對干擾缺陷采取措施之前與采取措施之后之間的比較方式，表示半導(dǎo)體芯片之內(nèi)的閾電壓分布的曲線圖；圖8是體現(xiàn)本發(fā)明的具有非易失存儲器的半導(dǎo)體器件的制造期間主要部分的截面圖；圖9是圖8隨后的半導(dǎo)體器件的制造期間主要部分的截面圖；圖10是圖9隨后的半導(dǎo)體器件的制造期間主要部分的截面圖；圖11是圖10隨后的半導(dǎo)體器件的制造期間主要部分的截面圖；圖12是圖11所示的存儲器區(qū)域的放大截面圖；
圖13是圖11所示的外圍電路區(qū)域的放大截面圖；圖14是圖11所示的電阻器區(qū)域的放大截面圖；圖15是圖11隨后的半導(dǎo)體器件的制造期間主要部分的截面圖；圖16是圖15隨后的半導(dǎo)體器件的制造期間主要部分的截面圖；圖17是圖16隨后的半導(dǎo)體器件的制造期間主要部分的截面圖；圖18是圖17所示的存儲區(qū)域的放大截面圖；圖19是圖17所示的外圍電路區(qū)域的放大截面圖；圖20是圖17所示的電阻器區(qū)域的放大截面圖；圖21是圖17隨后的半導(dǎo)體器件的制造期間主要部分的截面圖；圖22是圖21所示的存儲區(qū)域的放大截面圖；圖23是圖21所示的外圍電路區(qū)域的放大截面圖；圖24是圖21所示的電阻器區(qū)域的放大截面圖；和圖25是圖21隨后的半導(dǎo)體器件的制造期間主要部分的截面圖。
具體實施例方式
為了方便，在需要情況下，以下實施例將以分成多個部分或?qū)嵤├姆绞絹砻枋?，但是除非另外提到，否則它們并不是相互無關(guān)的，而是有關(guān)的，其中一個是另一個的部分或全部的修改、細節(jié)描述或補充解釋。在以下實施例中，當(dāng)提到元件的數(shù)目(包括數(shù)目、數(shù)值、數(shù)量和范圍)時，并不限于所提到的數(shù)目，而是也可以是大于或小于所提到的數(shù)目的數(shù)目，除非另外提到，以及除非基本上明顯地限于所提到的數(shù)目的情況。在以下實施例中，不用說，它們的組件(包括組成步驟)不總是必不可少的，除非另外提到以及除非它們基本上明顯地是必不可少的情況。同樣地，在下述實施例中，應(yīng)該理解，當(dāng)提及組件的形狀和位置關(guān)系時，也包括基本上與其類似或相近的那些，除非另外提到以及除非基本上明顯地不是這樣的情況。這同樣適用于上述數(shù)值和范圍。在用于說明實施例的全部圖中，具有相同功能的部分用同樣的標(biāo)號來標(biāo)識，并且在可能的情況下將省略重復(fù)描述。以下將參考附圖描述本發(fā)明的實施例。
(第一實施例)首先關(guān)于本發(fā)明人首次發(fā)現(xiàn)的問題給出描述。
經(jīng)本發(fā)明人研究的半導(dǎo)體器件是一種具有非易失存儲器例如EEPROM或閃速存儲器的半導(dǎo)體器件。組成非易失存儲器的多個存儲單元中的每一個存儲單元都形成為例如雙晶體管配置的分離柵型存儲單元。雙晶體管中的一個是MONOS(金屬氧化物氮化物氧化物半導(dǎo)體)結(jié)構(gòu)的晶體管，具有氮化膜(例如，氮化硅膜)作為用于數(shù)據(jù)存儲的電荷存儲層。在MONOS結(jié)構(gòu)中，因為單晶體管結(jié)構(gòu)易于受到耗盡(deplete)影響，所以采用雙晶體管配置的分離柵型存儲單元，以便避免這樣的影響。
圖1是本發(fā)明人作了研究的非易失存儲單元MC的截面圖，以及圖2是存儲單元MC的主要部分的放大截面圖。
半導(dǎo)體襯底1S例如由p型單晶硅形成，并且在半導(dǎo)體襯底1S的主表面(器件形成表面)上方布置非易失存儲器的分離柵型存儲單元MC。存儲單元MC具有兩個柵電極，它們是存儲柵電極(第一柵電極)MG和控制柵電極(第二柵電極)CG。
存儲柵電極MG例如由低電阻的多晶硅構(gòu)成，并且在半導(dǎo)體襯底1S的主表面上經(jīng)由用于電荷存儲的絕緣膜2而形成。用于電荷存儲的絕緣膜2是與前述電荷存儲層相對應(yīng)的部分，并且例如按層疊三個絕緣膜2a、2b和2c這樣的次序而形成。外面絕緣膜2a和2c例如由氧化硅(例如，SiO2)形成。夾在兩個絕緣膜2a和2c之間的絕緣膜2b例如由氮化硅(例如，Si3N4)形成。貢獻于數(shù)據(jù)存儲的電荷在三個絕緣膜2a至2c之中的絕緣膜2b的分立陷阱中積聚。因此，即使在積聚結(jié)點周圍的氧化膜的任何部分發(fā)生缺陷，并因此發(fā)生異常泄漏，也不擔(dān)心在電荷存儲層上的電荷的完全遷移，因而使得可以改進數(shù)據(jù)保持的可靠性。
控制柵電極CG例如由低電阻的多晶硅構(gòu)成，并且在半導(dǎo)體襯底1S的主表面上經(jīng)由柵絕緣膜3形成。柵絕緣膜3例如由氧化硅形成。
存儲柵電極MG和控制柵電極CG并排布置在半導(dǎo)體襯底1S的主表面上，將用于電荷存儲的絕緣膜2插入在電極MG和CG的相對側(cè)面之間。在存儲柵電極MG和控制柵電極CG的另一側(cè)面上，分別形成有側(cè)壁4A(第一絕緣膜(第一側(cè)壁))和4B(第三絕緣膜(第三側(cè)壁))。例如，側(cè)壁4A和4B由氧化硅形成。
存儲單元MC具有源極的半導(dǎo)體區(qū)域5S和漏極的半導(dǎo)體區(qū)域5D?？刂茤烹姌OCG和存儲柵電極MG布置在源極的半導(dǎo)體區(qū)域5S和漏極的半導(dǎo)體區(qū)域5D之間。
源極的半導(dǎo)體區(qū)域5S具有n-型半導(dǎo)體區(qū)域(第一半導(dǎo)體區(qū)域)5Sm和n+型半導(dǎo)體區(qū)域(第二半導(dǎo)體區(qū)域)5Sp。n-型半導(dǎo)體區(qū)域5Sm和n+型半導(dǎo)體區(qū)域5Sp相互電耦合。n-型半導(dǎo)體區(qū)域5Sm中的雜質(zhì)濃度設(shè)置為低于n+型半導(dǎo)體區(qū)域5Sp中的雜質(zhì)濃度。n-型半導(dǎo)體區(qū)域5Sm以與存儲柵電極MG的側(cè)面自對準的方式形成。另一方面，n+型半導(dǎo)體區(qū)域5Sp以與側(cè)壁4A的側(cè)面自對準的方式形成，并且相對于n-型半導(dǎo)體區(qū)域5Sm離開存儲柵電極MG而定位。
漏極的半導(dǎo)體區(qū)域5D具有n-型半導(dǎo)體區(qū)域(第三半導(dǎo)體區(qū)域)5Dm和n+型半導(dǎo)體區(qū)域(第四半導(dǎo)體區(qū)域)5Dp。n-型半導(dǎo)體區(qū)域5Dm和n+型半導(dǎo)體區(qū)域5Dp相互電耦合。n-型半導(dǎo)體區(qū)域5Dm中的雜質(zhì)濃度設(shè)置為低于n+型半導(dǎo)體區(qū)域5Dp中的雜質(zhì)濃度。n-型半導(dǎo)體區(qū)域5Dm以與控制柵電極CG的側(cè)面自對準的方式形成。另一方面，n+型半導(dǎo)體區(qū)域5Dp以與側(cè)壁4B的側(cè)面自對準的方式形成，并且相對于n-型半導(dǎo)體區(qū)域5Dm離開控制柵電極CG而定位。
在如上構(gòu)成的存儲單元MC中，在存儲柵電極MG、控制柵電極CG、源極的n+型半導(dǎo)體區(qū)域5Sp和漏極的n+型半導(dǎo)體區(qū)域5Dp的上表面上，分別地形成硅化層7m、7c、7s和7d，例如硅化鈷(CoSi2)層。在源極的n+型半導(dǎo)體區(qū)域5Sp和n+型半導(dǎo)體區(qū)域5Dp的上表面上的硅化層7s和7d以與側(cè)壁4A和4B的側(cè)面自對準的方式形成。
本發(fā)明人研究了在這樣的非易失存儲器的存儲單元MC中發(fā)生的干擾缺陷(錯誤寫入缺陷，使得在擦除狀態(tài)下的位的閾值與意圖相反地增加)。結(jié)果，本發(fā)明人首次發(fā)現(xiàn)了在非易失存儲器的存儲單元MC中產(chǎn)生的泄漏電流明顯促成了該干擾缺陷。
如上所述，在源極的n+型半導(dǎo)體區(qū)域5Sp的上表面上的硅化層7s以與側(cè)壁4A的側(cè)面自對準的方式形成。另一方面，源極的n+型半導(dǎo)體區(qū)域5Sp也以與側(cè)壁4A的側(cè)面自對準的方式形成。因此，在存儲柵電極MG側(cè)的硅化層7s的端部分變得接近于存儲柵電極MG側(cè)的n+型半導(dǎo)體區(qū)域5Sp的端部分。也就是，硅化層7s的端部分變得接近于源極的n+型半導(dǎo)體區(qū)域5Sp和半導(dǎo)體襯底1S之間的接合面。
特別地，如圖2所示，根據(jù)本發(fā)明人所作的研究，當(dāng)在存儲柵電極MG的側(cè)面上形成側(cè)壁4A時，源極側(cè)半導(dǎo)體襯底1S的主表面被削刮深度d1，以形成凹陷9。也就是，在側(cè)壁4A和4B的側(cè)面?zhèn)壬系陌雽?dǎo)體襯底1S的主表面凹陷為低于其上存儲柵電極MG、控制柵電極CG和側(cè)壁4A、4B相互相對的半導(dǎo)體襯底1S的主表面。因此，在凹陷9的側(cè)面和上表面上形成硅化層7s。結(jié)果，在存儲柵電極MG側(cè)的硅化層7s的端部分變得更接近于源極的n+型半導(dǎo)體區(qū)域5Sp與半導(dǎo)體襯底1S之間的接合面。有時有一種情況，即在硅化層7s的下表面上形成凸起部分等，并且該凸起部分達到n+型半導(dǎo)體區(qū)域5Sp之外的半導(dǎo)體襯底1S。在硅化層7s的底部上形成凸起和凹進部分的理由，推測是因為在形成硅化層之前的清洗工藝中留下未除去的雜質(zhì)或自然氧化膜存在于半導(dǎo)體襯底1S的表面上，并且與這樣的雜質(zhì)或自然氧化膜是否存在相對應(yīng)，發(fā)生硅化層的厚和薄的部分。
因而，在以上配置的存儲單元MC中，泄漏電流IA易于從n+型半導(dǎo)體區(qū)域5Sp的上表面上形成的硅化層7s的端部分流向位于源極的n-型半導(dǎo)體區(qū)域5Sm之下的半導(dǎo)體襯底1S。
在非易失存儲器中，備用(stand-by)期間的漏電流的總和比普通MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)備用期間的漏電流的總和小一個數(shù)量級或更多?；蛘撸诖鎯ζ髦貙憯?shù)據(jù)時的源極電流小于電荷泵的允許電流。因此，在非易失存儲器的存儲單元區(qū)域中，泄漏電流本身不會帶來問題。
然而，根據(jù)本發(fā)明人所作的研究，證實在泄漏電流IA從源極的n+型半導(dǎo)體區(qū)域5Sp上的硅化層7s的端部分流向位于源極的n-型半導(dǎo)體區(qū)域5Sm之下的半導(dǎo)體襯底1S的情況下，剛好在用于電荷存儲的絕緣膜2之下的半導(dǎo)體襯底1S的部分中產(chǎn)生熱電子，并且熱電子注入到用于電荷存儲的絕緣膜2中，導(dǎo)致存儲單元MC的閾值的增加。也就是，將錯誤數(shù)據(jù)寫到存儲單元MC的用于電荷存儲的絕緣膜2b。
作為這樣的干擾缺陷的解決方案，提出了一種方法，其中在源極的n+型半導(dǎo)體區(qū)域5Sp的端部分處，較深地形成雜質(zhì)濃度比n+型半導(dǎo)體區(qū)域5Sp低的n型半導(dǎo)體區(qū)域。然而，在這種情況下，出現(xiàn)短溝道效應(yīng)的問題。作為另一解決方案，提出了一種增加存儲柵電極MG的柵長度的方法。然而，在這種情況下，出現(xiàn)擦除速度降低的問題。作為又一解決方案，提出了一種使半導(dǎo)體襯底1S相對的側(cè)壁4A的表面的長度增加的方法。然而，在這種情況下，出現(xiàn)單元電流降低的問題。
關(guān)于存儲單元MC，除以上干擾缺陷問題外，以下問題也作為問題存在。如上所提及的這樣的泄漏電流在漏極側(cè)n+型半導(dǎo)體區(qū)域5Dp中也發(fā)生。也就是，在漏極側(cè)n+型半導(dǎo)體區(qū)域5Dp的上表面上形成的硅化層7d的控制柵電極CG側(cè)上的端部分，變得接近于n+型半導(dǎo)體區(qū)域5Dp的控制柵電極CG側(cè)上的端部分。因此，泄漏電流易于從硅化層7d的上述端部分，流向位于漏極的n-型半導(dǎo)體區(qū)域5Dm之下的半導(dǎo)體襯底1S。在漏極側(cè)，因為它遠離用于電荷存儲的絕緣膜2b，所以不會發(fā)生前述干擾缺陷，但是出現(xiàn)由于泄漏電流的增加而引起的錯誤讀出的問題。
關(guān)于上述硅化層的形成，除以上干擾缺陷問題外，以下問題也作為問題存在。如圖2所示，在半導(dǎo)體襯底1S的主表面上形成元件隔離區(qū)域10。由元件隔離區(qū)域10限定有源區(qū)域，并且在有源區(qū)域中形成元件。
隔離區(qū)域10是例如稱為STI(淺溝隔離)或SGI(淺槽隔離)的溝型隔離區(qū)域。通過在半導(dǎo)體襯底1S的主表面上形成的隔離溝10t中埋置用于隔離的絕緣膜10s而形成隔離區(qū)域10。
在用于隔離的絕緣膜10s的上表面上，可以與上述有源區(qū)域鄰近地形成凹陷11。與隔離溝10t的側(cè)面鄰近的半導(dǎo)體襯底1S的一部分從凹陷11暴露。在這種狀態(tài)下，如果淀積用于形成硅化物的導(dǎo)體膜，允許發(fā)生硅化反應(yīng)，則在從凹陷11暴露的與隔離溝10t的側(cè)面鄰近的半導(dǎo)體襯底1S的部分中，也進行硅化反應(yīng)。因此，在從凹陷11暴露的半導(dǎo)體襯底1S的部分中，也形成這樣的硅化層7s，使得沿隔離溝10t的側(cè)面按半導(dǎo)體襯底1S的厚度方向延伸。結(jié)果，泄漏電流IB從硅化層7s沿半導(dǎo)體襯底1S的厚度方向流動，因而引起備用期間泄漏電流增加并且因此電流消耗也增加的問題。這個問題不僅在存儲單元MC的源極和漏極側(cè)都出現(xiàn)，而且在其他元件部分也出現(xiàn)。
本實施例解決上述問題。以下將關(guān)于根據(jù)本實施例的具有非易失存儲器的半導(dǎo)體器件的具體例子給出描述。
圖3是根據(jù)本實施例的非易失存儲器中的存儲單元MC的電路圖。存儲單元MC在漏電極D和源電極S之間設(shè)有兩個晶體管，例如用于存儲單元選擇的n溝道型MISFETQc(以下簡稱為“選擇用nMISQc”)和用于數(shù)據(jù)存儲的n溝道型MISFETQm(以下簡稱為“存儲用nMISQm”)。
選擇用nMISQc具有控制柵電極CG，而存儲用nMISQm具有存儲柵電極MG和用于電荷存儲的絕緣膜2(電荷存儲層)。例如利用熱電子注入方法，通過從半導(dǎo)體襯底1S向用于電荷存儲的絕緣膜2b中注入電子，執(zhí)行數(shù)據(jù)的寫入。這種方法在電子注入效率方面優(yōu)良，并且允許以高速度和低電流寫入。
例如，通過產(chǎn)生熱空穴并且將空穴注入用于電荷存儲的絕緣膜2b，執(zhí)行數(shù)據(jù)的擦除。因而，容易控制寫入和擦除操作，并且可以使電源電路和外圍電路簡化(尺寸減小)。
關(guān)于數(shù)據(jù)的讀出，對存儲柵電極MG施加期望電壓，以使選擇用nMISQc在其中使得漏電極D的電位高于源電極S的電位的這樣狀態(tài)下導(dǎo)通。此時，根據(jù)nMISQm的用于電荷存儲的絕緣膜2b中是否存在電子，以及根據(jù)在漏電極D和源電極S之間是否有電流流動，存儲用nMISQm的閾電壓改變，由此讀出數(shù)據(jù)。
圖4是表示存儲單元MC的基本器件配置的截面圖，以及圖5和圖6各表示圖4所示的存儲單元MC的主要部分的放大截面圖的一例。因為基本配置與以上關(guān)于圖1和圖2所述的相同，所以將省略相同部分的解釋。
在本實施例中，在側(cè)壁4A和4B的側(cè)面上形成有側(cè)壁(第二絕緣膜(第二側(cè)壁)和第四絕緣膜(第四側(cè)壁))12A和12B，側(cè)壁12A和12B例如由與側(cè)壁4A和4B相同的氧化硅形成。也就是，側(cè)壁4A和4B的側(cè)面分別以側(cè)壁12A和12B覆蓋。
如圖5和圖6所示，在存儲柵電極MG、控制柵電極CG和側(cè)壁4A、4B外側(cè)位置處的半導(dǎo)體襯底1S中，形成凹陷9。因此，在側(cè)壁12A和12B彼此相對處的半導(dǎo)體襯底1S的主表面凹陷為低于存儲柵電極MG、控制柵電極CG和側(cè)壁4A、4B彼此相對處的半導(dǎo)體襯底1S的主表面。側(cè)壁12A和12B的下端部分覆蓋側(cè)壁4A、4B和半導(dǎo)體襯底1S之間的接觸界面的邊緣，并且還覆蓋半導(dǎo)體襯底的主表面上從凹陷9暴露的半導(dǎo)體襯底1S的側(cè)面。
此外，側(cè)壁12A和12B的下端部分以距離側(cè)壁4A和4B的側(cè)面一個與側(cè)壁12A和12B的厚度(圖5中的長度d2和d3)相對應(yīng)的量，而覆蓋源極和漏極側(cè)兩者的半導(dǎo)體襯底1S的主表面部分(凹陷9的上表面)。側(cè)壁12A和12B的厚度(圖5中的長度d2和d3)指示沿側(cè)壁12A和12B的下端的柵極長度方向的寬度。
在本實施例中，在存儲單元MC中源極的n+型半導(dǎo)體區(qū)域5Sp的上表面上，形成有硅化層(第一硅化層)7s，其在存儲柵電極MG側(cè)的端部分由側(cè)壁12A限定。也就是，源極側(cè)的硅化層7s以與側(cè)壁12A自對準的方式形成。因此，源極側(cè)硅化層7s的存儲柵電極MG側(cè)的端部分，與源極的n-型半導(dǎo)體區(qū)域5Sm和源極的n+型半導(dǎo)體區(qū)域5Sp之間的接合面(接合端)或遠離存儲柵電極MG側(cè)的源極的n+型半導(dǎo)體區(qū)域5Sp和半導(dǎo)體襯底1S之間的接合面(接合端)，隔開一個近似與側(cè)壁12的厚度(圖5中的長度d2)相對應(yīng)的距離。
結(jié)果，即使源極側(cè)半導(dǎo)體襯底1S的主表面稍微凹陷，或在硅化層7s的下表面上形成一個凸起部分，硅化層7s的端部分和凸起部分也與源極的n-型半導(dǎo)體區(qū)域5Sm和源極的n+型半導(dǎo)體區(qū)域5Sp之間的接合面(接合端)隔開。因此，即使在硅化層7s的下表面上形成前述凸起部分，該凸起部分也難以突出到n+型半導(dǎo)體區(qū)域5Sp的外面。
這樣能減少或消除從硅化層7s的端部分流向位于源極的n-型半導(dǎo)體區(qū)域5Sm之下的半導(dǎo)體襯底1S的泄漏電流IA，并且因此可以抑制或防止由泄漏電流IA引起的前述干擾缺陷。因此，可以改進具有非易失存儲器的半導(dǎo)體器件的操作可靠性。
在本實施例中，不是在半導(dǎo)體區(qū)域5Sp的端部處形成比n+型半導(dǎo)體區(qū)域5Sp低雜質(zhì)濃度的n型半導(dǎo)體區(qū)域來作為抗干擾缺陷措施，并且因此不會發(fā)生短溝道效應(yīng)的問題。此外，因為不是將半導(dǎo)體襯底1S相對的側(cè)壁4A的表面制成較長來作為抗干擾措施，所以也不會發(fā)生單元電流的降低。
而且，在本實施例中，在存儲單元MC中漏極的n+型半導(dǎo)體區(qū)域5Dp的上表面上，形成有硅化層(第二硅化層)7d，其在控制柵電極CG上的端部分由側(cè)壁12B限定。也就是，漏極側(cè)硅化層7d以與側(cè)壁12B自對準的方式形成。因此，漏極側(cè)硅化層7d的控制柵電極CG側(cè)的端部分，與漏極的n-型半導(dǎo)體區(qū)域5Dm和漏極的n+型半導(dǎo)體區(qū)域5Dp之間的接合面(接合端)或漏極的n+型半導(dǎo)體區(qū)域5Dp和半導(dǎo)體襯底1S之間的接合面(接合端)，隔開一個與側(cè)壁12B的厚度(圖5的長度d3)相對應(yīng)的距離。
結(jié)果，即使漏極側(cè)半導(dǎo)體襯底1S的主表面凹陷，或在硅化層7d的下表面上形成凸起部分，硅化層7d的端部分和前述凸起部分也與漏極的n-型半導(dǎo)體區(qū)域5Dm和漏極的n+型半導(dǎo)體區(qū)域5Dp之間的接合面(接合端)，或與控制柵電極CG側(cè)的漏極的n+型半導(dǎo)體區(qū)域5Sp和半導(dǎo)體襯底1S之間的接合面(接合端)隔開。因此，即使在硅化層7d的下表面上形成凸起部分，該凸起部分也難以突出到n+型半導(dǎo)體區(qū)域5Dp的外面。
因此，能減少或消除從硅化層7d的端部分流向位于漏極的n-型半導(dǎo)體區(qū)域5Dm之下的半導(dǎo)體區(qū)域1S的泄漏電流，由此可以避免在具有非易失存儲器的半導(dǎo)體器件中的錯誤讀出的問題。
如圖6所示，在本實施例中，在隔離區(qū)域10的上表面上形成側(cè)壁(絕緣膜)12C，以便覆蓋從有源區(qū)域鄰近形成的凹陷11暴露的半導(dǎo)體區(qū)域1S的側(cè)面(硅化層7s、7d)。例如，側(cè)壁12C由如同側(cè)壁12A和12B的氧化硅形成。
利用側(cè)壁12C，可以抑制或防止硅化層7s(7d)在隔離區(qū)域10的凹陷鄰近的半導(dǎo)體襯底1S的部分中沿隔離溝10t的側(cè)面按半導(dǎo)體襯底1S的厚度方向延伸。因此，可以減少從硅化層7s和7d沿半導(dǎo)體襯底1S的厚度方向流動的泄漏電流。也就是，因為能減小具有非易失存儲器的半導(dǎo)體器件的備用期間的泄漏電流，所以可減少功率消耗。
圖7以采取抗干擾缺陷措施之前和采取同一措施之后之間比較的方式，示出了半導(dǎo)體芯片的閾電壓Vth的分布。
圖7的左側(cè)表示采取抗干擾缺陷措施之前的狀態(tài)。在后述用于形成側(cè)壁12A和12B而淀積絕緣膜時的厚度例如約為60nm。但是在存儲單元MC中，將絕緣膜全部除去，并且不形成側(cè)壁12A和12B?？梢娫谶@種情況下，與初始階段(緊在擦除之后)相比較，由于干擾而使閾電壓Vth大量地向右偏移。
另一方面，圖7的右側(cè)表示采取抗干擾缺陷措施之后的狀態(tài)。在存儲單元MC中形成側(cè)壁12A和12B。可見在這種情況下，與圖7的左側(cè)所示的采取抗干擾缺陷措施之前的狀態(tài)下的情況相比較，閾值Vth相對初始(緊在擦除之后)值的偏移量較小。在這種情況下，后述用于形成側(cè)壁12A和12B的絕緣膜的厚度例如約為100nm，但是通過機械加工來形成側(cè)壁，所以側(cè)壁12A和12B各自的厚度(長度d2、d3)例如為10nm至80nm。根據(jù)本發(fā)明人所作的研究，需要側(cè)壁12A和12B各自的厚度(長度d2、d3)為10nm或更大，例如，優(yōu)選為10nm至50nm。
現(xiàn)在，參考圖8至圖25，將關(guān)于根據(jù)本實施例的具有非易失存儲器的半導(dǎo)體器件的制造方法的一例給出描述。圖8至圖25是根據(jù)本實施例的半導(dǎo)體器件的制造期間主要部分的截面圖。在這些圖中，標(biāo)記M指示存儲區(qū)域，標(biāo)記P指示外圍電路區(qū)域，標(biāo)記RA和RB指示電阻器區(qū)域。雖然存儲區(qū)域M、外圍電路區(qū)域P和電阻器區(qū)域RA、RB以分開方式示出，但是這些在同一半導(dǎo)體襯底1S上形成。
首先，如圖8所示，提供半導(dǎo)體襯底1S(這里它是在平面中為基本圓形的薄半導(dǎo)體片，稱為半導(dǎo)體晶片)，其具有主表面(第一主表面，器件形成表面)和背表面(第二主表面)，主表面和背表面以厚度方向定位在相對側(cè)上。
隨后，在半導(dǎo)體襯底1S的主表面上形成限定有源區(qū)域的隔離區(qū)域10。通過在半導(dǎo)體襯底1S的主表面上形成隔離溝10t，并且然后在隔離溝10t中埋置用于隔離的絕緣膜10s，從而形成隔離區(qū)域10，其中絕緣膜10s例如由氧化硅形成。
其后，在存儲區(qū)域M中形成n型掩埋阱DNWL。然后，在存儲區(qū)域M和外圍電路區(qū)域P中形成p型阱PWL。此時，在電阻器區(qū)域RA中形成電阻器RWL，電阻器RWL由p型半導(dǎo)體區(qū)域形成。
接下來，在半導(dǎo)體襯底1S的主表面的有源區(qū)域上形成例如氧化硅的柵絕緣膜3，然后在半導(dǎo)體襯底1S的主表面上例如淀積低電阻多晶硅的導(dǎo)體膜，并且在其上淀積氧化硅的帽絕緣膜。
隨后，在帽絕緣膜上形成光致抗蝕劑圖案，并且利用光致抗蝕劑膜作為蝕刻掩膜，對從此暴露的帽絕緣膜進行蝕刻，以實行帽絕緣膜的構(gòu)圖，之后除去光致抗蝕劑圖案。
其后，利用留下的帽絕緣膜的圖案作為蝕刻掩膜，對從此暴露的下面的導(dǎo)體膜進行蝕刻，以形成存儲區(qū)域M中的控制柵電極CG、外圍電路區(qū)域P中的柵電極FG和電阻器區(qū)域RB中的電阻器RG。然后，除去帽絕緣膜。
隨后，如圖9所示，在鄰近控制柵電極CG的存儲區(qū)域M的部分中，形成用于電荷存儲的絕緣膜2和存儲柵電極MG。這里例如按以下方式完成。
首先，在圖8所示的半導(dǎo)體襯底1S的主表面上淀積例如氧化硅的絕緣膜2a，使得也覆蓋控制柵電極CG、柵電極FG和電阻器RG的表面。其后，通過化學(xué)汽相淀積(CVD)在絕緣膜2a上淀積例如氮化硅的絕緣膜2b。
隨后，例如通過熱氧化方法在絕緣膜2b上淀積例如氧化硅的絕緣膜2c，并且然后例如通過CVD在其上淀積例如低電阻多晶硅的導(dǎo)體膜。其后，例如通過回蝕刻(etch back)方法對導(dǎo)體膜進行蝕刻，使得導(dǎo)體膜保留在控制柵電極CG、柵電極FG和電阻器RG的兩個側(cè)面上。
接下來，形成光致抗蝕劑圖案，使得覆蓋控制電極CG的一個側(cè)面上的導(dǎo)體膜，并且允許其他膜部分暴露，而且利用該光致抗蝕劑圖案作為蝕刻掩膜，通過蝕刻除去暴露的導(dǎo)體膜，之后除去光致抗蝕劑圖案。
隨后，除去在控制柵電極CG的表面(上表面和一個側(cè)面)、柵電極FG的表面(上表面和兩個側(cè)面)、電阻器RG的表面(上表面和兩個側(cè)面)和半導(dǎo)體襯底1S的主表面上存在的絕緣膜2。
這樣，在存儲區(qū)域M中，在鄰近控制柵電極CG的半導(dǎo)體襯底1S的主表面上，經(jīng)由用于電荷存儲的絕緣膜2形成存儲柵電極MG。絕緣膜2插入在控制柵電極CG和存儲柵電極MG的相對側(cè)面上，以使電極CG和MG相互絕緣。
接下來，如圖10所示，在存儲區(qū)域M中，在半導(dǎo)體襯底1S的主表面上形成源極的n-型半導(dǎo)體區(qū)域5Sm和漏極的n-型半導(dǎo)體區(qū)域5Dm。此外，在外圍電路區(qū)域P中，在半導(dǎo)體襯底1S的主表面上形成源極和漏極的n-型半導(dǎo)體區(qū)域15a。例如，按以下方式完成。
通過在半導(dǎo)體襯底1S的主表面上形成光致抗蝕劑圖案，使得允許該存儲區(qū)域M中的源極區(qū)域和存儲柵電極MG暴露，并且覆蓋其他部分，而且其后例如通過離子注入在半導(dǎo)體襯底1S中引入n型雜質(zhì)，例如磷(P)或砷(As)，從而形成存儲區(qū)域M中源極的n-型半導(dǎo)體區(qū)域5Sm。也就是，以與存儲柵電極MG的側(cè)面自對準的方式，形成源極的n-型半導(dǎo)體區(qū)域5Sm。
通過在半導(dǎo)體襯底1S的主表面上形成光致抗蝕劑圖案，使得允許存儲區(qū)域M中的漏極區(qū)域和控制柵電極CG暴露，并且覆蓋其他部分，而且其后例如通過離子注入在半導(dǎo)體襯底1S中引入n型雜質(zhì)，例如磷或砷，從而形成存儲區(qū)域M中漏極的n-型半導(dǎo)體區(qū)域5Dm。也就是，以與控制柵電極CG的側(cè)面自對準的方式，形成漏極的n-型半導(dǎo)體區(qū)域5Dm。
通過在半導(dǎo)體襯底1S的主表面上形成光致抗蝕劑圖案，使得允許外圍電路區(qū)域P中的源極和漏極區(qū)域暴露，并且覆蓋其他部分，而且其后例如通過離子注入在半導(dǎo)體襯底1S中引入n型雜質(zhì)，例如磷或砷，從而形成源極和漏極的n-型半導(dǎo)體區(qū)域15a。也就是，以與柵電極FG的側(cè)面自對準的方式，形成源極和漏極的n-型半導(dǎo)體區(qū)域15a。
接下來，例如通過CVD，在半導(dǎo)體襯底1S的主表面上淀積例如氧化硅的絕緣膜，并且其后進行回蝕刻，以在存儲柵電極MG、控制柵電極CG、柵電極FG和電阻器RG的側(cè)面上，形成該絕緣膜的側(cè)壁4A、4B、4C、4D、4E和4F，如圖11所示。
圖12至圖14分別是圖11所示的存儲區(qū)域M、外圍電路區(qū)域P和電阻器區(qū)域RA的放大截面圖。
如圖12和圖13所示，在除布置控制柵電極CG、存儲柵電極MG、柵電極FG和形成在它們側(cè)面上的側(cè)壁4A至4D的區(qū)域外的區(qū)域中，對半導(dǎo)體襯底1S的主表面進行蝕刻。結(jié)果，在除控制柵電極CG、存儲柵電極MG、柵電極FG和形成在它們側(cè)面上的側(cè)壁4A至4D的布置區(qū)域外的區(qū)域中，在半導(dǎo)體襯底1S的主表面上形成凹陷9。
如圖13和14所示，在半導(dǎo)體器件的制造期間，在其鄰近有源區(qū)域的部分處，對隔離區(qū)域10中用于隔離的絕緣膜10s的上表面進行蝕刻，由此在隔離區(qū)域10中鄰近有源區(qū)域的用于隔離的絕緣膜10s的上表面的部分中，形成凹陷11。
接下來，如圖15所示，在存儲區(qū)域M中，在半導(dǎo)體襯底1S的主表面上形成源極的n+型半導(dǎo)體區(qū)域5Sp和漏極的n+型半導(dǎo)體區(qū)域5Dp。此外，在外圍電路區(qū)域P中，在半導(dǎo)體襯底1S的主表面上形成源極和漏極的n+型半導(dǎo)體區(qū)域15b。例如，按以下方式完成。
通過在半導(dǎo)體襯底1S的主表面上形成光致抗蝕劑圖案，使得允許存儲區(qū)域M中的源極區(qū)域和側(cè)壁4A暴露，并且覆蓋其他部分，而且其后例如通過離子注入在半導(dǎo)體襯底1S中引入n型雜質(zhì)，例如磷或砷，從而形成存儲區(qū)域M中源極的n+型半導(dǎo)體區(qū)域5Sp。也就是，以與側(cè)壁4A的側(cè)面自對準的方式，形成源極的n+型半導(dǎo)體區(qū)域5Sp，由此在存儲區(qū)域M中形成存儲單元MC的源極的半導(dǎo)體區(qū)域5S。
通過在半導(dǎo)體襯底1S的主表面上形成光致抗蝕劑圖案，使得允許存儲區(qū)域M中的漏極區(qū)域和側(cè)壁4B暴露，并且覆蓋其他部分，而且其后例如通過離子注入在半導(dǎo)體襯底1S中引入n型雜質(zhì)，例如磷或砷，從而形成存儲區(qū)域M中漏極的n+型半導(dǎo)體區(qū)域5Dp。也就是，以與側(cè)壁4B的側(cè)面自對準的方式，形成漏極的n+型半導(dǎo)體區(qū)域5Dp，由此在存儲區(qū)域M中形成存儲單元MC的漏極的半導(dǎo)體區(qū)域5D。
通過在半導(dǎo)體襯底1S的主表面上形成光致抗蝕劑圖案，使得允許外圍電路區(qū)域P中的源極區(qū)域、漏極區(qū)域、柵電極FG和側(cè)壁4C、4D暴露，并且其后例如通過離子注入在半導(dǎo)體襯底1S中引入n型雜質(zhì)，例如磷或砷，從而形成外圍電路區(qū)域P中源極和漏極的n+型半導(dǎo)體區(qū)域15b。也就是，以與側(cè)壁4C和4D的側(cè)面自對準的方式，形成源極和漏極的n+型半導(dǎo)體區(qū)域15b，由此在外圍電路區(qū)域P中形成用于形成外圍電路的n溝道MISFETQn的源極和漏極的半導(dǎo)體區(qū)域15。
接下來，如圖16所示，通過CVD在半導(dǎo)體襯底1S的主表面上淀積絕緣膜12，以便也覆蓋控制柵電極CG、存儲柵電極MG、柵電極FG、電阻器RG和側(cè)壁4A至4F的表面。絕緣膜12用作掩膜，以禁止在后述的硅化層形成工藝中的硅化反應(yīng)，并且例如由氧化硅形成。
隨后，在要保持絕緣膜12的區(qū)域中，通過光刻技術(shù)形成光致抗蝕劑圖案19，并且然后利用光致抗蝕劑19作為蝕刻掩膜，通過各向異性干法蝕刻，對絕緣膜12進行蝕刻。其后，除去光致抗蝕劑圖案19。
這樣，如圖17所示，形成絕緣膜12D和12E的圖案，它們在后述的硅化層形成工藝中用作用于禁止硅化層的反應(yīng)的掩膜。形成絕緣膜12D和12E，以便覆蓋電阻器RWL和RG的電阻值形成區(qū)域，并且允許電極形成區(qū)域暴露。
在本實施例中，在絕緣區(qū)域12D和12E的形成期間，在存儲區(qū)域M中側(cè)壁4A和4B的側(cè)面上形成側(cè)壁12A和12B。同時，在外圍電路區(qū)域P中，在側(cè)壁4C和4D的側(cè)面上形成側(cè)壁12F和12G。而且同時，在電阻器區(qū)域RB中，在側(cè)壁4E和4F的側(cè)面上形成側(cè)壁12H和12J。此外，同時，在隔離區(qū)域10的上表面上形成的凹陷12的側(cè)面上形成側(cè)壁12C。
因而，在本實施例中，因為在與用作硅化層形成工藝中掩膜的絕緣膜12D和12E的圖案形成工藝相同的工藝中，形成側(cè)壁12A、12B、12C、12F和12G，所以盡管新增加(形成)側(cè)壁12A、12B、12C、12F和12G，但半導(dǎo)體器件制造步驟的數(shù)目不會增加。
關(guān)于這一點，這里參考圖18至圖20，它們分別是圖17所示的存儲區(qū)域M、外圍電路區(qū)域P和電阻器區(qū)域PA的放大截面圖。
如圖18所示，形成存儲區(qū)域M的側(cè)壁12A和12B，以便覆蓋側(cè)壁4A和4B的側(cè)面。側(cè)壁12A和12B的下端部分不僅覆蓋側(cè)壁4A、4B和半導(dǎo)體襯底1S之間接觸界面的邊緣，而且還覆蓋從源極和漏極側(cè)上的半導(dǎo)體襯底的凹陷9所暴露的半導(dǎo)體襯底1S的側(cè)面。
此外，側(cè)壁12A和12B的下端部分以距離側(cè)壁4A和4B的側(cè)面一個與側(cè)壁12A和12B各自的厚度相對應(yīng)的量，來覆蓋源極和漏極側(cè)上的半導(dǎo)體襯底1S的主表面部分(凹陷9的上表面)。源極和漏極的n+型半導(dǎo)體區(qū)域5Sp和5Dp的在存儲柵電極MG和控制柵電極CG側(cè)上的端部分，除位于側(cè)壁12A和12B之下的部分外，稍微進入到側(cè)壁4A和4B之下。
如圖19所示，形成外圍電路區(qū)域P中的側(cè)壁12F和12G，以便覆蓋側(cè)壁4C和4D的側(cè)面。側(cè)壁12F和12G的下端部分不僅覆蓋側(cè)壁4C、4D和半導(dǎo)體襯底1S之間接觸界面的邊緣，而且還覆蓋從源極和漏極側(cè)上的半導(dǎo)體襯底的凹陷9所暴露的半導(dǎo)體襯底1S的側(cè)面。
而且，側(cè)壁12F和12G的下端部分以距離側(cè)壁4C和4D的側(cè)面一個與側(cè)壁12F和12G各自的厚度相對應(yīng)的量，來覆蓋源極和漏極側(cè)上的半導(dǎo)體襯底1S的主表面部分(凹陷9的上表面)。源極和漏極的n+型半導(dǎo)體區(qū)域15b的在柵電極FG側(cè)上的端部分，除位于側(cè)壁12F和12G之下的部分外，稍微進入到側(cè)壁4C和4D之下。
在隔離區(qū)域10中用于隔離的絕緣膜10s的上表面上形成的各凹陷11的側(cè)面上，也形成側(cè)壁12C。通過蝕刻絕緣膜12使得覆蓋從凹陷11暴露的半導(dǎo)體襯底1S的側(cè)面而形成側(cè)壁12C。
接下來，使用基于含氟酸的清洗溶液對半導(dǎo)體襯底1S的主表面進行清洗，并且例如通過濺射在半導(dǎo)體襯底1S的主表面上淀積金屬膜，例如鈷(Co)膜，以便覆蓋控制柵電極CG、存儲柵電極MG、柵電極FG、電阻器RWL、RG、側(cè)壁4A至4F、12A至12C、12F、12G、12H、12J和絕緣膜12D、12E的表面。
此金屬膜不僅與半導(dǎo)體襯底1S的n+型半導(dǎo)體區(qū)域5Sp、5Dp和15b接觸，而且與控制柵電極CG、存儲柵電極MG和柵電極FG的上表面以及電阻器RWL和RG的電極形成區(qū)域接觸。然而，如先前所述，上述金屬膜不與控制柵電極CG和存儲柵電極MG的兩側(cè)(側(cè)壁4A和4B的兩側(cè))上形成的半導(dǎo)體襯底1S的凹陷9的側(cè)面接觸，因為在這些側(cè)面上分別形成側(cè)壁4A和4B。所述金屬膜也不與從隔離區(qū)域10的上表面上形成的凹陷11所暴露的半導(dǎo)體襯底1S的側(cè)面接觸。
隨后，對半導(dǎo)體襯底1S和上述金屬膜施加熱處理，例如包括400℃至550℃溫度和約1分鐘持續(xù)時間的條件，從而在上述金屬膜與半導(dǎo)體襯底1S(n+型半導(dǎo)體區(qū)域5Sp、5Dp、15b和電阻器RWL)、柵電極CG、存儲柵電極MG、柵電極FG和電阻器RG接觸的部分處引起硅化反應(yīng)。
其后，通過蝕刻將留下未反應(yīng)的金屬膜除去，從而允許硅化層7留在半導(dǎo)體襯底1S(n+型半導(dǎo)體區(qū)域5Sp、5Dp、15b和電阻器RWL)、控制柵電極CG、存儲柵電極MG、柵電極FG和電阻器RG的上表面上，該硅化層7例如包括硅化鈷(CoSi2)，如圖21所示。然后，對半導(dǎo)體襯底1S和硅化層7施加熱處理，例如包括700℃至800℃溫度和約1分鐘持續(xù)時間的條件，以使硅化層7電阻較低。
圖22至圖24分別是圖21所示的存儲區(qū)域M、外圍電路區(qū)域P和電阻器區(qū)域RA的放大截面圖。
在本實施例中，使用側(cè)壁12A作為掩膜來形成源極側(cè)硅化層7(7s)。也就是，以與側(cè)壁12A自對準的方式形成硅化層7s。因此，如圖22所示，在與側(cè)壁4A的側(cè)面隔開一個與側(cè)壁12A的厚度相對應(yīng)的距離的位置處，形成硅化層7s的存儲柵電極MG側(cè)的端部分。因而，能在硅化層7s的存儲柵電極MG側(cè)的端部分，與源極的n-型半導(dǎo)體區(qū)域5Sm和源極的n+型半導(dǎo)體區(qū)域5Sp之間的接合面(接合端)或存儲柵電極MG側(cè)的源極的n+型半導(dǎo)體區(qū)域5Sp和半導(dǎo)體襯底1S之間的接合面(接合端)之間，保證一個與側(cè)壁12A的厚度近似相對應(yīng)的間隔。
結(jié)果，即使源極側(cè)的半導(dǎo)體襯底1S的主表面稍微凹陷，或即使在硅化層7s的下表面上形成凸起部分，硅化層7s的前述端部分和該凸起部分，也與源極的n-型半導(dǎo)體區(qū)域5Sm和源極的n+型半導(dǎo)體區(qū)域5Sp之間的接合面(接合端)或源極的n+型半導(dǎo)體區(qū)域5Sp和半導(dǎo)體襯底1S之間的接合面(接合端)之間隔開。因此，即使在硅化層7s的下表面上形成前述凸起部分，該凸起部分也難以突出到n+型半導(dǎo)體區(qū)域5Sp的外面。
因此，可以減少或消除從硅化層7s的端部分流向位于源極的n-型半導(dǎo)體區(qū)域5Sm之下的半導(dǎo)體襯底1S的泄漏電流IA，并且因此可以抑制或防止由泄漏電流IA所引起的前述干擾缺陷。結(jié)果，可以改進具有非易失存儲器的半導(dǎo)體器件的操作可靠性。
在本實施例中，使用側(cè)壁12B作為掩膜來形成漏極側(cè)硅化層7(7d)。也就是，以與側(cè)壁12B自對準的方式形成硅化層7d。因此，如圖22所示，在與側(cè)壁4B的側(cè)面隔開一個與側(cè)壁12B的厚度相對應(yīng)的距離的位置處，形成漏極側(cè)硅化層7(7d)的控制柵電極CG側(cè)的端部分。也就是，在硅化層7(7d)的控制柵電極CG側(cè)的端部分，與漏極的n-型半導(dǎo)體區(qū)域5Dm和漏極的n+型半導(dǎo)體區(qū)域5Dp之間的接合面(接合端)或控制柵電極CG側(cè)的漏極的n+型半導(dǎo)體區(qū)域5Dp和半導(dǎo)體襯底1S之間的接合面(接合端)之間，保證一個與側(cè)壁12B的厚度近似相對應(yīng)的間隔。
結(jié)果，即使漏極側(cè)的半導(dǎo)體襯底1S的主表面稍微凹陷，或即使在硅化層7d的下表面上形成凸起部分，硅化層7d的前述端部分和該凸起部分也與漏極的n-型半導(dǎo)體區(qū)域5Dm和漏極的n+型半導(dǎo)體區(qū)域5Dp之間的接合面(接合端)或控制柵電極CG側(cè)的漏極的n+型半導(dǎo)體區(qū)域5Dp和半導(dǎo)體襯底1S之間的接合面(接合端)之間隔開。因此，即使在硅化層7d的下表面上形成凸起部分，該凸起部分也難以突出到n+型半導(dǎo)體區(qū)域5Dp的外面。
因此，可以減少或消除從硅化層7d的端部分流向位于漏極的n-型半導(dǎo)體區(qū)域5Dm之下的半導(dǎo)體襯底1S的泄漏電流，并且因此可抑制或防止由泄漏電流所引起的前述錯誤讀出缺陷。結(jié)果，可以改進具有非易失存儲器的半導(dǎo)體器件的操作可靠性。
在本實施例中，使用側(cè)壁12F和12G用作掩膜，形成外圍電路區(qū)域P中MISFETQn的源極和漏極的硅化層7。也就是，以與側(cè)壁12F和12G自對準的方式形成MISFETQn的源極和漏極的硅化層7。因此，如圖23所示，在與側(cè)壁4C和4D的側(cè)面隔開一個與側(cè)壁12F和12G各自的厚度相對應(yīng)的距離的位置處，形成源極和漏極的硅化層7的柵電極FG側(cè)的端部分。也就是，能在各硅化層7的柵電極FG側(cè)的端部分，與漏極的n-型半導(dǎo)體區(qū)域15a和漏極的n+型半導(dǎo)體區(qū)域15b之間的接合面(接合端)或柵電極FG側(cè)的n+型半導(dǎo)體區(qū)域15b和半導(dǎo)體襯底1S之間的接合面(接合端)之間，保證與側(cè)壁12F和12G各自的厚度近似相對應(yīng)的間隔。
結(jié)果，即使源極和漏極側(cè)的半導(dǎo)體襯底1S的主表面部分稍微凹陷，或即使在各硅化層7的下表面上形成凸起部分，硅化層7的前述上端部分和該凸起部分也與漏極的n-型半導(dǎo)體區(qū)域15a和漏極的n+型半導(dǎo)體區(qū)域15b之間的接合面(接合端)或柵電極FG側(cè)的漏極的n+型半導(dǎo)體區(qū)域15b和半導(dǎo)體襯底1S之間的接合面(接合端)之間隔開。因此，即使在MISFETQn中硅化層7的下表面上形成凸起部分，該凸起部分也難以突出到n+型半導(dǎo)體區(qū)域15b的外面。
因而，在外圍電路區(qū)域P中的MISFETQn中，可以減少或消除從硅化層7的端部分流向位于漏極的n-型半導(dǎo)體區(qū)域15a之下的半導(dǎo)體襯底1S的泄漏電流。因此，能減少半導(dǎo)體器件的備用期間的泄漏電流，并且因而能減少具有非易失存儲器的半導(dǎo)體器件的功率消耗。
而且，如圖24所示，在本實施例中，因為在從各隔離區(qū)域10的上表面上的凹陷11暴露的半導(dǎo)體襯底1S的側(cè)面上形成側(cè)壁12C，所以能抑制或防止側(cè)面的硅化反應(yīng)。
因此，在隔離區(qū)域10中鄰近凹陷11的半導(dǎo)體襯底1S的部分中，能抑制或防止硅化層7沿隔離溝10t的側(cè)面在半導(dǎo)體襯底1S的厚度方向上延伸。結(jié)果，可以減少沿半導(dǎo)體襯底1S的厚度方向從硅化層7流出的泄漏電流。也就是，因為能減少具有非易失存儲器的半導(dǎo)體器件的備用期間的泄漏電流，所以可減小功率消耗。
接下來，如圖25所示，例如通過CVD在半導(dǎo)體襯底1S的主表面上淀積例如氧化硅的絕緣膜20，并且隨后形成接觸孔21，使硅化層7的上表面部分地暴露。
然后，例如通過濺射和CVD兩者，在絕緣膜20上淀積例如氮化鈦的阻擋金屬膜，其后，例如通過CVD在阻擋金屬膜上淀積例如鎢的主布線金屬膜，并且將這些金屬膜埋置在接觸孔21中。
其后，通過化學(xué)機械拋光(CMP)除去在絕緣膜20上的金屬膜，以分別在接觸孔21之內(nèi)形成塞22。塞22的下端與硅化層7接觸并電耦合。
通過隨后的常規(guī)布線工藝、檢查工藝和組裝工藝，完成具有非易失存儲器的半導(dǎo)體器件的制造。
雖然以上已經(jīng)通過其實施例描述了本發(fā)明，但是不用說本發(fā)明不限于以上實施例，而在不違反本發(fā)明的精神的范圍內(nèi)，可以實現(xiàn)各種各樣的改變。
例如，非易失存儲器中用于電荷存儲的絕緣膜不限于氮化硅膜，而可以進行各種各樣的改變。例如，可以使用這樣一種材料或配置，使得允許形成絕緣陷阱層，如氧化鋁(Al2O3)。
本發(fā)明可應(yīng)用于制造具有非易失存儲器的半導(dǎo)體器件的制造工業(yè)。
權(quán)利要求
1.一種半導(dǎo)體器件，包括在半導(dǎo)體襯底的主表面上方的多個非易失存儲單元，各所述非易失存儲單元包括用于電荷存儲的絕緣膜，在所述半導(dǎo)體襯底上方形成；第一柵電極，在所述用于電荷存儲的絕緣膜上方形成，并且具有第一側(cè)面和第二側(cè)面，所述第一側(cè)面和第二側(cè)面沿所述半導(dǎo)體襯底的所述主表面定位在相互相對側(cè)上；第一絕緣膜，在所述第一柵電極的所述第一側(cè)面上方形成；第二絕緣膜，在所述第一絕緣膜的側(cè)面上方形成；第一半導(dǎo)體區(qū)域，以與所述第一柵電極的所述第一側(cè)面自對準的方式，在所述半導(dǎo)體襯底的所述主表面上方形成；第二半導(dǎo)體區(qū)域，以與所述第一絕緣膜的側(cè)面自對準的方式，在所述半導(dǎo)體襯底的所述主表面上方形成，使得與所述第一半導(dǎo)體區(qū)域電耦合；和第一硅化層，以與所述第二絕緣膜的側(cè)面自對準的方式，在所述第二半導(dǎo)體區(qū)域上方形成，在與所述第一半導(dǎo)體區(qū)域和所述第二半導(dǎo)體區(qū)域之間的接合端隔開的位置處，通過所述第二絕緣膜形成的所述第一硅化層的所述第一柵電極側(cè)上的端部分。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中在所述半導(dǎo)體襯底的所述主表面上方，形成由隔離區(qū)域所限定的有源區(qū)域，其中通過在所述半導(dǎo)體襯底的所述主表面中形成的溝中掩埋用于隔離的絕緣膜，形成所述隔離區(qū)域，其中在鄰近所述有源區(qū)域的所述用于隔離的絕緣膜的上表面上方，形成凹陷，使得允許在所述溝的側(cè)面上方存在的所述半導(dǎo)體襯底的一部分暴露，以及其中在所述凹陷中形成絕緣膜，使得覆蓋在所述溝的所述側(cè)面上方存在并且從所述凹陷暴露的所述半導(dǎo)體襯底的一部分。
3.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中各所述非易失存儲單元還包括柵絕緣膜，在所述半導(dǎo)體襯底的所述主表面上方形成；第二柵電極，具有第三側(cè)面和第四側(cè)面，所述第三側(cè)面與所述第一柵電極的所述第二側(cè)面相對，并且設(shè)置在所述柵絕緣膜上方的一個位置處，以通過所述用于電荷存儲的絕緣膜而鄰近于所述第一柵極的所述第二側(cè)面，所述第四側(cè)面定位為沿所述半導(dǎo)體襯底的所述主表面而與第三側(cè)面相對；第三絕緣膜，在所述第二柵電極的所述第四側(cè)面上方形成；第四絕緣膜，在所述第三絕緣膜的側(cè)面上方形成；第三半導(dǎo)體區(qū)域，以與所述第二柵極的所述第四側(cè)面自對準的方式，在所述半導(dǎo)體襯底的所述主表面上方形成；第四半導(dǎo)體區(qū)域，以與所述第三絕緣膜的側(cè)面自對準的方式，在所述半導(dǎo)體襯底的所述主表面上方形成，使得與所述第三半導(dǎo)體區(qū)域電耦合；和第二硅化層，以與所述第四絕緣膜的側(cè)面自對準的方式，在所述第四半導(dǎo)體區(qū)域上方形成，在與所述第三半導(dǎo)體區(qū)域和所述第四半導(dǎo)體區(qū)域之間的接合端隔開的位置處，通過所述第四絕緣膜形成的所述第二硅化層的所述第二柵電極側(cè)上的端部分。
4.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述第二絕緣膜與其相對的所述半導(dǎo)體襯底的主表面，比所述第一柵電極與其相對的所述半導(dǎo)體襯底的所述主表面凹陷得更深。
5.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述第二絕緣膜的厚度在10納米至80納米的范圍內(nèi)。
6.一種制造半導(dǎo)體器件的方法，包括步驟(a)在半導(dǎo)體襯底的主表面上方，形成隔離區(qū)域和由所述隔離區(qū)域限定的有源區(qū)域；(b)在所述半導(dǎo)體襯底的所述主表面上方，形成用于非易失存儲單元的電荷存儲的絕緣膜；(c)在所述用于電荷存儲的絕緣膜上方，形成具有第一側(cè)面和第二側(cè)面的第一柵電極，所述第一側(cè)面和第二側(cè)面沿所述半導(dǎo)體襯底的所述主表面定位在相互相對側(cè)上；(d)在所述半導(dǎo)體襯底的所述主表面上方，以與所述第一柵電極的所述第一側(cè)面自對準的方式，形成第一半導(dǎo)體區(qū)域；(e)在步驟(d)之后，在所述第一柵電極的所述第一側(cè)面上方，形成第一絕緣膜；(f)在步驟(e)之后，在所述半導(dǎo)體襯底的所述主表面上方，以與所述第一絕緣膜的側(cè)面自對準的方式，形成第二半導(dǎo)體區(qū)域，使得與所述第一半導(dǎo)體區(qū)域電耦合；(g)在步驟(f)之后，在所述第一絕緣膜的所述側(cè)面上方，形成第二絕緣膜；以及(h)在步驟(g)之后，在所述第二半導(dǎo)體區(qū)域上方，形成第一硅化層，所述第一硅化層以與所述第二絕緣膜的側(cè)面自對準的方式形成。
7.根據(jù)權(quán)利要求6的方法，其中在與形成覆蓋所述半導(dǎo)體襯底的所述主表面上方的無硅化層區(qū)域的絕緣膜的圖案的步驟相同的步驟中，形成所述第二絕緣膜。
8.根據(jù)權(quán)利要求6的方法，其中形成所述隔離區(qū)域的步驟包括以下步驟在所述半導(dǎo)體襯底的所述主表面中形成溝；以及在所述溝中掩埋用于隔離的絕緣膜，并且其中所述步驟(g)包括以下步驟在所述半導(dǎo)體襯底的所述主表面中，在所述用于隔離的絕緣膜的上表面上方與所述有源區(qū)域鄰近的部分中形成的凹陷中，形成絕緣膜，使得覆蓋從所述凹陷暴露的在所述溝的側(cè)面上方的所述半導(dǎo)體襯底的一部分。
9.根據(jù)權(quán)利要求6的方法，在所述步驟(b)之前，還包括以下步驟在所述半導(dǎo)體襯底的所述主表面上方所述非易失存儲單元的形成區(qū)域中，形成柵絕緣膜；以及在所述柵絕緣膜上方，并且在通過所述用于電荷存儲的絕緣膜而與所述第一柵電極的所述第二側(cè)面鄰近的位置處，形成第二柵電極，所述第二柵電極具有與所述第一柵電極的所述第二側(cè)面相對的第三側(cè)面，和沿所述半導(dǎo)體襯底的所述主表面與所述第三側(cè)面相對地定位的第四側(cè)面，其中在形成所述第一半導(dǎo)體區(qū)域的步驟(d)中，以與所述第二柵電極的所述第四側(cè)面自對準的方式，在所述半導(dǎo)體襯底的所述主表面上方形成第三半導(dǎo)體區(qū)域，其中在形成所述第一絕緣膜的步驟(e)中，在所述第二柵電極的所述第四側(cè)面上方，形成第三絕緣膜，其中在形成所述第二半導(dǎo)體區(qū)域的步驟(f)中，以與所述第三絕緣膜的側(cè)面自對準的方式，在所述半導(dǎo)體襯底的所述主表面上方形成第四半導(dǎo)體區(qū)域，使得與所述第三半導(dǎo)體區(qū)域電耦合，其中在形成所述第二絕緣膜的步驟(g)中，在所述第三絕緣膜的所述側(cè)面上方形成第四絕緣膜，以及其中在形成所述第一硅化層的步驟(h)中，以與所述第四絕緣膜的側(cè)面自對準的方式，在所述第四半導(dǎo)體區(qū)域上方形成第二硅化層。
10.根據(jù)權(quán)利要求6的方法，其中所述第二絕緣膜的厚度在10納米至80納米的范圍內(nèi)。
全文摘要
公開一種具有非易失存儲器的半導(dǎo)體器件，其干擾缺陷能得到減少或防止。非易失存儲器的存儲單元具有存儲柵電極，該存儲柵電極通過用于電荷存儲的絕緣膜而在半導(dǎo)體襯底的主表面上方形成。在存儲柵電極的側(cè)面上形成第一側(cè)壁，并且在第一側(cè)壁的側(cè)面處形成第二側(cè)壁。在存儲單元中源極的n
文檔編號H01L29/40GK101051641SQ20071009226
公開日2007年10月10日 申請日期2007年4月3日 優(yōu)先權(quán)日2006年4月4日
發(fā)明者鳥羽功一, 石井泰之, 川島祥之, 町田悟, 中川宗克, 齊藤健太郎, 松井俊一, 橋本孝司, 奧山幸祐 申請人:株式會社瑞薩科技