專利名稱：金屬氧化物半導(dǎo)體場效應(yīng)晶體管裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種包括互補式金屬氧化物半導(dǎo)體(CMOS)與金屬 氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的集成電路半導(dǎo)體裝置的制造 方法，且特別有關(guān)于一種混合信號裝置(例如模擬與數(shù)字混合裝置)及 其制造方法，借此，可同時最佳化補償(offset)間隙壁寬度以改善模擬 及數(shù)字CMOS裝置的性能，例如改善系統(tǒng)芯片(SOC)的性能。
背景技術(shù)：
隨著對于嵌入式記憶結(jié)構(gòu)、混合信號電路、及系統(tǒng)芯片集成電路的 需求日益增加，在單一晶粒(die)中形成多重(multiple)晶體管以整合 不同晶體管的功能是必要的。舉例而言，具有不同結(jié)構(gòu)與功能的晶體管 通常在不同的電流及電壓參數(shù)下操作，不同的晶體管需要不同的輕摻雜 源/漏極區(qū)(LDD)寬度及深度。
當(dāng)MOSFET裝置的特征尺寸縮小至0.25微米，甚至下降至0.1微米， 裝置的設(shè)計必須隨著縮小的世代改變，短溝道效應(yīng)(SCE)即是關(guān)鍵尺 寸縮小所面臨的一個重要挑戰(zhàn)。短溝道效應(yīng)將造成臨界電壓(threshold voltage)降低、漏極引發(fā)能帶降低(drain induced barrier lowering, DIBL) 效應(yīng)、及次臨界擺幅(subthreshold swing)變異。
此外，由于目前半導(dǎo)體工藝的傾向于整合混合信號(例如數(shù)字/模擬) 功能于單一芯片上，例如系統(tǒng)芯片(system on chip, SOC)，因此必須
制造不同的晶體管。然而，模擬電路中晶體管可能與數(shù)字電路中的晶體 管具有相當(dāng)差異的操作條件及工藝需求。
數(shù)字CMOS晶體管需要增加驅(qū)動電流以減少短溝道效應(yīng)，因此在袋 形注入(pocket implant)需要相對較高的注入劑量，以改善裝置性能。 另一方面，模擬CMOS裝置卻因這樣的工藝導(dǎo)致性能下降，包括臨界電 壓匹配(matching)及電壓增益的降低。
在現(xiàn)有技術(shù)中，當(dāng)形成不同晶體管(例如數(shù)字及模擬)在一芯片中 (例如系統(tǒng)芯片)，通常分別進(jìn)行工藝以各自制作晶體管，借以處理不 同的工藝需求。然而，這樣的現(xiàn)有技術(shù)導(dǎo)致工藝成本增加，以及發(fā)生工 藝不兼容的問題。
因此，目前亟需一種改善的集成電路半導(dǎo)體裝置及其制造技術(shù)，其
適用于混合信號裝置，借此，數(shù)字CMOS裝置及模擬CMOS裝置在平行 的生產(chǎn)工藝中皆在性能及可靠度上有效率地最佳化，此工藝包括形成系 統(tǒng)芯片裝置。

發(fā)明內(nèi)容
本發(fā)明的一個目的是提供一種改善的集成電路半導(dǎo)體裝置及其制造 技術(shù)，其適用于混合信號裝置，借此，數(shù)字CMOS裝置及模擬CMOS裝 置在平行的生產(chǎn)工藝中在性能及可靠度上都有效率地最佳化，例如在一 系統(tǒng)芯片中，本發(fā)明亦可改善現(xiàn)有技術(shù)的其它缺點。
本發(fā)明提供一種MOSFET裝置的制造方法，包括提供一半導(dǎo)體基 底，其包括至少二個柵極結(jié)構(gòu)；在所述柵極結(jié)構(gòu)上成長一氧化硅層，其 中所述柵極結(jié)構(gòu)的該氧化硅層具有不同的厚度；形成一介電層在該氧化 硅層上，該介電層與該氧化硅層具有蝕刻選擇比；形成一補償間隙壁在 所述柵極結(jié)構(gòu)的側(cè)壁，該補償間隙壁包括該氧化硅層及該介電層，其中 所述柵極結(jié)構(gòu)的該補償間隙壁具有不同的厚度，該補償間隙壁具有一相 對厚的該氧化硅層及一相對薄的該氧化硅層；以及實施一第一離子注入 工藝，以在鄰接該補償間隙壁的該半導(dǎo)體基底中形成一摻雜區(qū)，借以獲 得至少二個MOSFET裝置。
本發(fā)明另提供一種MOSFET裝置，包括 一第一柵極結(jié)構(gòu)及一第二 柵極結(jié)構(gòu)，形成在一半導(dǎo)體基底上； 一第一補償間隙壁，形成在該第一 柵極結(jié)構(gòu)的側(cè)壁，該第一補償間隙壁包括一第一氧化硅層、及位于該第 一氧化硅層上的一第一介電層； 一第二補償間隙壁，形成在該第二柵極 結(jié)構(gòu)的側(cè)壁，該第二補償間隙壁包括一第二氧化硅層、及位于該第二氧 化硅層上的一第二介電層； 一慘雜區(qū)，形成在鄰接該第一及第二柵極結(jié) 構(gòu)的該半導(dǎo)體基底中，借以形成一第一 MOSFET裝置及一第二 MOSFET
裝置；其中，該第一補償間隙壁的最大寬度不同于該第二補償間隙壁的 最大寬度，且該第一氧化層薄于該第二氧化層。
附圉說明


圖1A至圖1E繪示本發(fā)明實施例的工藝剖面圖2繪示本發(fā)明實施例的工藝流程圖。 其中附圖標(biāo)記說明如下
10 半導(dǎo)體基底；12A、 12B 柵極結(jié)構(gòu)；
14A、 14B 柵極介電層；16A、 16B 柵極導(dǎo)電層; 18 光阻層 20A、 20B 氧化層； 22 介電層 24A、 24B 補償間隙壁； 26A 輕摻雜區(qū)；26B 袋形摻雜區(qū)；
W" W2 補償間隙壁的寬度。
具體實施例方式
雖然本發(fā)明實施例是以如金屬氧化物半導(dǎo)體場效應(yīng)晶體管 (MOSFET)的互補式金屬氧化物半導(dǎo)體裝置(CMOS)為示例做說明， 然而本發(fā)明可應(yīng)用于各種CMOS裝置，其中在操作上具有可區(qū)別的特征 的MOSFET是形成在如系統(tǒng)芯片的單一芯片，并且在一平行工藝中這些 晶體管可各自獲得其最佳化的性能。
請參照圖1A，在本發(fā)明一實施例中，柵極結(jié)構(gòu)12A、 12B形成在半 導(dǎo)體基底IO上方，柵極結(jié)構(gòu)12A、 12B分別具有柵極介電層14A、 14B 以及位于柵極介電層14A、 14B上方的柵極導(dǎo)電層16A、 16B。柵極結(jié)構(gòu) 12A、 12B的柵極介電層14A、 14B與柵極導(dǎo)電層16A、 16B可借由一般 的沉積(deposition)、光刻(lithography)及蝕刻(etching)工藝形成。 半導(dǎo)體基底10可包括硅、硅覆蓋絕緣層(silicon on insulator, SOI)、
堆疊硅覆蓋絕緣層(stacked SOI， SSOI)、堆疊硅鍺覆蓋絕緣層 (S-SiGeOI)、硅鍺覆蓋絕緣層(SiGeOI)、鍺覆蓋絕緣層(GeOI)或
其組合，但不限于這些材料。例如淺溝槽隔離區(qū)(STI)的電性隔離結(jié)構(gòu) (圖中未繪示)可在柵極結(jié)構(gòu)12A、 12B之間形成，以絕緣相鄰的
MOSFET。
請繼續(xù)參照圖1A，柵極結(jié)構(gòu)12A、 12B可借由一般的化學(xué)汽相沉積 (CVD)法、光刻圖案化工藝及如等離子體(plasma)蝕刻的干蝕刻法 形成。柵極介電層14A、 14B可借由任何形成柵極介電層的方法形成， 例如熱氧化法、氮化法、濺鍍法(sputtering)、化學(xué)汽相沉積法或其組 合。柵極介電層14A、 14B可包括氧化硅、氮化硅、氮氧化硅或介電常 數(shù)大于8的高介電常數(shù)(high-K)材料，高介電常數(shù)材料例如為過渡 (transition)金屬氧化物、稀土 (rare earth)金屬氧化物。高介電常數(shù)材 料可包括氧化鋁(A1203)、氧化鉿(Hf02)、氮氧化鉿(HfON)、硅 酸鉿(HfSi04)、氮氧化硅鉿(HfSixOyNz)、氧化鋯(Zr02)、氮氧化 鋯(ZrON)、氧化硅鋯(ZrSi02)、氧化釔(Y203)、氧化鑭(La203)、 氧化鈰(Ce02)、氧化鈦(Ti02)、氧化鉭(Ta205)或其組合。高介電 常數(shù)材料可借由一般的化學(xué)汽相沉積法形成，例如原子層化學(xué)汽相沉積 法(ALCVD)或金屬有機(jī)化學(xué)汽相沉積法(MOCVD)。高介電常數(shù)材 料可包括半導(dǎo)體基底IO上方的最低接口層，例如氧化物或氮氧化物(圖 中未繪示)。
柵極導(dǎo)電層16A、 16B可包括多晶硅、非晶硅、摻雜多晶硅、多晶 硅鍺、或金屬柵極例如碳化鉭(TaC)、氮化鉭(TaN)、氮化鈦(TiN)、 碳化鉬(MoN)或其組合。在一實施例中，先借由化學(xué)汽相沉積法、濺 鍍法或熱氧化成長法形成柵極介電材料，接著在柵極介電材料上沉積柵 極導(dǎo)電材料，并且可選擇性的形成硬罩幕層(圖中未繪示)在柵極導(dǎo)電 材料上。之后，實施一般的光刻圖案化工藝及干蝕刻工藝以形成柵極結(jié) 構(gòu)12A、 12B。
請參照圖1B，圖案化的光阻層18覆蓋于選定的柵極結(jié)構(gòu)。舉例而 言，在本實施例的雙柵極結(jié)構(gòu)中，柵極結(jié)構(gòu)12A被光阻層18覆蓋，而柵 極結(jié)構(gòu)12B未被覆蓋。接著，進(jìn)行本發(fā)明的關(guān)鍵步驟之一，進(jìn)行離子注 入工藝(km implantation)以注入離子在未覆蓋光阻層18的柵極結(jié)構(gòu)12B 及鄰接?xùn)艠O結(jié)構(gòu)12B的基底中，其中注入的離子可增加熱氧化速率或降 低熱氧化速率。舉例而言，在本實施例中，利用氟離子(F.)作為離子注 入工藝中注入的離子，以為后續(xù)在柵極結(jié)構(gòu)12A、 12B與半導(dǎo)體基底10
上形成熱成長氧化層的步驟中增加氧化速率，熱成長氧化層可包括氧化
硅?；蛘?，在其它實施例中，利用氮離子(NO作為離子注入工藝中注 入的離子以降低熱氧化速率，借以降低后續(xù)形成的氧化硅的熱成長厚度。
請參照圖1C，在進(jìn)行離子注入工藝之后，將圖案化光阻層18剝除。 接著，進(jìn)行熱氧化成長步驟，熱氧化成長步驟可包括濕式氧化工藝或干 式氧化工藝，熱氧化成長步驟可在溫度約卯(TC至1050。C下進(jìn)行，借以 在柵極結(jié)構(gòu)12A、 12B與半導(dǎo)體基底IO上成長如氧化硅的氧化層。值得 注意的是，形成在柵極結(jié)構(gòu)12A、 12B的氧化層分別具有不同的厚度。 在本實施例中，成長在柵極結(jié)構(gòu)12B的氧化層20B位于摻雜氟離子的區(qū) 域，而因此具有相對大的厚度；成長在柵極結(jié)構(gòu)12A的氧化層20A位于 光阻層18覆蓋的區(qū)域，而因此具有相對小的厚度。由于氟離子注入在柵 極結(jié)構(gòu)12B及鄰接?xùn)艠O結(jié)構(gòu)12B的半導(dǎo)體基底IO中，故氧化層20A、20B 具有不同的寬度。
在另一實施例中，亦可注入抑制氧化成長的離子以在柵極結(jié)構(gòu)12A、 12B上成長不同厚度的熱氧化層。舉例而言，對柵極結(jié)構(gòu)12A進(jìn)行氮離 子注入工藝，并且以光阻層覆蓋柵極結(jié)構(gòu)12B，借此亦可形成不同厚度 的氧化層20A、 20B。若欲增加氧化層20A、 20B之間的厚度差，可注入 促進(jìn)氧化成長的離子在柵極結(jié)構(gòu)12B，并且亦注入抑制氧化成長的離子 在柵極結(jié)構(gòu)12A。較佳者，相對薄的氧化層20A的厚度約介于10埃至 50埃，相對厚的氧化層20B的厚度約介于20埃至80埃。
請參照圖1D，利用如化學(xué)汽相沉積法或等離子體增強化學(xué)汽相沉積 法(PECVD)在氧化層20A、 20B上毯狀(blanket)的沉積介電層22。 介電層22與其下方的氧化層20A、 20B以具有蝕刻選擇比為較佳，介電 層22可包括氮化物，例如氮化硅、及/或氮氧化硅，介電層22的厚度約 介于20埃至80埃為較佳。
請參照圖1E，進(jìn)行濕蝕刻及/或干蝕刻工藝以回蝕刻介電層22及氧 化層20A、 20B，借以在柵極結(jié)構(gòu)12A、 12B的側(cè)壁形成氧化層及氮化層 的復(fù)合補償(offset)間隙壁24A、 24B。
復(fù)合補償間隙壁24A、 24B分別具有不同的最大寬度W,、 W2，較佳 者，柵極結(jié)構(gòu)12A屬于數(shù)字電路的MOSFET，柵極結(jié)構(gòu)12B屬于模擬電 路的MOSFET。補償間隙壁24A的最大寬度W,小于補償間隙壁24B的 最大寬度W2，較佳者，補償間隙壁24B的最大寬度W2與補償間隙壁24A 的最大寬度Wt的寬度差約介于5埃至30埃。
請繼續(xù)參照圖1E，進(jìn)行離子注入工藝，例如輕摻雜(LDD)離子注 入及/或袋形(pocket或halo)離子注入，此離子注入工藝?yán)脰艠O結(jié)構(gòu) 12A、 12B及補償間隙壁24A、 24B為屏蔽以定義半導(dǎo)體基底10之中摻 雜區(qū)的位置及間距，摻雜區(qū)包括輕摻雜區(qū)26A及/或袋形摻雜區(qū)26B。此 離子注入工藝可選擇適當(dāng)?shù)淖⑷虢嵌龋栽谳p摻雜區(qū)26A及/或袋形摻雜 區(qū)26B與通道區(qū)25之間形成較佳的接口。在多個MOSFET裝置中，這 些MOSFET裝置具有最大寬度不相同的補償間隙壁，這些MOSFET裝置 在操作上具有可區(qū)別的特征，如驅(qū)動電流、臨界電壓、短溝道效應(yīng)或其 它。
在本實施例中，例如為模擬(analog) MOSFET裝置的柵極結(jié)構(gòu)12B 具有相對較大的柵極長度，而例如為數(shù)字(digital) MOSFET裝置的柵極 結(jié)構(gòu)12A具有相對較小的柵極長度。
本發(fā)明實施例雖以具有雙重補償間隙壁寬度的CMOS裝置為示例， 然而本發(fā)明的概念亦可應(yīng)用于單一芯片上具有多種補償間隙壁寬度的 CMOS。
本發(fā)明實施例的雙重補償間隙壁寬度工藝亦可應(yīng)用于邏輯(logic) 裝置與靜態(tài)隨機(jī)存取內(nèi)存(SRAM)裝置，較佳者，相對較寬的補償間隙 壁可作為SRAM晶體管的一部份，相對較薄的補償間隙壁可作為邏輯晶 體管的一部份。此外，本發(fā)明實施例的雙重補償間隙壁寬度工藝另可應(yīng) 用于SRAM的N型金屬氧化物半導(dǎo)體晶體管(NMOS)與SRAM的P型 金屬氧化物半導(dǎo)體晶體管(PMOS)，較佳者，相對較寬的補償間隙壁可 作為NMOS的一部份，相對較薄的補償間隙壁可作為PMOS的一部份。
請參照圖2，其繪示本發(fā)明實施例的工藝流程圖。在步驟201中，在 半導(dǎo)體基底上形成多個柵極結(jié)構(gòu)。在步驟203中，在這些柵極結(jié)構(gòu)及其 鄰接的半導(dǎo)體基底上成長氧化層，并且這些柵極結(jié)構(gòu)上的氧化層至少具 有兩種不同厚度。在步驟205中，在氧化層上形成與氧化層具有蝕刻選 擇比的介電層。在步驟207中，進(jìn)行蝕刻工藝以在這些柵極結(jié)構(gòu)上形成 至少兩種補償間隙壁，此兩種補償間隙壁的最大寬度不同。在步驟209 中，進(jìn)行離子注入工藝以在鄰接補償間隙壁的半導(dǎo)體基底中形成摻雜區(qū)， 借以獲得至少兩種操作上不同晶體管裝置。
借由上述實施例，可在不同的晶體管中形成具有不同寬度的補償間 隙壁以及摻雜區(qū)，并借以制作在操作上不同裝置。借由上述實施例，可 利用最節(jié)省成本的方法制作的不同晶體管各自的摻雜區(qū)，并以最少的步 驟在平行工藝中最佳化不同的MOSFET裝置。舉例而言，模擬/數(shù)字、邏 輯/SRAM、或PMOS SRAM/NMOS SRAM裝置皆可借由減少工藝步驟的 平行工藝形成在單一芯片上，如系統(tǒng)芯片。具有寬度相對較大補償間隙 壁的模擬裝置，可借由其摻雜區(qū)達(dá)到最佳化的臨介電壓匹配及電壓增益; 具有寬度相對較小補償間隙壁的數(shù)字裝置，可借由其摻雜區(qū)減低短溝道 效應(yīng)及增加驅(qū)動電流。
雖然本發(fā)明己以較佳實施例揭露如上，然其并非用以限定本發(fā)明， 任何本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作更動 與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求書所界定者為準(zhǔn)。
權(quán)利要求
1.一種MOSFET裝置的制造方法，包括提供一半導(dǎo)體基底，其包括至少二個柵極結(jié)構(gòu)；在所述柵極結(jié)構(gòu)上成長一氧化硅層，其中所述柵極結(jié)構(gòu)的該氧化硅層具有不同的厚度；在該氧化硅層上形成一介電層，該介電層與該氧化硅層具有蝕刻選擇比；在所述柵極結(jié)構(gòu)的側(cè)壁形成一補償間隙壁，該補償間隙壁包括該氧化硅層及該介電層，其中所述柵極結(jié)構(gòu)的該補償間隙壁具有不同的厚度，該補償間隙壁具有一相對厚的該氧化硅層及一相對薄的該氧化硅層；以及實施一第一離子注入工藝，以在鄰接該補償間隙壁的該半導(dǎo)體基底中形成一摻雜區(qū)，借以獲得至少二個MOSFET裝置。
2. 如權(quán)利要求1所述的MOSFET裝置的制造方法，其中成長該氧化 硅層之前更包括實施一第二離子注入工藝，以在至少其中之一的所述柵極結(jié)構(gòu)中摻 雜多個離子，所述離子包括促進(jìn)氧化硅成長的離子或抑制氧化硅成長的 離子。
3. 如權(quán)利要求2所述的MOSFET裝置的制造方法，其中該第二離子注入工藝的注入離子包括氮離子或氟離子。
4. 如權(quán)利要求1所述的MOSFET裝置的制造方法，其中該相對薄的 該氧化硅層形成在一數(shù)字MOSFET裝置、 一邏輯MOSFET裝置、或一 PMOS SRAM裝置中，該相對厚的該氧化硅層形成在一模擬MOSFET裝 置、一 SRAM MOSFET裝置、或一 NMOS SRAM裝置中。
5. 如權(quán)利要求1所述的MOSFET裝置的制造方法，其中該相對薄的 該氧化層形成在一具有相對短的柵極長度的MOSFET裝置，該相對厚的 該氧化層形成在一具有相對長的柵極長度的MOSFET裝置。
6. 如權(quán)利要求1所述的MOSFET裝置的制造方法，其中該相對厚的 該氧化硅層與該相對薄的該氧化硅層的厚度差約介于5埃至30埃。
7. —種MOSFET裝置，包括 一第一柵極結(jié)構(gòu)及一第二柵極結(jié)構(gòu)，形成在一半導(dǎo)體基底上；一第一補償間隙壁，形成在該第一柵極結(jié)構(gòu)的側(cè)壁，該第一補償間 隙壁包括一第一氧化硅層、及位于該第一氧化硅層上的一第一介電層；一第二補償間隙壁，形成在該第二柵極結(jié)構(gòu)的側(cè)壁，該第二補償間 隙壁包括一第二氧化硅層、及位于該第二氧化硅層上的一第二介電層；一摻雜區(qū)，形成在鄰接該第一及第二柵極結(jié)構(gòu)的該半導(dǎo)體基底中， 借以形成一第一 MOSFET裝置及一第二 MOSFET裝置；其中，該第一補償間隙壁的最大寬度不同于該第二補償間隙壁的最 大寬度，且該第一氧化層薄于該第二氧化層。
8. 如權(quán)利要求7所述的MOSFET裝置，其中該第一氧化層及該第二 氧化層分別熱成長在該第一柵極結(jié)構(gòu)及該第二柵極結(jié)構(gòu)，至少其中之一 的該第一及第二柵極結(jié)構(gòu)摻雜多個離子，所述離子包括促進(jìn)氧化硅成長 的離子或抑制氧化硅成長的離子。
9. 如權(quán)利要求8所述的MOSFET裝置，所述離子包括氮離子或氟離子。
10. 如權(quán)利要求7所述的MOSFET裝置，其中該第二氧化硅層的厚 度約介于20埃至80埃。
11. 如權(quán)利要求7所述的MOSFET裝置，其中該第一氧化硅層的厚 度約介于10埃至50埃。
12. 如權(quán)利要求7所述的MOSFET裝置，其中具有該第一補償間隙 壁的該第一 MOSFET裝置包括數(shù)字MOSFET裝置、邏輯MOSFET裝置 或PMOS SRAM裝置。
13. 如權(quán)利要求7所述的MOSFET裝置，其中具有該第二補償間隙 壁的該第二 MOSFET裝置包括模擬MOSFET裝置、SRAM MOSFET裝 置或NMOS SRAM裝置。
14. 如權(quán)利要求7所述的MOSFET裝置，其中具有該第一補償間隙 壁的該第一 MOSFET裝置的柵極長度相對較短，具有該第二補償間隙壁 的該第二 MOSFET裝置的柵極長度相對較長。
15. 如權(quán)利要求7所述的MOSFET裝置，其中該第一補償間隙壁與 該第二補償間隙壁的厚度差約為5埃至30埃。
全文摘要
本發(fā)明提供一種MOSFET裝置的制造方法，包括提供一半導(dǎo)體基底，其包括至少二個柵極結(jié)構(gòu)；在所述柵極結(jié)構(gòu)上成長一氧化硅層，其中所述柵極結(jié)構(gòu)的該氧化硅層具有不同的厚度；形成一介電層在該氧化硅層上，該介電層與該氧化硅層具有蝕刻選擇比；形成一補償間隙壁在所述柵極結(jié)構(gòu)的側(cè)壁，該補償間隙壁包括該氧化硅層及該介電層，其中所述柵極結(jié)構(gòu)的該補償間隙壁具有不同的厚度，該補償間隙壁具有一相對厚的該氧化硅層及一相對薄的該氧化硅層；以及實施一第一離子注入工藝，以在鄰接該補償間隙壁的該半導(dǎo)體基底中形成一摻雜區(qū)，借以獲得至少二個MOSFET裝置。
文檔編號H01L21/8238GK101174587SQ20071008554
公開日2008年5月7日 申請日期2007年3月8日 優(yōu)先權(quán)日2006年11月3日
發(fā)明者吳顯揚 申請人:臺灣積體電路制造股份有限公司