專利名稱：形成半導(dǎo)體器件的對準(zhǔn)鍵的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及無需額外的工藝過程形成具有覆蓋層的對準(zhǔn)鍵的方法，和制造包括具有覆蓋層的對準(zhǔn)鍵的半導(dǎo)體器件的方法。
背景技術(shù)：
由于半導(dǎo)體器件變得密集和高度集成，所以設(shè)計(jì)規(guī)則可以按比例縮小，單元元件可以變得很小。因此，在制造時(shí)在半導(dǎo)體襯底和掩模之間需要精確的對準(zhǔn)。通常，對準(zhǔn)鍵形成在半導(dǎo)體襯底的劃線道中，用于對準(zhǔn)半導(dǎo)體襯底和掩模。對準(zhǔn)鍵之一可以形成在與經(jīng)淺溝槽隔離(STI)工藝等用于限制芯片區(qū)的有源區(qū)的隔離層一起的劃線道中，并可以具有在襯底上方突出的形狀。對準(zhǔn)鍵可以用于柵形成工藝、離子注入工藝、用于選擇硅化物形成工藝的硅化阻擋層(SBL)、接觸形成工藝等。
因?yàn)楣β势骷鏛CD驅(qū)動(dòng)IC(LDI)等需要用于驅(qū)動(dòng)邏輯電路的低電壓操作和用于驅(qū)動(dòng)LCD運(yùn)行的高電壓操作，因此必須使用雙柵氧化層。形成雙柵氧化層的常規(guī)方法可以包括在半導(dǎo)體襯底的芯片區(qū)中形成限定有源區(qū)的隔離層，和在劃線道中同時(shí)形成突出對準(zhǔn)鍵。在襯底上形成第一熱氧化層之后，除在芯片區(qū)域的高電壓區(qū)域中之外可以濕法蝕刻第一熱氧化層，從而形成用于高電壓操作的第一柵氧化層。第二熱氧化層可以形成在襯底上，從而在低電壓區(qū)域中形成用于低電壓操作的柵氧化層。在高電壓區(qū)域中第一柵氧化層可以由厚的第一熱氧化層形成，在低電壓區(qū)域中第二柵氧化層可以由薄的第二熱氧化層形成。
然而，因?yàn)樾纬呻p柵氧化層的常規(guī)方法可以包括為了除去對準(zhǔn)鍵的氧化物層的一部分，使用濕法刻蝕工藝除去低電壓區(qū)域的第一熱氧化層，所以可能降低在襯底表面和對準(zhǔn)鍵之間的臺(tái)階高度差。在形成對準(zhǔn)鍵之后，當(dāng)執(zhí)行隨后的濕法刻蝕工藝時(shí)，可能損耗對準(zhǔn)鍵的氧化物層。如果氧化物層的磨損顯著，則因?yàn)樵谥貜?fù)濕法刻蝕工藝過程中可能除去對準(zhǔn)鍵的臺(tái)階高度差，因此對準(zhǔn)鍵可以變得與襯底表面相平。如果對準(zhǔn)鍵的臺(tái)階高度差被除去，則在隨后工藝過程中不能精確地對準(zhǔn)，可能發(fā)生未對準(zhǔn)。
圖1A-1F說明形成半導(dǎo)體器件的對準(zhǔn)鍵的常規(guī)方法。參照圖1A，在半導(dǎo)體襯底100上可以形成襯墊氧化物層110和硬掩模層120。可以使用光刻法等刻蝕硬掩模層120和襯墊氧化物層110，以暴露芯片區(qū)域101中的半導(dǎo)體襯底100的一部分，和劃線道105中的半導(dǎo)體襯底100的一部分?？梢钥涛g暴露的半導(dǎo)體襯底100，從而在芯片區(qū)域101中形成第一溝槽131，和在劃線道105中形成第二溝槽135。
參照圖1B，在硬掩模層120上可形成氧化物層140以填充第一溝槽131和第二溝槽135。參照圖1C，使用化學(xué)機(jī)械拋光(CMP)等刻蝕氧化物層140以平面化襯底的表面。因而，可以在第一溝槽131內(nèi)部形成第一隔離層141，可以在第二溝槽135內(nèi)部形成第二隔離層145。第一隔離層141可以限定芯片區(qū)域101的有源區(qū)。
參照圖1D，可以除去硬掩模層120和襯墊氧化物層110。參照圖1E，在襯底上沉積光敏層150，并將其圖案化以暴露劃線道105的第二隔離層145。參照圖1F，可以使用光敏層150作為掩?？涛g暴露的第二隔離層145，從而形成對準(zhǔn)鍵135a。對準(zhǔn)鍵135a可以具有凹槽結(jié)構(gòu)，該凹槽結(jié)構(gòu)相對于襯底表面具有H1的臺(tái)階高度差?？梢酝耆乜涛g第二隔離層145，對準(zhǔn)鍵135a可以具有與第二溝槽135的深度對應(yīng)的臺(tái)階高度差。
因?yàn)閷鹘y(tǒng)的對準(zhǔn)鍵135a凹入以具有低于襯底表面的臺(tái)階高度差，當(dāng)在隨后的濕法刻蝕工藝過程中損耗隔離層145的氧化物層時(shí)可以僅僅增加臺(tái)階高度差。因此，可以避免對準(zhǔn)鍵135a的臺(tái)階高度差降低的上述問題，但是因?yàn)樾枰~外的掩模形成工藝過程來形成凹陷的對準(zhǔn)鍵135a，所以工藝過程復(fù)雜。

發(fā)明內(nèi)容
本發(fā)明的示范性實(shí)施例提供了沒有額外的掩模形成工藝過程而形成用于覆蓋對準(zhǔn)鍵的半導(dǎo)體器件的對準(zhǔn)鍵的方法。示范性實(shí)施例還提供制造包括當(dāng)形成用于在芯片區(qū)域中形成元件的圖案時(shí)制造包含在劃線道內(nèi)形成對準(zhǔn)鍵的覆蓋層的半導(dǎo)體器件的方法。
根據(jù)示范性實(shí)施例，提供一種形成半導(dǎo)體器件的對準(zhǔn)鍵的方法，其包括在半導(dǎo)體襯底的芯片區(qū)域中形成限定有源區(qū)的隔離層，并且在劃線道中形成相對于半導(dǎo)體襯底的表面具有臺(tái)階高度差的對準(zhǔn)鍵。用于元件的至少一個(gè)形成層可以形成在襯底上，并可以轉(zhuǎn)換，以在芯片區(qū)域中的半導(dǎo)體襯底上形成元件形成圖案。覆蓋對準(zhǔn)鍵的覆蓋層可以形成在劃線道內(nèi)的半導(dǎo)體襯底上。對準(zhǔn)鍵相對于襯底可以具有大約50到大約2000的臺(tái)階高度差。
至少一個(gè)形成層可以是至少一個(gè)絕緣層或者導(dǎo)電層?？梢酝ㄟ^圖案化和/或刻蝕轉(zhuǎn)換用于元件的至少一個(gè)形成層。至少一個(gè)形成層可以是至少一個(gè)絕緣層并且至少一個(gè)絕緣層可以是氮化物層。至少一個(gè)形成層可以是導(dǎo)電層并且該導(dǎo)電層可以是多晶硅層。至少一個(gè)形成層和覆蓋層可以由相對于對準(zhǔn)鍵具有刻蝕選擇率的材料組成。對準(zhǔn)鍵可以包含氧化物層等，覆蓋層可以包含至少一個(gè)形成層，或者可以包含包括至少一個(gè)形成層的堆疊層。至少一個(gè)形成層可以包括用于形成半導(dǎo)體器件的柵電極或者柵絕緣層的材料、或者用于形成半導(dǎo)體器件的電容器的底電極的材料，或者用于形成半導(dǎo)體器件的電容器的介質(zhì)層的材料、或者包括用于形成電容器的底電極的材料和/或用于形成半導(dǎo)體器件的介質(zhì)層的材料的堆疊結(jié)構(gòu)。柵電極可以包括柵氧化層和/或柵絕緣層。
形成隔離層和對準(zhǔn)鍵可以包括在襯底上形成襯墊氧化物層和硬掩模層，以襯底上其中形成隔離層和對準(zhǔn)鍵的部分?？梢钥涛g襯底的暴露部分以在芯片區(qū)域中形成第一溝槽和在劃線道內(nèi)形成第二溝槽。隔離層可以在形成第一溝槽中，對準(zhǔn)鍵可以形成在第二溝槽中。硬掩模層可以具有大約500到大約3000的厚度。形成半導(dǎo)體器件的對準(zhǔn)鍵的方法還包括在電容器的底電極上形成電容器的介質(zhì)層和/或在電容器的介質(zhì)層上形成電容器上電極。


通過參照附圖詳細(xì)描寫示范性實(shí)施例將使示范性實(shí)施例的上述和其他的特征和優(yōu)點(diǎn)變得更明顯，其中圖1A-1F說明形成傳統(tǒng)的半導(dǎo)體器件的對準(zhǔn)鍵的方法；圖2A-2F說明根據(jù)示范性實(shí)施例形成半導(dǎo)體器件的對準(zhǔn)鍵的方法；圖3A-3F說明根據(jù)示范性實(shí)施例制造半導(dǎo)體器件的方法；圖4A-4D說明根據(jù)示范性實(shí)施例制造半導(dǎo)體器件的方法；和圖5A-5F說明根據(jù)示范性實(shí)施例制造半導(dǎo)體器件的方法。
具體實(shí)施例方式
現(xiàn)在參照附圖更全面地描述各個(gè)示范性實(shí)施例，其中顯示了一些示范性實(shí)施例。然而，可以以許多不同的形式實(shí)現(xiàn)示范性實(shí)施例，且示范性實(shí)施例將不應(yīng)解釋為限于在這里闡述的實(shí)施例。相反，提供這些實(shí)施例以便全面和完全地公開，本公開將示范性實(shí)施例的范圍完全地傳達(dá)給本領(lǐng)域的技術(shù)人員。整個(gè)說明書中相同的數(shù)字表示相同的元件。
在這里可以使用空間地相對術(shù)語，例如“在...之下”、“在...下面”、“下層”、“在...之上”、“上面”等便于描述圖中所述的一個(gè)元件或者部件與另一元件或者部件的關(guān)系。應(yīng)該理解，空間相對術(shù)語除圖中描述的方向之外還包含使用中或操作中的器件的不同的方向。例如，如果翻轉(zhuǎn)圖中的器件，則描述為“在其他的元件或者部件下面”或者“在其他的元件或者部件之下”將朝向“在其他的元件或者部件之上”。因而，實(shí)例術(shù)語“在...下面”可以包含高于和低于兩個(gè)方向。器件可以另外定向(旋轉(zhuǎn)90°或者在其他的方向)，并因此解釋這里所使用的空間相對描述符。
在這里使用的術(shù)語僅僅用于描述具體實(shí)施例的目的并不打算限制示范性實(shí)施例。如在這里使用的，單數(shù)形式“一”、和“該”也包含復(fù)數(shù)形式，除非上下文清楚地指出。還應(yīng)當(dāng)理解當(dāng)在這里使用時(shí)，術(shù)語“包含”、“包括”說明存在所述部件、整體、步驟、運(yùn)行、元件、和/或零件，但是不排除存在或者添加一個(gè)或多個(gè)其他的部件、整體、步驟、運(yùn)行、元件、零件、和/或它們的組。
除非另外定義，在這里使用的全部的術(shù)語(包括專門的和科學(xué)術(shù)語)具有與屬于該示范性實(shí)施例領(lǐng)域的普通技術(shù)人員通常理解的意義。進(jìn)一步理解，術(shù)語例如在通常使用的詞典中定義的術(shù)語應(yīng)該解釋為具有與相關(guān)技術(shù)的上下文的意義一致，不會(huì)解釋為理想化或者過度地形式意義，除非在這里清楚地定義。
圖2A-2F說明根據(jù)示范性實(shí)施例形成半導(dǎo)體器件的對準(zhǔn)鍵的方法。參照圖2A，在半導(dǎo)體襯底200上形成襯墊氧化層210和硬掩模層220。該硬掩模層220可以包括氮化物層等，可以根據(jù)待在隨后工藝過程中形成的對準(zhǔn)鍵的臺(tái)階高度差確定該硬掩模層220的厚度?？梢钥涛g硬掩模層220和襯墊氧化物層210以暴露半導(dǎo)體襯底200的一部分?？梢员┞镀渲行纬蓡卧陌雽?dǎo)體襯底200中的芯片區(qū)域201的一部分和分離芯片區(qū)域201的劃線道205的一部分?？梢钥涛g半導(dǎo)體襯底200的暴露部分，從而在芯片區(qū)域201中形成第一溝槽231，并在劃線道205中形成第二溝槽235。第一溝槽231可以形成限定芯片區(qū)域201的有源區(qū)的隔離層，第二溝槽235可以在劃線道205中形成對準(zhǔn)鍵。
參照圖2B，在硬掩模層220上形成絕緣層240以填充第一溝槽231和第二溝槽235。絕緣層240可以由USG、O3-TEOS USG、和/或具有改善的間隙填充特性的高密度等離子體(HDP)氧化物層形成，以允許填充第一和第二溝槽231和235。
參照圖2C，通過化學(xué)機(jī)械拋光(CMP)等刻蝕絕緣層240以平面化襯底表面。因而，隔離層241可以形成在第一溝槽231的內(nèi)部，并且對準(zhǔn)鍵245可以形成在第二溝槽235內(nèi)部。在通過絕緣層240填充第一和第二溝槽231和235之前，由氮化物層形成的襯里、用于減輕襯里和襯底之間應(yīng)力的作為氧化物緩沖層的熱氧化層、和/或中間溫度氧化物(MTO)層可以形成在第一和第二溝槽231和235內(nèi)部。
參照圖2D，可以使用磷酸剝離工藝等除去硬掩模層220和襯墊氧化物層210。隔離層241可以形成在襯底表面和隔離層241之間具有臺(tái)階高度差的襯底200的芯片區(qū)域201中，突出對準(zhǔn)鍵245可以形成在襯底表面和對準(zhǔn)鍵245之間具有臺(tái)階高度差H2的劃線道205中。可以依據(jù)硬掩模層220的厚度、CMP工藝、和/或硬掩模的磷酸脫膜工藝確定對準(zhǔn)鍵245的臺(tái)階高度差H2。對準(zhǔn)鍵245可以具有大約50到大約2000的臺(tái)階高度差。硬掩模層220可以具有大約500到大約3000的厚度。
參照圖2E，可以在具有隔離層241和對準(zhǔn)鍵245的襯底200上形成用于形成元件的層250。該至少一個(gè)形成層250可以由相對于隔離層241和對準(zhǔn)鍵245具有刻蝕選擇率例如濕法刻蝕選擇率等的材料組成。
該至少一個(gè)形成層250可以包括導(dǎo)電層或者絕緣層。導(dǎo)電層可以是多晶硅層等，絕緣層可以是氮化物層等?？梢允褂迷撝辽僖粋€(gè)形成層250以在芯片區(qū)域201中形成單元元件(未顯示)，并且可以使用用于形成柵和/或電容器的底電極的多晶硅層、和/或用于形成電容器的ONO介質(zhì)層的氮化物層。另外，當(dāng)柵絕緣層使用氮化物層時(shí)，柵絕緣層可以用于該至少一個(gè)形成層250。另外，該至少一個(gè)形成層250可以使用用于形成芯片區(qū)域201的單元元件的多個(gè)層。
參照圖2F，可以圖案化該至少一個(gè)形成層250，從而在芯片區(qū)域201中形成用于單元元件的圖案251，和在劃線道205中形成覆蓋層255以覆蓋對準(zhǔn)鍵245。因?yàn)榭梢詷?gòu)筑由相對于對準(zhǔn)鍵245具有濕法刻蝕選擇率的材料組成的覆蓋層255以覆蓋對準(zhǔn)鍵245，所以覆蓋層255延遲、或者防止對準(zhǔn)鍵245的氧化物層在用于形成單元元件的隨后濕法刻蝕工藝過程中被損耗。因而，可以通過覆蓋層255保持在對準(zhǔn)鍵245和襯底之間的臺(tái)階高度差H2。
根據(jù)示范性實(shí)施例，形成對準(zhǔn)鍵的方法可以保持對準(zhǔn)鍵的臺(tái)階高度差，即使沒有額外的掩模形成工藝過程，因?yàn)楦采w形成在劃線道205中的對準(zhǔn)鍵245的覆蓋層255可以與形成元件形成圖案251以形成芯片區(qū)域201的單元元件同時(shí)形成。
圖3A-3F說明根據(jù)示范性實(shí)施例制造半導(dǎo)體器件的方法。在示范性實(shí)施例中，當(dāng)使用多晶硅層作為該至少一個(gè)形成層在芯片區(qū)域形成柵和電容器的底電極時(shí)，可以在劃線道中同時(shí)形成對準(zhǔn)鍵的覆蓋層。
參照圖3A，半導(dǎo)體襯底300可以包括其中形成單元元件的芯片區(qū)域302和分離芯片區(qū)域302的劃線道305?？梢栽谛酒瑓^(qū)域302的第一區(qū)域301中形成MOS晶體管，可以在芯片區(qū)域302的第二區(qū)域303中形成電容器?？梢酝ㄟ^與圖2A-2D說明的相同的工藝過程刻蝕襯底300，從而在芯片區(qū)域302的第一區(qū)域301中形成第一溝槽311，在芯片區(qū)域302的第二區(qū)域303中形成第二溝槽313，和在劃線道305中形成第三溝槽315。用絕緣層例如USG、O3-TEOS USG、和/或HDP氧化物層填充第一、第二和第三溝槽311、313、和315，可以執(zhí)行CMP工藝等，從而在第一溝槽311和第二溝槽313中分別形成第一隔離層321和第二隔離層323。同時(shí)，可以在第三溝槽315中形成突出對準(zhǔn)鍵325。
參照圖3B，可以在具有第一和第二隔離層321和323和形成于其上的對準(zhǔn)鍵325的襯底上形成第一絕緣層330和多晶硅層340?？梢酝ㄟ^沉積摻雜p型和/或n型雜質(zhì)的多晶硅層，或者通過沉積未摻雜的多晶硅層并經(jīng)離子注入工藝摻雜p型和/或n型雜質(zhì)，來形成多晶硅層340。參照圖3C，可以刻蝕多晶硅層340和第一絕緣層330，從而在第一區(qū)域301中形成具有柵氧化層331的柵341?？梢栽诘诙^(qū)域303中形成電容器的底電極343，覆蓋層345可以由劃線道305中的單晶硅層形成。第一絕緣層圖案333和335可以分別保留在電容器的底電極343和覆蓋層345下面。因而，當(dāng)在芯片區(qū)域302中形成柵電極341和電容器底的電極343時(shí)，可以在劃線道305中同時(shí)形成用于對準(zhǔn)鍵325的覆蓋層345。
圖3中的示范性實(shí)施例說明在芯片區(qū)域302中同時(shí)形成柵電極341和電容器的底電極343，但作為選擇，可以沉積和圖案化多晶硅層，從而在芯片區(qū)域302的第一區(qū)域301中形成柵341，可以沉積和圖案化另一多晶硅層，從而在芯片區(qū)域302的第二區(qū)域303中形成電容器的底電極343?；蛘?，可以在第二區(qū)域303中沉積和圖案化多晶硅層，以便形成電容器的底電極343，可以在第一區(qū)域301中沉積和圖案化多晶硅層，以便形成柵極?？梢栽谛纬蓶诺墓に囘^程和/或形成電容器的底部電極的工藝過程期間形成覆蓋層345，可以在待執(zhí)行的這些工藝過程的第一個(gè)的期間形成覆蓋層345。
示范性實(shí)施例還可以說明形成在芯片區(qū)域202中的一個(gè)晶體管，但是可以形成高壓晶體管、中等電壓晶體管、和/或低電壓晶體管。在芯片區(qū)域中形成隔離層和在劃線道中形成對準(zhǔn)鍵之后，可以在芯片區(qū)域中形成厚的較高電壓晶體管的柵絕緣層、中等電壓晶體管的柵絕緣層、和/或薄的較低電壓晶體管的柵絕緣層。當(dāng)柵絕緣層由氮化物層形成時(shí)，并且同時(shí)形成柵絕緣層和覆蓋層時(shí)，可以在無論從較高電壓、中間電壓、和/或較低電壓晶體管中首先形成哪個(gè)柵氧化層的同時(shí)形成對準(zhǔn)鍵的覆蓋層。
參照圖3D，可以在襯底上沉積第二絕緣層350。第二絕緣層350可以包括氧化物-氮化物-氧化物(ONO)層、氧化鉭層、氧化鋯層、氧化鉿層、BST氧化物層、PZT和/或SBT氧化物層等的至少一個(gè)。參照圖3E，可以圖案化第二絕緣層350，從而在電容器的底電極343上形成電容器的介質(zhì)層353。參照圖3F，可以在襯底上沉積多晶硅層并對其圖案化，從而在電容器的介質(zhì)層353上形成電容器上電極363。當(dāng)首先在形成柵341之前形成電容器的底電極343時(shí)，可以同時(shí)形成柵極341和電容器上電極363。
圖4A-4D說明根據(jù)示范性實(shí)施例制造半導(dǎo)體器件的方法。圖4A-4D，當(dāng)使用多晶硅層和/或ONO層作為至少一個(gè)形成層在芯片區(qū)域中形成柵極、電容器的底電極、和電容器的介質(zhì)層時(shí)，可在劃線道中同時(shí)形成對準(zhǔn)鍵的覆蓋層。
參照圖4A，半導(dǎo)體襯底400可以包括其中將形成單元元件的芯片區(qū)域402、和分離芯片區(qū)域402的劃線道405?？梢栽谛酒瑓^(qū)域402的第一區(qū)域401中形成MOS晶體管，可以在芯片區(qū)域402的第二區(qū)域403中形成電容器。與圖3A中所述的示范性實(shí)施例相同，在芯片區(qū)域402的第一區(qū)域401和第二區(qū)域403中分別形成第一溝槽411和第二溝槽413，并可以在劃線道405中形成第三溝槽415。在用氧化物層例如USG、O3-TEOS USG、和/或HDP氧化物層413填充第一、第二和第三溝槽411、413和415之后，可以執(zhí)行CMP工藝等，從而分別在第一溝槽411、第二溝槽413中形成第一隔離層421和第二隔離層423。同時(shí)，可以在第三溝槽415中形成突出對準(zhǔn)鍵425。
參照圖4B，可以在具有第一和第二隔離層421和423和對準(zhǔn)鍵425的襯底上順序地形成第一絕緣層430、多晶硅層440和第二絕緣層450?？梢酝ㄟ^沉積摻雜p型和/或n型雜質(zhì)的多晶硅層，或者通過沉積未摻雜的多晶硅層并經(jīng)離子注入工藝摻雜p型和/或n型雜質(zhì)形成多晶硅層440。第二絕緣層450可以至少包括氮化物層，例如，氧化物-氮化物-氧化物(ONO)層和/或NO層。
參照圖4C，可以刻蝕多晶硅層440和第一和第二絕緣層430和450，從而在第一區(qū)域401中形成具有柵絕緣層431的柵極441。第二絕緣層圖案451可以留在柵極441上?？梢栽诘诙^(qū)域403中形成電容器的底電極443和電容器的介質(zhì)層453，并且可以在劃線道405中形成覆蓋層445a。覆蓋層455a可以具有包括多晶硅層圖案445和第二絕緣層圖案455的堆疊結(jié)構(gòu)。第一絕緣層圖案433和435可以分別保留在電容器的底電極443和覆蓋層445a下面。因而，當(dāng)在芯片區(qū)域402中形成柵電極441和電容器的底電極443時(shí)，可以在劃線道405中同時(shí)形成用于對準(zhǔn)鍵425的覆蓋層445a。
圖4中的示范性實(shí)施例說明同時(shí)形成在芯片區(qū)域402中的柵電極441和電容器的底電極443，但作為選擇，可以沉積和圖案化第一絕緣層和多晶硅層，以在芯片區(qū)域402的第一區(qū)域401中形成柵極441，可以沉積和圖案化另一多晶硅層和第二絕緣層，以在芯片區(qū)域402的第二區(qū)域403中形成電容器的底電極443和電容器的介質(zhì)層453。作為選擇，可以在第二區(qū)域403中形成電容器的底電極443和電容器的介質(zhì)層453之后，可以在第一區(qū)域401中形成柵極441。當(dāng)形成柵極和/或電容器的底電極和電容器的介質(zhì)層時(shí)可以形成覆蓋層445a，并且可以在形成柵極和/或電容器的底電極和電容器的介質(zhì)層的前面工藝過程中形成覆蓋層445a。
參照圖4D，在襯底上沉積多晶硅層并圖案化之后，可以在電容器的介質(zhì)層453上形成電容器上電極463。
當(dāng)在柵極441之前形成電容器的底電極443時(shí)，可以同時(shí)形成柵極441和電容器上電極463。在圖4A至4D中所示的示范性實(shí)施例中，可以與圖3A至3F所示的示范性實(shí)施例一樣形成芯片區(qū)域402中的較高電壓、中間電壓、和/或較低電壓晶體管。
圖5A-5F說明根據(jù)示范性實(shí)施例制造半導(dǎo)體器件的方法。在圖5中，當(dāng)使用氮化物層作為器件形成層在芯片區(qū)域中形成電容器的介質(zhì)層時(shí)，可以在劃線道中同時(shí)形成對準(zhǔn)鍵的覆蓋層。
參照圖5A，半導(dǎo)體襯底500可以包括其中形成單元元件的芯片區(qū)域502、和分離芯片區(qū)域502的劃線道505?？梢栽谛酒瑓^(qū)域502的第一區(qū)域501中形成MOS晶體管，可以在芯片區(qū)域502的第二區(qū)域503中形成電容器。與圖3A中的示范性實(shí)施例相同，蝕刻襯底500從而在芯片區(qū)域502的第一區(qū)域501和第二區(qū)域503中分別形成第一溝槽511和第二溝槽513，并可以在劃線道505中形成第三溝槽515。在用絕緣層，例如，氧化物層例如USG、O3-TEOS USG、和/或HDP氧化物層填充第一、第二和第三溝槽511、513、和515之后，可以執(zhí)行CMP工藝等，從而在第一溝槽511和第二溝槽513中分別形成第一隔離層521和第二隔離層523。同時(shí)，可以在第三溝槽515中形成突出對準(zhǔn)鍵525。
參照圖5B，可以在具有第一和第二隔離層521和523和對準(zhǔn)鍵525的襯底上形成第一絕緣層530和多晶硅層540?？梢酝ㄟ^沉積摻雜p型和/或n型雜質(zhì)的多晶硅層，或者通過沉積未摻雜的多晶硅層并經(jīng)離子注入工藝摻雜p型和/或n型雜質(zhì)形成多晶硅層540。參照圖5C，可以刻蝕多晶硅層540和絕緣層530，從而在第一區(qū)域501中形成具有柵氧化層531的柵極541?？梢栽诘诙^(qū)域503中形成電容器的底電極543。第一絕緣層圖案533可以留在電容器的底電極543下面。
圖5中的示范性實(shí)施例說明同時(shí)形成在芯片區(qū)域502中的柵電極541和電容器的底電極545，但可以通過沉積和圖案化柵氧化層和多晶硅層在芯片區(qū)域502的第一區(qū)域501中形成柵極541，并且可以通過沉積和圖案化另一多晶硅層在芯片區(qū)域502的第二區(qū)域503中形成電容器的底電極543。作為選擇，可以在第二區(qū)域503中形成電容器的底電極543之后，可以在第一區(qū)域501中形成柵極541。
參照圖5D，可以在襯底上沉積第二絕緣層550。絕緣層550可以至少包括氮化物層，例如，ONO層和/或NO層。參照圖5E，可以圖案化第二絕緣層550，從而在電容器的底電極543上形成電容器的介質(zhì)層553?？梢栽趧澗€道505中同時(shí)形成用于對準(zhǔn)鍵525的覆蓋層555。因而，可以形成至少包括氮化物層的覆蓋層555。參照圖5F，可以在襯底上沉積多晶硅層并對其圖案化，從而在電容器的介質(zhì)層553上形成電容器上電極563。在圖5A至5F所示的示范性實(shí)施例中，可以與圖3A至3F所示的示范性實(shí)施例一樣在芯片區(qū)域中形成較高電壓、中間電壓、和/或較低電壓晶體管。
如上詳細(xì)地描述，根據(jù)示范性實(shí)施例，在劃線區(qū)中形成相對于襯底具有臺(tái)階高度差的對準(zhǔn)鍵之后，并且在芯片區(qū)域中形成元件形成圖案之前，可以形成用于覆蓋對準(zhǔn)鍵的覆蓋層。因此，因?yàn)轭~外的掩模形成工藝不是必需的，所以可以簡化制造，并且覆蓋層在隨后的濕法刻蝕工藝過程中可以保護(hù)對準(zhǔn)鍵，保持對準(zhǔn)鍵的恒定臺(tái)階高度差，可以提高對準(zhǔn)。
上文說明了示范性實(shí)施例并不認(rèn)為是對其限制。在參照附圖所示的示范性實(shí)施例具體顯示和描述示范性實(shí)施例的同時(shí)，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解在不脫離權(quán)利要求的情況下可以進(jìn)行方式和細(xì)節(jié)上的各種變化。
權(quán)利要求
1.一種形成半導(dǎo)體器件的對準(zhǔn)鍵的方法，包括在半導(dǎo)體襯底的芯片區(qū)域中形成限定有源區(qū)的隔離層，并且在劃線道中形成相對于所述半導(dǎo)體襯底的表面具有臺(tái)階高度差的對準(zhǔn)鍵；在所述襯底上形成用于形成元件的至少一個(gè)形成層，或者在至少一個(gè)形成層上形成；和轉(zhuǎn)換所述至少一個(gè)形成層以在所述芯片區(qū)域中的半導(dǎo)體襯底上形成元件形成圖案，并在所述劃線道中的半導(dǎo)體襯底上形成覆蓋所述對準(zhǔn)鍵的覆蓋層。
2.權(quán)利要求1的方法，其中所述至少一個(gè)形成層和覆蓋層由相對于所述對準(zhǔn)鍵具有刻蝕選擇率的材料組成。
3.權(quán)利要求1的方法，其中所述對準(zhǔn)鍵包括氧化物層，所述覆蓋層包括至少一個(gè)形成層、或者還包括至少一個(gè)形成層的堆疊層。
4.權(quán)利要求1的方法，其中所述至少一個(gè)形成層包括用于形成半導(dǎo)體器件的柵絕緣層或者柵電極的材料。
5.權(quán)利要求4的方法，其中所述柵電極包括柵氧化層或者柵絕緣層。
6.權(quán)利要求1的方法，其中所述至少一個(gè)形成層包括用于形成所述半導(dǎo)體器件的電容器的底電極的材料。
7.權(quán)利要求1的方法，其中所述至少一個(gè)形成層包括用于形成半導(dǎo)體器件的電容器的介質(zhì)層的材料。
8.權(quán)利要求1的方法，其中所述至少一個(gè)形成層包括堆疊結(jié)構(gòu)，該堆疊結(jié)構(gòu)還包括用于形成半導(dǎo)體器件的電容器的底電極的材料和用于形成半導(dǎo)體器件的電容電介質(zhì)層的材料。
9.權(quán)利要求1的方法，其中所述隔離層和所述對準(zhǔn)鍵的形成包括在所述襯底上形成襯墊氧化物層和硬掩模層，以便暴露在所述襯底上其中形成所述隔離層和所述對準(zhǔn)鍵的部分；刻蝕所述襯底的暴露部分以在所述芯片區(qū)域中形成第一溝槽和在所述劃線道中形成第二溝槽；和在所述第一溝槽中形成所述隔離層，在所述第二溝槽中形成所述對準(zhǔn)鍵。
10.權(quán)利要求9的方法，其中所述硬掩模層具有大約500至大約3000的厚度。
11.權(quán)利要求1的方法，其中所述對準(zhǔn)鍵的臺(tái)階高度差是大約50至大約2000。
12.權(quán)利要求1的方法，其中轉(zhuǎn)換所述至少一個(gè)形成層包括圖案化所述至少一個(gè)形成層。
13.權(quán)利要求1的方法，其中轉(zhuǎn)換所述至少一個(gè)形成層包括刻蝕所述至少一個(gè)形成層。
14.權(quán)利要求1的方法，還包括在電容器的底電極上形成電容器的介質(zhì)層；和在電容器的介質(zhì)層上形成電容器上電極。
15.權(quán)利要求1的方法，還包括在電容器的介質(zhì)層上形成電容器上電極。
16.權(quán)利要求1的方法，其中所述至少一個(gè)形成層是至少一個(gè)絕緣層。
17.權(quán)利要求16的方法，其中所述至少一個(gè)絕緣層是氮化物層。
18.權(quán)利要求1的方法，其中所述至少一個(gè)形成層是導(dǎo)電層。
19.權(quán)利要求18的方法，其中所述導(dǎo)電層是多晶硅層。
全文摘要
本發(fā)明提供了一種不需要額外的掩模形成工藝過程而在半導(dǎo)體器件中形成具有覆蓋層的對準(zhǔn)鍵的方法。形成對準(zhǔn)鍵的方法可以包括在半導(dǎo)體襯底的芯片區(qū)域中形成限定有源區(qū)的隔離層，和在劃線道中形成相對于半導(dǎo)體襯底的表面具有臺(tái)階高度差的對準(zhǔn)鍵。在襯底上形成用于形成元件的至少一個(gè)形成層，并將其圖案化，以在芯片區(qū)域中的半導(dǎo)體襯底上形成元件形成圖案，和在劃線道中的半導(dǎo)體襯底上形成覆蓋對準(zhǔn)鍵的覆蓋層。
文檔編號H01L21/762GK1941281SQ20061014318
公開日2007年4月4日 申請日期2006年9月26日 優(yōu)先權(quán)日2005年9月26日
發(fā)明者金明壽 申請人:三星電子株式會(huì)社