專利名稱：半導(dǎo)體集成電路及其封裝導(dǎo)線架的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于半導(dǎo)體封裝的導(dǎo)線架，特別涉及用于高頻元件的半導(dǎo)體集成電路及其封裝導(dǎo)線架。
背景技術(shù)：
將半導(dǎo)體芯片封入絕緣材質(zhì)封裝體中，以保護其不受惡劣環(huán)境的侵襲，并通過一金屬材質(zhì)的導(dǎo)線架，使上述半導(dǎo)體芯片與一印刷電路板達成電性連接。傳統(tǒng)導(dǎo)線架式的半導(dǎo)體集成電路具有位于中央的一芯片墊，用以承載上述半導(dǎo)體芯片；位于封裝體內(nèi)周邊部位的多個引腳；多條焊線，用以電性連接上述半導(dǎo)體芯片與上述引腳；以及一封裝絕緣體例如為環(huán)氧樹脂(EPOXY)，用以將上述元件封入封裝體結(jié)構(gòu)內(nèi)。
在大部分的半導(dǎo)體封裝體架構(gòu)中，上述引腳的一部分位于封裝體的內(nèi)部(例如完全為封裝膠體所圍繞)，稱為內(nèi)引腳(inner Lead)，上述引腳的另一部分則通常由封裝體的本體向外伸展，稱為外引腳(outer Lead)，用以將半導(dǎo)體芯片連接至印刷電路板。
在電子工業(yè)中的需求之一，是不斷地促使半導(dǎo)體芯片的發(fā)展朝向提升處理速度、與提高內(nèi)含元件的積集度。為了適應(yīng)半導(dǎo)體芯片的上述發(fā)展，半導(dǎo)體集成電路的引腳數(shù)量必須大幅度地增加。并且為了避免因為引腳數(shù)量的增加而造成半導(dǎo)體集成電路體積變大的問題，常見的作法之一是縮減各引腳間的間隙，以期能增加引腳數(shù)量卻不使體積變大。然而，引腳間的間隙的縮減會增加引腳間的電容值，并增加自感與互感的程度。此電感會增加信號的反射而對傳輸?shù)男盘栙|(zhì)量造成不良影響，即是造成阻抗不匹配(impedancemismatch)的現(xiàn)象。
特別是應(yīng)用于高頻環(huán)境的半導(dǎo)體芯片中，半導(dǎo)體封裝的質(zhì)量對整體電路性能的表現(xiàn)有著顯著的影響，其中芯片與印刷電路板之間的內(nèi)聯(lián)機(包含引腳、焊線等等)的電感是造成性能下降主要的因素之一。因此，當上述電路的操作頻率增加時，即產(chǎn)生使用阻抗不匹配程度較低的半導(dǎo)體集成電路的需求。
如圖2A～2B所示，傳統(tǒng)上為了制造上的便利與降低制造成本，導(dǎo)線架中引腳的延伸路徑或引腳的分布，實質(zhì)上為對稱，但遵循此一方式會對阻抗匹配造成不良影響。

發(fā)明內(nèi)容
有鑒于現(xiàn)有技術(shù)中存在的問題，本發(fā)明的目的之一是提供一種用于半導(dǎo)體封裝的導(dǎo)線架，對于阻抗匹配的設(shè)計方面提供可彈性調(diào)整的空間，而能夠改善使用所述導(dǎo)線架所制造的電子產(chǎn)品的性能。
本發(fā)明提供一種用于半導(dǎo)體封裝的導(dǎo)線架，包含一芯片墊；一邊框(side rail)，圍繞上述芯片墊；一聯(lián)結(jié)桿(tie bar)，連接上述芯片墊與上述邊框；以及多個引腳(lead)，從上述邊框向上述芯片墊延伸；其中所述多個引腳的至少一個第一引腳具有相對于一預(yù)定中心線的一第二引腳，所述第一引腳與第二引腳實質(zhì)上彼此不對稱。
所述第一引腳與所述第二引腳具有實質(zhì)上相異的長度。
所述第一引腳與所述第二引腳具有實質(zhì)上相異的寬度。
所述第一引腳與第二引腳相對于所述預(yù)定中心線具有不對稱的延伸路徑。
所述第一引腳與第二引腳是用于阻抗匹配。
本發(fā)明的另一目的在于提供一種半導(dǎo)體集成電路，對于阻抗匹配的設(shè)計方面提供可彈性調(diào)整的空間，而能夠改善所述半導(dǎo)體集成電路產(chǎn)品的性能。
本發(fā)明還提供一種半導(dǎo)體集成電路包含
一半導(dǎo)體芯片，一導(dǎo)線架，以及多條焊線；所述半導(dǎo)體芯片包含多個導(dǎo)電墊片；所述導(dǎo)線架包含一芯片墊，用以承載所述半導(dǎo)體芯片；一邊框(side rail)，圍繞所述芯片墊；一聯(lián)結(jié)桿(tie bar)，連接所述芯片墊與所述邊框；以及多個引腳(lead)，從所述邊框向芯片墊延伸；其中所述多個引腳的至少一個第一引腳具有相對于一預(yù)定中心線的一第二引腳，所述第一引腳與第二引腳實質(zhì)上彼此不對稱；以及所述多條焊線用以電性連接所述導(dǎo)電墊片及所述引腳。
所述第一引腳與第二引腳具有實質(zhì)上相異的長度。
所述第一引腳與第二引腳具有實質(zhì)上相異的寬度。
所述第一引腳與第二引腳相對于所述預(yù)定中心線具有不對稱的延伸路徑。
所述第一引腳與第二引腳用于阻抗匹配。
通過本發(fā)明，采用非對稱的引腳延伸路徑或引腳分布，對所制造的產(chǎn)品提供有效的阻抗匹配。


圖1A～1E為一系列的俯視圖，顯示本發(fā)明較佳實施例的用于半導(dǎo)體封裝的導(dǎo)線架；圖2A、2B為一俯視圖及一局部放大圖，顯示傳統(tǒng)對稱的導(dǎo)線架；圖3A、3B為一俯視圖及一局部放大圖，顯示本發(fā)明的第一實驗組；圖4A、4B為一俯視圖及一局部放大圖，顯示本發(fā)明的第二實驗組。
主要元件符號說明10芯片墊 21聯(lián)結(jié)桿22聯(lián)結(jié)桿 23聯(lián)結(jié)桿
24聯(lián)結(jié)桿 30邊框50中央線141a引腳 141b引腳141c引腳 141d引腳141e引腳 142引腳142c引腳 142d引腳143引腳 144引腳145引腳 146引腳241引腳 242引腳245引腳 1145引腳1146引腳 1148引腳1149引腳 2010芯片墊2021聯(lián)結(jié)桿2022聯(lián)結(jié)桿2023聯(lián)結(jié)桿2024聯(lián)結(jié)桿2100半導(dǎo)體芯片2200焊線具體實施方式
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合所附圖式，作詳細說明如下圖1A～1E為一系列的俯視圖，顯示本發(fā)明較佳實施例的用于半導(dǎo)體封裝的導(dǎo)線架。請參考圖1A～1E，本發(fā)明的導(dǎo)線架具有一芯片墊10、一邊框(siderail)30、聯(lián)結(jié)桿(tie bar)21～24、與多個引腳141～146、241、242、245、341。邊框30圍繞芯片墊10，聯(lián)結(jié)桿21～24連接芯片墊10與邊框30，上述引腳從邊框30延伸向芯片墊10，到達鄰近芯片墊10之處。在某些情況中，邊框30會在后續(xù)半導(dǎo)體封裝工藝的裁切或分離步驟中移除。
通過本發(fā)明可對一電子元件的阻抗作變化，例如可通過下列手段控制阻抗值改變引腳長度、改變引腳間的間距(pitch)、改變引腳間的間隙(spacing)、及/或改變引腳的寬度。因此為了個別地調(diào)整引腳的阻抗，本發(fā)明提供非對稱的導(dǎo)線架結(jié)構(gòu)。
在圖1A～1E中，每個引腳具有相對于一預(yù)定的中心線而位于所述中心線相反側(cè)的對應(yīng)引腳。在本實施例中，一例示的中心線50繪示于圖1A～1E。例如在圖1A～1E中，引腳241分別對應(yīng)于各圖所示的引腳141a～141e，而引腳245則對應(yīng)于引腳145。在本實施例中，本發(fā)明的導(dǎo)線架具有一對彼此對應(yīng)的引腳，其包含一引腳及其對應(yīng)引腳，但是二者彼此不對稱。具體而言，上述不對稱的設(shè)計用于阻抗匹配。例如相對于中心線50，引腳241的對應(yīng)引腳分別是引腳141a～141e(分別繪示于圖1A～1E)，且引腳241分別不對稱于其對應(yīng)引腳141a～141e。圖1A～1E分別例示用于非對稱的導(dǎo)線架結(jié)構(gòu)的各種非對稱的引腳形式。
在某些情況中，一特定引腳的對應(yīng)引腳會因所選擇的中心線(例如本實施例的中心線50)的不同而有所改變。例如在圖1A中，相對于中心線50，引腳141a與引腳241對應(yīng)；而相對于另一穿越引腳143與144之間的間隙的中心線(未繪示)，引腳141a則與引腳146對應(yīng)；另外，相對于穿越聯(lián)結(jié)桿21且與其對準的中心線(未繪示)，引腳141a則與引腳341對應(yīng)。在本實施例后續(xù)的討論中，以中心線50作為例示的中心線。
請參考圖1A～1E，相對于中心線50，引腳141a～141e分別與引腳241在引腳外觀或其延伸路徑方面，呈現(xiàn)不對稱的狀態(tài)。一對相對于一中心線為對應(yīng)、但不對稱的引腳，是指其具有互異的形狀、尺寸、或個別與導(dǎo)線架其它部件的對應(yīng)關(guān)系。
在圖1A中，引腳141a與241具有不同的長度，故為一對不對稱的對應(yīng)引腳。因此，比較對應(yīng)的引腳141a與241，二者在長度上的不同會使其具有不同的電阻值，故可通過引腳長度的調(diào)整來達成所需要的阻抗匹配。
在圖1B中，引腳141b與241具有相同的寬度，然而引腳141b與其相鄰引腳例如引腳142的間隙S1，大于引腳241與其相鄰引腳例如引腳242的間隙S2。另外，引腳141b與其相鄰引腳例如引腳142的間距P1，大于引腳241與其相鄰引腳例如引腳242的間距P2。因此，引腳141b與241為一對不對稱的對應(yīng)引腳。故比較對應(yīng)的引腳141b與241，引腳間隙的變化會使引腳間的電感/電容值發(fā)生變化，而可通過引腳間隙的調(diào)整來達成所需要的阻抗匹配。
在圖1C中，引腳141c與引腳142c的寬度分別與對應(yīng)的引腳241與242的寬度不同。另外，引腳141c與其相鄰引腳例如引腳142c的間隙S1，小于引腳241與其相鄰引腳例如引腳242的間隙S2。因此，引腳141c與241為一對不對稱的對應(yīng)引腳，引腳142c與242也為一對不對稱的對應(yīng)引腳。故比較對應(yīng)的引腳141c與241、或是對應(yīng)的引腳142c與242，引腳寬度的變化會使對應(yīng)的二個引腳具有不同的電阻值，而可通過引腳寬度的調(diào)整來達成所需要的阻抗匹配。
在圖1D中，引腳141d與其相鄰引腳例如引腳142d的間距P1，大于引腳241與其相鄰引腳例如引腳242的間距P2。因此，引腳141d與241為一對不對稱的對應(yīng)引腳。故比較對應(yīng)的引腳141d與241，引腳間距的變化會使引腳間的電感/電容值發(fā)生變化，而可通過引腳間距的調(diào)整來達成所需要的阻抗匹配。
在圖1E中，引腳141e與其相鄰引腳例如引腳142的間距P1，小于引腳241與其相鄰引腳例如引腳242的間距P2。因此，引腳141e與241為一對不對稱的對應(yīng)引腳。故比較對應(yīng)的引腳141e與241，引腳間距的變化會使引腳間的電感/電容值發(fā)生變化，而可通過引腳間距的調(diào)整來達成所需要的阻抗匹配。
接下來，一傳統(tǒng)的對稱導(dǎo)線架繪示于圖2A、2B中，作為對照組；而二組本發(fā)明的實施例則分別繪示于圖3A、3B與圖4A、4B中，用以表示本發(fā)明的功效。
圖2A顯示一傳統(tǒng)的半導(dǎo)體集成電路，其包含一傳統(tǒng)的對稱導(dǎo)線架、一半導(dǎo)體芯片2100、多條焊線2200、與一封裝絕緣體(未繪示)，其中半導(dǎo)體芯片2100包含多個導(dǎo)電墊片(electrode pad，未繪示)黏著于上述導(dǎo)線架的芯片墊2010上，焊線2200電性連接所述導(dǎo)電墊片與上述導(dǎo)線架的引腳，半導(dǎo)體芯片2100、上述導(dǎo)線架、與焊線2200則封入上述封裝絕緣體中。上述導(dǎo)線架包含一芯片墊2010、四個聯(lián)結(jié)桿2021～2024、與多個引腳，其中聯(lián)結(jié)桿2021～2024用以支撐芯片墊2010。上述導(dǎo)線架的邊框則已在半導(dǎo)體封裝工藝的裁切或分離步驟中移除。上述導(dǎo)線架的引腳的延伸路徑與外觀等各方面呈現(xiàn)實質(zhì)上對稱的狀態(tài)。
圖2B顯示圖2A中例示的引腳1145、1146、1148、與1149的放大圖。例如傳輸頻率約750MHz的電子信號的情況下，在引腳1145、1146間所構(gòu)成的差動阻抗(differential impedance)值約為68歐姆；相同地，在引腳1148、1149間所構(gòu)成的差動阻抗值約為68歐姆；另外引腳1145、1146、1148、與1149的單端阻抗(single-ended impedance)約為50歐姆。然而在某些情況中，某些引腳對的差動阻抗需要80～120歐姆、較佳為100歐姆；或是某些引腳的單端阻抗需要40～60歐姆、較佳為50歐姆。因此，使用上述傳統(tǒng)的導(dǎo)線架無法符合所需要的阻抗值。
圖3A顯示本發(fā)明另一實施例的半導(dǎo)體集成電路的俯視圖，將其與繪示于圖2A的半導(dǎo)體集成電路比較，引腳1145、1146、1148、與1149的長度減少了D。在本實施例中，D值約為60mil.。
圖3B顯示圖3A中已縮短的引腳1145、1146、1148、與1149的放大圖。例如傳輸頻率約750MHz的電子信號的情況下，在引腳1145、1146間所構(gòu)成的差動阻抗(differential impedance)值約為84歐姆，而符合上述阻抗值的需求；相同地，在引腳1148、1149所構(gòu)成的差動阻抗值約為84歐姆，也符合上述阻抗值的需求；另外引腳1145、1146、1148、與1149的單端阻抗約為58歐姆。此一實施例的半導(dǎo)體集成電路受惠于其使用本發(fā)明的導(dǎo)線架結(jié)構(gòu)，其可達成某些既定的引腳對于阻抗值的需求，而滿足阻抗匹配所需的阻抗值。
圖4A顯示本發(fā)明另一實施例的半導(dǎo)體集成電路的俯視圖，將其與繪示于圖2A的半導(dǎo)體集成電路比較，將引腳1145與1146之間的間隙、以及引腳1148與1149之間的間隙加寬。
圖4B顯示圖4A中的引腳1145、1146、1148、與1149的放大圖。例如傳輸頻率約750MHz的電子信號的情況下，在引腳1145、1146間所構(gòu)成的差動阻抗(differential impedance)值約為108歐姆，而符合上述阻抗值的需求；相同地，在引腳1148、1149間所構(gòu)成的差動阻抗值約為108歐姆，亦符合上述阻抗值的需求；另外引腳1145、1146、1148、與1149的單端阻抗約為62歐姆。本實施例的半導(dǎo)體集成電路受惠于其使用本發(fā)明的導(dǎo)線架結(jié)構(gòu)，其可達成某些既定的引腳對于阻抗值的需求，滿足阻抗匹配所需的阻抗值。
綜上所述，本發(fā)明通過發(fā)展出非對稱的引腳延伸路徑或引腳分布，而能對所制造的產(chǎn)品提供有效的阻抗匹配。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視后附的申請專利范圍所界定者為準。
權(quán)利要求
1.一種用于半導(dǎo)體封裝的導(dǎo)線架，其特征在于，包含一芯片墊；一邊框，圍繞所述芯片墊；一聯(lián)結(jié)桿，連接所述芯片墊與邊框；以及多個引腳，從所述邊框向芯片墊延伸；其中所述多個引腳的至少一個第一引腳具有相對于一預(yù)定中心線的一第二引腳，所述第一引腳與所述第二引腳實質(zhì)上彼此不對稱。
2.如權(quán)利要求1所述的用于半導(dǎo)體封裝的導(dǎo)線架，其特征在于，所述第一引腳與所述第二引腳具有實質(zhì)上相異的長度。
3.如權(quán)利要求1所述的用于半導(dǎo)體封裝的導(dǎo)線架，其特征在于，所述第一引腳與所述第二引腳具有實質(zhì)上相異的寬度。
4.如權(quán)利要求1所述的用于半導(dǎo)體封裝的導(dǎo)線架，其特征在于，所述第一引腳與第二引腳相對于所述預(yù)定中心線具有不對稱的延伸路徑。
5.如權(quán)利要求1所述的用于半導(dǎo)體封裝的導(dǎo)線架，其特征在于，所述第一引腳與第二引腳是用于阻抗匹配。
6.一種半導(dǎo)體集成電路，其特征在于，包含一半導(dǎo)體芯片、一導(dǎo)線架、以及多條焊線；其中，一半導(dǎo)體芯片，包含多個導(dǎo)電墊片；一用于半導(dǎo)體封裝的導(dǎo)線架，該導(dǎo)線架包含一芯片墊，用以承載所述半導(dǎo)體芯片；一邊框，圍繞所述芯片墊；一聯(lián)結(jié)桿，連接所述芯片墊與邊框；以及多個引腳，從所述邊框向所述芯片墊延伸；其中所述多個引腳的至少一個第一引腳具有相對于一預(yù)定中心線的一第二引腳，所述第一引腳與第二引腳實質(zhì)上彼此不對稱；以及多條焊線，用以電性連接所述導(dǎo)電墊片及所述引腳。
7.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于，所述第一引腳與第二引腳具有實質(zhì)上相異的長度。
8.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于，所述第一引腳與第二引腳具有實質(zhì)上相異的寬度。
9.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于，所述第一引腳與第二引腳相對于所述預(yù)定中心線具有不對稱的延伸路徑。
10.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于，所述第一引腳與第二引腳用于阻抗匹配。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路及其封裝導(dǎo)線架。該導(dǎo)線架包含一芯片墊；一邊框(side rail)圍繞上述芯片墊；一聯(lián)結(jié)桿(tie bar)連接上述芯片墊與上述邊框；以及多個引腳(lead)，從上述邊框延伸向上述芯片墊；其中所述多個引腳的至少一個第一引腳具有相對于一預(yù)定中心線的一第二引腳，所述第一引腳與所述第二引腳系實質(zhì)上彼此不對稱。通過本發(fā)明，采用非對稱的引腳延伸路徑或引腳分布，對所制造的產(chǎn)品提供有效的阻抗匹配。
文檔編號H01L23/50GK1959975SQ20061014278
公開日2007年5月9日 申請日期2006年10月31日 優(yōu)先權(quán)日2005年10月31日
發(fā)明者鄭道 申請人:聯(lián)發(fā)科技股份有限公司