專利名稱：高壓應力薄膜與應變硅金屬氧化物半導體晶體管及其制法的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種制作高壓應力薄膜的方法、應變石圭金屬氧化物半導體晶 體管及其制造方法，尤指一種在應變硅金屬氧化物半導體晶體管上形成高壓 應力薄膜的方法。
背景技術(shù)：
隨著半導體制造技術(shù)越來越精密，集成電路也發(fā)生重大的變革，使得電 腦的運算性能和存儲容量突飛猛進，并帶動周邊產(chǎn)業(yè)迅速發(fā)展。而半導體產(chǎn)業(yè)也如同摩爾定律所預測的，以每18個月增加一倍晶體管數(shù)目在集成電路 上的速度發(fā)展著，同時半導體制造工藝也已經(jīng)從1999年的0.18微米、2001 年的0.13微米、2003年的卯納米(0.09微米)，進入到2005年65納米(0.065 微米工藝等級)。而隨著半導體工藝等級進入深次微米時代，在半導體制造工藝中如何利 用高應力薄膜來提高金屬氧化物半導體(MOS)晶體管的驅(qū)動電流(drive current)已逐漸成為熱門課題。目前利用高應力薄膜來提高金屬氧化物半導體 晶體管的驅(qū)動電流可概括為兩方面其一應用在鎳化硅等金屬硅化物形成前 的多晶硅應力層(poly stressor);另一方面則應用在鎳化硅等金屬珪化物形成 后的4妻觸洞蝕刻4f止層(contact etch stop layer, CESL)。一般而言，多晶硅應力層的制造工藝可容忍較高的熱效應(thermal budget),例如大于1000°C。然而，在接觸洞蝕刻停止層(CESL)的制造工藝 上由于需考慮形成鎳化硅時不能忍受較高熱效應的緣故，因此必須限制工藝 溫度小于430°C。所以現(xiàn)有技術(shù)在制作接觸洞蝕刻停止層(CESL)的高應力薄 膜時， 一般會先沉積由氮化硅(SiN)所組成的薄膜，然后再通過此薄膜來提高 金屬氧化物半導體晶體管的驅(qū)動電流。請參考圖1至圖3，圖1至圖3為現(xiàn)有制作高壓應力薄膜于PMOS晶體 管表面的方法示意圖。如圖l所示，首先提供半導體基底10，例如硅基底， 且半導體基底IO上包括柵極結(jié)構(gòu)12。其中，柵極結(jié)構(gòu)12還包括柵極氧化層6
(gate oxide)14、爿f立于柵4及氧4b層14上的棚4及16、 4立于棚-+及16頂表面的覆蓋 層(cap layer)18及氧化物-氮化物-氧化物偏位側(cè)壁子(ONO offset spacer)20。 一般而言，柵極氧化層14由二氧化硅(silicon dioxide, Si02)所構(gòu)成，柵極16 由摻雜多晶硅(doped polysilicon)所構(gòu)成，而覆蓋層18則由氮化硅層所組成， 用以保護柵極16。此外，柵極結(jié)構(gòu)12所在的有源區(qū)域(activearea)外圍的半 導體基底10內(nèi)另環(huán)繞有淺溝隔離(STI)22。
如圖2所示，隨后進行離子注入(ion implantation)工藝，以在側(cè)壁子20 周圍的半導體基底10內(nèi)形成源極/漏極區(qū)域26。接著于半導體基底10與柵 極結(jié)構(gòu)12表面濺射金屬層(圖未示)，例如鎳金屬層。然后進行快速升溫退火 (rapid thermal annealing, RTA)工藝，使該金屬層與柵極16及源極/漏極區(qū)域 26接觸的部分反應成硅化金屬層。最后再去除未反應的金屬層。
如圖3所示，接著通入硅曱烷(silane, SiH4)與氨氣(ammonia，NH3),并進 4亍等離子增強化學氣相沉積(plasma enhanced chemical vapor deposition, PECVD)工藝，以形成高壓應力薄膜(high compressive stress film)28覆蓋于柵 極結(jié)構(gòu)12與源極/漏極區(qū)域26表面。然后通過高壓應力薄膜28來壓縮柵極 16下方，即通道區(qū)(channd region)的半導體基底10的晶格排列，進而提高 通道區(qū)的電穴遷移率及應變硅(strained silicon)PMOS晶體管的驅(qū)動電流 (drive current)。
一般而言，現(xiàn)有技術(shù)利用調(diào)整制造機器的高、低頻無線電波的功率以及 提高硅曱烷與氨氣比例的方式來制作出高品質(zhì)的高壓應力薄膜。然而，現(xiàn)有 在400 。C下的等離子增強化學氣相沉積工藝中最高僅能制作出具有-1.6GPa 應力的初鍍(as-deposite)薄膜。由于壓縮應力的不足，此薄膜將會嚴重影響后 續(xù)薄膜所產(chǎn)生的應力以及金屬氧化物半導體晶體管的驅(qū)動電流。因此如何有 效提高高壓應力薄膜的應力(stress)即為目前本領(lǐng)域重要技術(shù)能力的指標。
發(fā)明內(nèi)容
因此本發(fā)明的主要目的是提供一種制作高壓應力薄膜的方法、應變硅金 屬氧化物半導體晶體管及其制造方法，以解決現(xiàn)有無法有效提高高壓應力薄 膜應力的問題。
才艮據(jù)本發(fā)明，揭示一種制作應變硅金屬氧化物半導體晶體管的方法。首 先提供半導體基底，并在該半導體基底上形成柵極、至少一個側(cè)壁子和源極
/漏+及區(qū)i或。然后通入前馬區(qū)物(precursor),再通入石圭曱烷(silane)及氨氣 (ammonia),并使該前驅(qū)物與硅曱烷及氨氣反應，以形成高壓應力薄膜(high compressive film)于該柵極與該源極/漏極區(qū)域表面。
根據(jù)本發(fā)明，還提供一種制作高壓應力薄膜的方法，其利用前驅(qū)物與硅 甲烷及氨氣反應，以形成包括Si-R鍵的高壓應力薄膜。
根據(jù)本發(fā)明，還提供一種制作高壓應力薄膜的方法，其利用前驅(qū)物與硅 曱烷及氨氣反應，以形成包括Si-O-R鍵的高壓應力薄膜。
根據(jù)本發(fā)明，還提供一種應變硅金屬氧化物半導體晶體管，包括
半導體基底；
柵極設(shè)在該半導體基底上； 至少一個側(cè)壁子設(shè)在該柵極的側(cè)壁上； 源極/漏極區(qū)域，設(shè)在該半導體基底中；
多個硅化金屬層，分別設(shè)在該柵極頂部與該源極/漏極區(qū)域表面之上；以
及
高壓應力薄膜，設(shè)置在該柵極、該側(cè)壁子和該源極/漏極區(qū)域表面，且該 高壓應力薄膜包括Si-R鍵。
根據(jù)本發(fā)明，還提供一種應變硅金屬氧化物半導體晶體管，包括 半導體基底；
柵極設(shè)在該半導體基底上； 至少一個側(cè)壁子設(shè)在該柵極的側(cè)壁上； 源極/漏極區(qū)域，設(shè)在該半導體基底中；
多個硅化金屬層，分別設(shè)在該柵極頂部與該源極/漏極區(qū)域表面之上；以
及
高壓應力薄膜，設(shè)置在該柵極、該側(cè)壁子和該源極/漏極區(qū)域表面，且該 高壓應力薄膜包括Si-O-R鍵。
本發(fā)明是在利用硅曱烷與氨氣形成氮化硅薄膜前先通入由四甲基硅烷、 醚類、醛類或羧酸類所組成的前驅(qū)物，然后使該前驅(qū)物與硅曱烷及氨氣反應 而產(chǎn)生如Si-R鍵與/或Si-O-R鍵等雜質(zhì)鍵結(jié)，進而通過這些鍵結(jié)來大幅提高 高壓應力薄膜的應力。因此，本發(fā)明方法除了可應用于一般多晶硅應力層 (poly stressor)的制作，又可應用于接觸洞蝕刻停止層以及雙接觸洞蝕刻停止 層的制作，以有效改善應變硅金屬氧化物半導體晶體管的成品率與效能。
圖1至圖3為現(xiàn)有制作高壓應力薄膜于PMOS晶體管表面的方法示意圖。
圖4至圖6為本發(fā)明制作高壓應力薄膜于PMOS晶體管表面的方法示意圖。
圖7為本發(fā)明的高壓應力薄膜的傅立葉轉(zhuǎn)換紅外光鐠(FTIR)示意圖。 圖8為本發(fā)明的高壓應力薄膜與現(xiàn)有高壓應力薄膜的應力與PMOS離子 增益百分比的比較圖。
圖9為本發(fā)明的高壓應力薄膜與PMOS離子增益的關(guān)系示意圖。
圖10至圖12為本發(fā)明另一實施例制作接觸洞蝕刻停止層的方法示意圖。
圖13至圖18為本發(fā)明另一實施例制作雙接觸洞蝕刻停止層的方法示意圖。
簡單符號說明
10半導體基底12柵極結(jié)構(gòu)
14柵極氧化層16柵極
1820側(cè)壁子
22淺溝隔離26源極/漏極區(qū)域
28高壓應力薄膜60半導體基底
62淺溝隔離63柵極結(jié)構(gòu)
64柵極氧化層66柵極
6870側(cè)壁子
74源極/漏極區(qū)域76高壓應力薄膜
80半導體基底82柵極介電層
84柵極86柵極結(jié)構(gòu)
87襯墊層88側(cè)壁子
90輕摻雜漏極結(jié)構(gòu)92源極/漏極區(qū)域
94金屬層96硅化金屬層
98接觸洞蝕刻〗亭止層100半導體基底
102NMOS晶體管區(qū)104PMOS晶體管區(qū)
106淺溝隔離108NMOS柵極
110PMOS柵極112襯墊層
114柵極介電層115硅化金屬層
116源極/漏極區(qū)城117源極/漏極區(qū)域
118輕摻雜漏極119輕摻雜漏極
120高張應力薄膜122圖案的光致抗蝕劑層
124高壓應力薄膜126圖案的光致抗蝕劑層
128層間介電層130接觸洞
具體實施例方式
請參照圖4至圖6，圖4至圖6為本發(fā)明制作高壓應力薄膜于PMOS晶 體管表面的方法示意圖。如圖4所示，首先提供半導體基底60，例如硅晶片 (wafer)或硅覆絕緣(SOI)基底，且半導體基底60上包括柵極結(jié)構(gòu)63。其中， 柵極結(jié)構(gòu)63包括柵極介電層64、位于柵極介電層64上的槺極66、位于柵 極66頂表面的覆蓋層68及氧化物-氮化物-氧化物偏位側(cè)壁子(ONO offset spacer)70。 一般而言，柵極介電層64可為利用熱氧化或沉積等工藝所形成 的氧化硅或氮硅化合物等絕緣物質(zhì)所構(gòu)成，而覆蓋層68則可由用以保護柵 極66的氮化硅層所組成。此外，柵極結(jié)構(gòu)63所在的有源區(qū)域(AA)夕卜圍的半 導體基底60內(nèi)另環(huán)繞淺溝隔離(STI)62,用來使此PMOS晶體管與其他元件 相隔離。
如圖5所示，接著進行離子注入(ion implantation)工藝，以在柵極結(jié)構(gòu) 63周圍的半導體基底60中形成源極/漏極區(qū)域74。緊接著進行快速升溫退火 (rapid thermal annealing)工藝，利用900至1050°C的高溫來活化源極/漏極區(qū) 域74內(nèi)的摻雜質(zhì)，并同時修補在各離子注入工藝中受損的半導體基底60表 面的晶格結(jié)構(gòu)。此外，也可視產(chǎn)品需求及功能性考慮，另在源極/漏極區(qū)域 74與柵極結(jié)構(gòu)63之間分別形成輕摻雜漏極(LDD)或源極/漏極延伸 (source/drain extension),或者于源極/漏極區(qū)域74與柵極結(jié)構(gòu)63表面再形成 自行對準金屬硅化物(salicide),此皆為本領(lǐng)域的普通技術(shù)人員所熟知，在此 不多加贅述。
然后如圖6所示，進行等離子增強化學氣相沉積(plasma enhanced chemical vapor deposition, PECVD)工藝，以于柵極結(jié)構(gòu)63與源極/漏極區(qū)域
74表面形成高壓應力薄膜76。在本發(fā)明的優(yōu)選實施例中，此PECVD是先將 半導體基底60置于沉積反應室中，接著通入由四曱基硅烷 (tetra-methyl-silane)、醚類(ether)、醛類(aldehyde)或羧酸類(carboxylic acid)等 組成當作前驅(qū)物(precursor)，隨后再通入硅甲烷(silane)及氨氣(ammonia)等主 成分進行等離子增強化學氣相沉積，以于柵極結(jié)構(gòu)63與源極/漏極區(qū)域74 表面形成高壓應力薄膜76。其中，前驅(qū)物的流量介于30至3000克，該硅曱 烷的流量介于30每分鐘標準毫升(standard cubic centimeter per minute, sccm) 至3000sccm,且該氨氣的流量介于30sccm至2000sccm。此外，形成高壓應 力薄膜76的高、低頻無線電波的功率均介于50瓦至3000瓦。
值得注意的是，本發(fā)明在進行等離子增強化學氣相沉積工藝的過程中， 所通入的前驅(qū)物會與形成高壓應力薄膜76中的硅曱烷與氨氣反應并產(chǎn)生各 種雜質(zhì)(impurity)鍵結(jié)，例如0/CH3/0-CH3等。請參照圖7，圖7為本發(fā)明的 高壓應力薄膜的傅立葉轉(zhuǎn)換紅外光語(Fourier Transform Infrared Spectroscopy, FTIR)示意圖。如圖7所示，通過前驅(qū)物與硅曱烷與氨氣的反應，本發(fā)明在 等離子增強化學氣相沉積工藝中所產(chǎn)生的高壓應力薄膜76可在-2.86GPa與 -2.70 &的壓力下產(chǎn)生如81-0-(013)等的Si-0-R鍵與/或如Si-CH3鍵等的Si-R 鍵鍵雜質(zhì)鍵結(jié)，并通過這些鍵結(jié)來大幅提高高壓應力薄膜76的應力，以壓 縮柵極66下方，即通道區(qū)內(nèi)半導體基底60的晶格排列，進而提高通道區(qū)的 電穴遷移率及PMOS晶體管的驅(qū)動電流。
請參照圖8，圖8為本發(fā)明的高壓應力薄膜與現(xiàn)有高壓應力薄膜的應力 與PMOS離子增益百分比的比較圖。如圖8所示，當傳統(tǒng)工藝與本發(fā)明所沉 積的高壓應力薄膜的沉積厚度同為1000埃(angstrom)時，本發(fā)明可通過前驅(qū) 物的通入來將初鍍(as-deposite)薄膜的應力由-1.6GPa大幅提高至-2.7GPa左 右，并同時將PMOS的離子增益百分比(Ion gain percentage)由24%提高至 45%。
請參照圖9,圖9為本發(fā)明的高壓應力薄膜與PMOS離子增益的關(guān)系示 意圖。如圖9所示，在相同PMOS離子增益(20%)的條件下，當高壓應力薄 膜的應力為-1.6GPA時，所需的薄膜厚度約為850埃。根據(jù)本發(fā)明的優(yōu)選實 施例，本發(fā)明可將高壓應力薄膜的應力提高至-2.7GPA,因此可在相同離子 增益(20%)的條件下降低所需薄膜的厚度至450埃，進而能大幅提高后續(xù)蝕 刻接觸洞的工藝余量(processwindow)。此外，如將薄膜的應力維持-2.7GPa,
本發(fā)明又可將高壓應力薄膜的厚度增加至1000埃，進而可將PMOS的離子增益提高至45%。請參照圖10至圖12,圖10至圖12為本發(fā)明另一實施例制作接觸洞蝕 刻停止層(CESL)的方法示意圖。如圖IO所示，首先在半導體基底80上形成 由柵極介電層82與柵極84所構(gòu)成的柵極結(jié)構(gòu)86,接著進行離子注入步驟， 以在半導體基底80中形成輕摻雜漏極結(jié)構(gòu)90。隨后于柵極結(jié)構(gòu)86的側(cè)壁形 成襯墊層87及側(cè)壁子88，并進行另 一離子注入步驟，以在側(cè)壁子88兩側(cè)的 半導體基底80中形成源極/漏極區(qū)域92。接著于半導體基底80表面賊射金 屬層94，例如鎳金屬層，且金屬層94覆蓋于柵極84、側(cè)壁子88及源極/漏 極區(qū)域92表面。如圖ll所示，接著進行快速升溫退火(rapid thermal anneal, RTA)工藝，使金屬層94與柵極84及源極/漏極區(qū)域92接觸的部分反應成硅 化金屬層96，完成自行對準金屬硅化物工藝(salicide),最后再去除未反應的 金屬層94。如圖12所示，接著進行等離子增強化學氣相沉積(PECVD)工藝，以于 柵極結(jié)構(gòu)86、側(cè)壁子88與源極/漏極區(qū)域92表面形成高壓應力薄膜94。在 本發(fā)明的優(yōu)選實施例中，此PECVD是先將半導體基底80置于沉積反應室中， 接著通入由四曱基硅烷(tetra-methyl-silane)、醚類(ether)、醛類(aldehyde)或羧 酸類(carboxylic acid)等組成當作前驅(qū)物(precursor),隨后再通入硅曱烷(silane) 及氨氣(ammonia)等主成分進行等離子增強化學氣相沉積，以使該前驅(qū)物與 硅曱烷(silane)及氨氣(ammonia)反應產(chǎn)生如0/CH3/0-CH3等的鍵結(jié)，進而于 柵極結(jié)構(gòu)86、側(cè)壁子88與源極/漏極區(qū)域92表面形成含有Si-CH3鍵及Si-OR 鍵的氮硅化合物層當做接觸洞蝕刻停止層98。其中，前驅(qū)物的流量介于30 至3000克，該硅曱烷的流量介于30sccm至3000sccm，且該氨氣的流量介 于30 sccm至2000 sccm。此外，形成接觸洞蝕刻停止層98的高、低頻無線 電波的功率均介于50瓦至3000瓦。隨后，使用者可在接觸洞蝕刻停止層98完成后覆蓋層間介電層 (inter-layer dielectric, ILD)(圖未示)于接觸洞蝕刻停止層98表面 接著利用圖 案的光致抗蝕劑層(圖未示)作為蝕刻掩模，然后進行各向異性蝕刻，以在該 層間介電層中形成多個接觸洞(圖未示)，作為電子元件連接的橋梁。請參照圖13至圖18，圖13至圖18為本發(fā)明另一實施例制作雙接觸洞 蝕刻停止層(dual CESL)的方法示意圖。如圖12所示，首先提供一個以淺溝
隔離(STI)106區(qū)隔出NMOS晶體管區(qū)102以及PMOS晶體管區(qū)104的半導 體基底100，且各NMOS晶體管區(qū)102及PMOS晶體管區(qū)104上各具有NMOS 柵極108、 PMOS柵極110及設(shè)置在各柵極與半導體基底100之間的柵極介 電層114。接著子NMOS柵極108與PMOS柵極110的側(cè)壁表面分別形成由 硅氧層與氮化硅層所構(gòu)成的襯墊層112。然后進行離子注入工藝，以在NMOS柵極108與PMOS柵極110周圍 的半導體基底100中各形成源極/漏極區(qū)域116與117。緊接著進行快速升溫 退火工藝，利用900至1050。C的高溫來活化源極/漏極區(qū)域116與117內(nèi)的 摻雜質(zhì)，并同時修補在各離子注入工藝中受損的半導體基底IOO表面的晶格 結(jié)構(gòu)。此外，也可視產(chǎn)品需求及功能性考慮，另在源極/漏極區(qū)域116、 117 與各柵極108 、 110之間分別形成輕摻雜漏極(LDD) 118與119。接著于半導體基底IOO表面'減射金屬層(圖未示)，例如鎳金屬層，然后 進行快速升溫退火(RTA)工藝，使金屬層與NMOS柵極108、 PMOS柵極110 及源極/漏極區(qū)域116與117接觸的部分反應成硅化金屬層115,完成自行對 準金屬硅化物工藝(salicide)。在去除未反應的金屬層之后，接著進行等離子增強化學氣相沉積 (PECVD)工藝，以在NMOS晶體管區(qū)102與PMOS晶體管區(qū)104中的硅化 金屬層115表面形成高張應力薄膜(high tensile stress film)120。然后如圖14所示，進行光致抗蝕劑涂布、曝光及顯影工藝，以形成圖 案的光致抗蝕劑層122并覆蓋整個NMOS晶體管區(qū)102。接著進行蝕刻工藝， 去除未被圖案的光致抗蝕劑層122覆蓋的區(qū)域，即覆蓋于PMOS晶體管區(qū) 104上的高張應力薄膜120，以形成高張應力薄膜120于NMOS柵極108與 源極/漏極區(qū)域116表面。如圖15所示，接著移除覆蓋于NMOS晶體管區(qū)102上的圖案的光致抗 蝕劑層122。如圖16所示，隨后進行等離子增強化學氣相沉積(PECVD)工藝 先通入由四曱基硅烷(tetra-methyl-silane)、醚類(ether)、醛類(aldehyde)或羧酸 類(carboxylic acid)等組成的前驅(qū)物(precursor)，再通入硅曱烷(silane)及氨氣 (ammonia)等主成分，并使該前驅(qū)物與隨后通入的硅甲烷(silane)及氨氣 (ammonia)反應，以在NMOS晶體管區(qū)102與PMOS晶體管區(qū)104上形成高 壓應力薄膜(high compressive stress film) 124。其中，前驅(qū)物的流量介于30至 3000克，該硅曱烷的流量介于30 seem至3000 sccm,且該氨氣的流量介于30 sccm至2000 sccm。此外，形成高壓應力薄膜124的高、4氐頻無線電波的 功率均介于50瓦至3000瓦之間。如同先前所述的實施例，本實施例的高壓應力薄膜124同樣將所通入的 前驅(qū)物與高壓應力薄膜124中的硅甲烷與氨氣反應并產(chǎn)生如Si-CHb鍵及 Si-O-R鍵等雜質(zhì)鍵結(jié)，進而可通過這些鍵結(jié)大幅提高高壓應力薄膜124的壓 縮應力。然后如圖17所示，進行光致抗蝕劑涂布、曝光及顯影工藝，以形成圖 案的光致抗蝕劑層126并覆蓋整個PMOS晶體管區(qū)104。接著進行蝕刻工藝， 去除未被圖案的光致抗蝕劑層126覆蓋的區(qū)域，即覆蓋在NMOS晶體管區(qū) 102上的高壓應力薄膜124，以形成高壓應力薄膜124于PMOS 4冊極110與 源極/漏極區(qū)域117表面。隨后移除覆蓋在PMOS晶體管區(qū)104上的圖案的 光致抗蝕劑層126。根據(jù)本制作雙接觸洞蝕刻停止層(dual CESL)的實施例，本發(fā)明即可通過 高張應力薄膜120來拉大NMOS柵極108下方的半導體基底100的晶格排 列，同時利用高壓應力薄膜124來壓縮PMOS柵極110下方的半導體基底 100的晶格排列，進而提高NMOS晶體管及PMOS晶體管的驅(qū)動電流。如圖18所示，接著覆蓋層間介電層(inter-layer dielectric, ILD)128于高張 應力薄膜120與高壓應力薄膜124表面。然后利用圖案的光致抗蝕劑層(圖 未示)作為蝕刻掩模，將高張應力薄膜120與高壓應力薄膜124作為接觸洞 蝕刻停止層，并進行各向異性蝕刻，以在層間介電層128中形成多個接觸洞 130,作為電子元件連接的橋梁。此外，不局限于先前圖13至圖18所述先制作高張應力薄膜然后再制作 高壓應力薄膜的順序，本發(fā)明又可先形成高壓應力薄膜在PMOS晶體管上， 然后在進行相對應的蝕刻工藝后形成高張應力薄膜在NMOS晶體管上。隨 后再形成所需層間介電層與接觸洞于層間介電層在高張應力薄膜與高壓應 力薄膜上。綜上所述，與現(xiàn)有制作高壓應力薄膜的方法相比，本發(fā)明是在利用硅曱 烷與氨氣形成氮化硅薄膜前先通入由四曱基硅烷、醚類、醛類或羧酸類等組 成的前驅(qū)物，然后使該前驅(qū)物與硅曱烷及氨氣反應而產(chǎn)生如Si-R鍵及Si-O-R 鍵等雜質(zhì)鍵結(jié)，進而通過這些鍵結(jié)來大幅提高高壓應力薄膜的應力。因此， 本發(fā)明方法除了可應用于一般多晶硅應力層(poly stressor)的制作，又可應用
于接觸洞蝕刻停止層及雙接觸洞蝕刻停止層的制作，以有效改善應變硅金屬 氧化物半導體晶體管的成品率與效能。以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的等同變 化與修飾，皆應屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種制作應變硅金屬氧化物半導體晶體管的方法，該方法包括下列步驟提供半導體基底；形成柵極、至少一個側(cè)壁子和源極/漏極區(qū)域在該半導體基底上；通入前驅(qū)物；以及通入硅甲烷和氨氣，使該前驅(qū)物與該硅甲烷及該氨氣反應，以形成高壓應力薄膜覆蓋于該柵極與該源極/漏極區(qū)域表面。
2. 如權(quán)利要求1所述的方法，其中該半導體基底包括晶片或硅覆絕緣基底。
3. 如權(quán)利要求1所述的方法，還包括形成柵極介電層在該柵極與該半導 體基底之間。
4. 如權(quán)利要求1所述的方法，其中該前驅(qū)物包括四曱基硅烷、醚類、醛 類或羧酸類。
5. 如權(quán)利要求1所述的方法，其中該前驅(qū)物的流量介于30至3000克。
6. 如權(quán)利要求1所述的方法，其中該硅曱烷的流量介于30sccm至 3000sccm。
7. 如權(quán)利要求1所述的方法，其中該氨氣的流量介于30sccm至 2000sccm。
8. 如權(quán)利要求1所述的方法，其中該方法在形成該高壓應力薄膜后還包 括進行快速升溫退火工藝。
9. 如權(quán)利要求1所述的方法，其中該應變硅金屬氧化物半導體晶體管為 應變硅P型金屬氧化物半導體晶體管。
10. 如權(quán)利要求l所述的方法，其中形成該高壓應力薄膜的步驟包括進 行等離子增強化學氣相沉積工藝步驟。
11. 如權(quán)利要求l所述的方法，其中形成該高壓應力薄膜的高頻及低頻 無線電波功率介于50瓦至3000瓦。
12. —種制作高壓應力薄膜的方法，其利用前驅(qū)物與硅曱烷及氨氣反應， 以形成包括Si-R鍵的高壓應力薄膜。
13. 如權(quán)利要求12所述的方法，其中該前驅(qū)物包括四曱基硅烷、醚類、醛類或羧酸類。
14. 如權(quán)利要求12所述的方法，其中該前驅(qū)物的流量介于30至3000克。
15. 如權(quán)利要求12所迷的方法，其中該硅甲烷的流量介于30sccm至 3000sccm。
16. 如權(quán)利要求12所述的方法，其中該氨氣的流量介于30sccm至 2000sccm。
17. 如權(quán)利要求12所述的方法，其中形成該高壓應力薄膜的高頻及低頻 無線電波的功率介于50瓦至3000瓦。
18. 如權(quán)利要求12所述的方法，其中該Si-R鍵包括Si-(CH3)鍵。
19. 一種制作高壓應力薄膜的方法，其利用前驅(qū)物與硅曱烷及氨氣反應， 以形成包括Si-O-R鍵的高壓應力薄膜。
20. 如權(quán)利要求19所述的方法，其中該前驅(qū)物包括四曱基硅烷、醚類、 醛類或羧酸類。
21. 如權(quán)利要求19所述的方法，其中該前驅(qū)物的流量介于30至3000克。
22. 如權(quán)利要求19所述的方法，其中該硅曱烷的流量介于30sccm至 3000sccm。
23. 如;f又利要求19所述的方法，其中該氨氣的流量介于30sccm至 2000sccm。
24. 如權(quán)利要求19所述的方法，其中形成該高壓應力薄膜的高頻及低頻 無線電波的功率介于50瓦至3000瓦。
25. 如權(quán)利要求第19項所述的方法，其中該Si-O-R鍵包括Si-0-(CH3)鍵。
26. —種應變硅金屬氧化物半導體晶體管，包括 半導體基底；柵極設(shè)在該半導體基底上； 至少一個側(cè)壁子設(shè)在該柵極的側(cè)壁上； 源才A/漏極區(qū)域，設(shè)在該半導體基底中；多個硅化金屬層，分別設(shè)在該柵極頂部與該源^l/漏極區(qū)域表面之上；以及高壓應力薄膜，設(shè)置在該柵極、該側(cè)壁子和該源極/漏極區(qū)域表面，且該高壓應力薄膜包括Si-R鍵。
27. 如權(quán)利要求26所述的應變硅金屬氧化物半導體晶體管，還包括柵極 介電層設(shè)在該柵極下方。
28. 如權(quán)利要求26所述的應變珪金屬氧化物半導體晶體管，還包括襯墊 層設(shè)置在該柵極側(cè)壁與該側(cè)壁子之間。
29. 如權(quán)利要求26所述的應變硅金屬氧化物半導體晶體管，還包括源極 /漏極延伸區(qū)域設(shè)在該側(cè)壁子下方的該半導體基底中。
30. 如權(quán)利要求26所述的應變硅金屬氧化物半導體晶體管，其中該硅化 金屬層包括硅化鎳金屬層。
31. 如權(quán)利要求26所述的應變硅金屬氧化物半導體晶體管，其中該應變 硅金屬氧化物半導體晶體管為PMOS晶體管。
32. 如權(quán)利要求26所述的應變硅金屬氧化物半導體晶體管，其中該Si-R 鍵包括Si-(CH0鍵。
33. —種應變硅金屬氧化物半導體晶體管，包括 半導體基底；柵極設(shè)在該半導體基底上； 至少一個側(cè)壁子設(shè)在該柵極的側(cè)壁上； 源極/漏極區(qū)域，設(shè)在該半導體基底中；多個硅化金屬層，分別設(shè)在該柵極頂部與該源極/漏極區(qū)域表面之上；以及高壓應力薄膜，設(shè)置在該柵極、該側(cè)壁子和該源極/漏極區(qū)域表面，且該 高壓應力薄膜包括Si-O-R鍵。
34. 如權(quán)利要求33所述的應變硅金屬氧化物半導體晶體管，還包括柵極 介電層設(shè)在該柵極下方。
35. 如權(quán)利要求33所述的應變硅金屬氧化物半導體晶體管，還包括襯墊 層設(shè)置在該柵極側(cè)壁與該側(cè)壁子之間。
36. 如權(quán)利要求33所述的應變硅金屬氧化物半導體晶體管，還包括源極 /漏極延伸區(qū)域設(shè)在該側(cè)壁子下方的該半導體基底中。
37. 如權(quán)利要求33所述的應變硅金屬氧化物半導體晶體管，其中該硅化 金屬層包括硅化鎳金屬層。
38. 如權(quán)利要求33所述的應變硅金屬氧化物半導體晶體管，其中該應變 硅金屬氧化物半導體晶體管為PMOS晶體管。
39. 如權(quán)利要求33所述的應變硅金屬氧化物半導體晶體管，其中該 Si-O-R鍵包括Si-O-(CH3)鍵。
全文摘要
一種制作應變硅金屬氧化物半導體晶體管的方法。首先提供半導體基底，并在該半導體基底上形成柵極、至少一個側(cè)壁子和源極/漏極區(qū)域。然后通入前驅(qū)物(precursor)，使該前驅(qū)物與硅甲烷(silane)以及氨氣(ammonia)反應，以直接形成高壓應力薄膜(high compressive stress film)于該柵極與該源極/漏極區(qū)域表面，此技術(shù)可應用于多晶硅應力層(poly stressor)、接觸洞蝕刻停止層(CESL)以及雙接觸洞蝕刻停止層(dual CESL)等制造工藝中。
文檔編號H01L21/02GK101165862SQ20061013598
公開日2008年4月23日 申請日期2006年10月16日 優(yōu)先權(quán)日2006年10月16日
發(fā)明者蔡騰群, 陳能國, 黃建中 申請人:聯(lián)華電子股份有限公司