專利名稱：使用反向體偏壓操作晶體管的方法和設備的制作方法
技術領域：
本發(fā)明涉及用于操作晶體管的方法和設備，更具體，涉及電防止在體晶片的體區(qū)上形成的寄生晶體管導通的方法。
背景技術：
隨著半導體器件的應用范圍擴大，對于致密地集成的高速半導體器件有更大的需求，導致連續(xù)地減小設計規(guī)則。具體，MOS晶體管的溝道變得更短和更窄。這可能產生短溝道效應和窄寬度效應。當溝道長度被降低時，源/漏區(qū)中的電位對溝道區(qū)的影響可能增加。這被稱作短溝道效應。當溝道寬度被減窄時，閾值電壓可能降低。這被稱作窄寬度效應。
為了防止短溝道效應和窄溝道效應，提出了各種類型的MOS晶體管。例如，在美國專利號6,413,802中描述了具有鰭形結構的MOS晶體管，在美國專利號4,996,574中描述了具有完全耗盡的傾斜溝道晶體管(DELTA)結構的MOS晶體管，以及在美國專利號6,605,847中描述了柵全周(GAA)結構的MOS晶體管。此外，在由本發(fā)明的受讓人的美國專利申請公開號2004-0063286中描述了具有多橋溝道(MBC)結構的MOS晶體管。在其中描述的MBC結構中，用其間的空間垂直地層疊溝道。
圖1，2A和2B是具有美國專利公開號2004-0063286所述的MBC結構的MOS晶體管的視圖。圖1是平面圖，圖2A是圖1的MOS晶體管沿線A-A’的剖面圖，以及圖2B是圖1的MOS晶體管沿線B-B’的剖面圖。參考圖1，2A和2B，在硅半導體襯底10上形成有源圖形30。有源圖形30包括溝道44，具有在半導體襯底10上形成的多個溝道44a和44b。源/漏區(qū)34形成在有源圖形30的各個側面上并連接到多個溝道44a和44b。在源/漏區(qū)34和多個溝道44a和44b之間形成源/漏延伸區(qū)32。
在溝道44a和44b之間形成隧道42。在下溝道層44a和高濃度摻雜區(qū)12之間形成下隧道，高濃度摻雜區(qū)12是下溝道層44a下面的半導體襯底的表面。在上溝道44b上形成隧道形狀的溝槽42c。
溝道44a和44b由半導體材料制成，如單晶硅，源/漏區(qū)34由導電材料制成，如多晶硅。源/漏延伸區(qū)32從溝道延伸并包括溝道44a和44b的相同材料。優(yōu)選形成外延單晶硅層的源/漏延伸區(qū)32。
在有源圖形30上形成柵電極48，圍繞溝道44a和44b并填充溝槽42c和隧道42a和42b。在柵電極48和溝道44a和44b之間形成柵絕緣層46。在柵電極48上形成金屬硅化物層50，以減小柵電阻。
場效應區(qū)22除連接包括溝道44a和44b的溝道區(qū)部分之外，該場效應區(qū)22圍繞源/漏區(qū)34。在有源圖形下面，即在下溝道44a下面，在半導體襯底10的表面上形成高濃度-摻雜區(qū)12。高濃度摻雜區(qū)12包括與源/漏區(qū)34不同導電類型的雜質離子。高濃度摻雜區(qū)12可以通過注入與半導體襯底10相同導電類型的高濃度雜質離子來形成。高濃度摻雜區(qū)12可以在形成溝道44a和44b之前或之后形成。
如圖2A所示，源/漏區(qū)34和其間形成的半導體襯底10的體區(qū)在水平方向上形成寄生晶體管，而在反方向上形成p-n結。由于通過這些區(qū)域可能發(fā)生穿通，當通過溝道44a和44b導通普通晶體管時，高濃度摻雜區(qū)12可能阻止寄生晶體管工作。高濃度摻雜區(qū)12中的高濃度雜質離子可以增加寄生晶體管的閾值電壓。亦即，高濃度摻雜區(qū)12的形成可以視為是防止在這些區(qū)域中形成晶體管溝道的一種溝道隔離技術。
圖3是根據(jù)相關技術的鰭形MOSFET的剖面圖。參考圖3，半導體襯底310具有凸出部分，該凸出部分具有鰭形。形成從半導體襯底310的表面凸出的鰭結構。在包括部分凸出部分的半導體襯底310上形成第一絕緣層312和第二絕緣層314，并在半導體襯底10的凸出部分的側表面和上表面上形成柵絕緣層318。在柵絕緣層318上形成柵電極320。參考數(shù)字316表示層間絕緣層。
如圖3所示，在將形成溝道區(qū)的凸出部分的下部形成高濃度雜質摻雜區(qū)322。高濃度摻雜區(qū)322可以通過注入與半導體襯底310相同導電類型的高濃度雜質離子來形成。高濃度雜質摻雜區(qū)322可以防止由這些區(qū)域中的激活寄生晶體管引起的元件性能降低，類似于圖2A所示的高濃度雜質摻雜區(qū)12。
因為高濃度雜質摻雜區(qū)12和322可以通過注入具有高濃度的雜質離子來形成，以隔離溝道，因此可以降低源區(qū)和漏區(qū)之間的結擊穿電壓。此外，因為源/漏區(qū)34和高濃度雜質摻雜區(qū)12之間的距離與半導體器件的尺寸成正比例地減小，因此通過僅僅使用如上所述的高濃度雜質摻雜區(qū)防止這些區(qū)域中的穿通是非常困難的。此外，為了形成用于溝道隔離的高濃度雜質摻雜區(qū)如區(qū)域12和322，注入雜質可能需要附加工序，這可能使制造工序變復雜和增加成本。
如果在形成普通晶體管之前形成高濃度雜質摻雜區(qū)，那么在后續(xù)熱處理過程中，高濃度雜質摻雜區(qū)中的雜質可能擴散到體區(qū)中。這可能使控制電性能困難。而且，當在晶體管的溝道之后形成高濃度摻雜區(qū)時，溝道區(qū)和半導體襯底可能被離子注入工序損壞。

發(fā)明內容
本發(fā)明的某些實施例提供用于操作晶體管以防止在襯底上形成的寄生晶體管導通的方法和設備。本發(fā)明的某些實施例還提供操作晶體管以防止由寄生晶體管引起的性能降低，而在包括與襯底的體區(qū)浮置的浮置溝道區(qū)的晶體管中不用用于晶體管中的溝道隔離的雜質離子附加地摻雜體區(qū)的方法。本發(fā)明的某些實施例還提供操作晶體管以防止由寄生晶體管引起的性能降低，而在包括連接到襯底的體區(qū)的完全耗盡溝道區(qū)的晶體管中不用用于晶體管中的溝道隔離的雜質離子附加地摻雜體區(qū)的方法。
本發(fā)明的某些實施例提供一種用于操作晶體管的方法和設備，該晶體管包括襯底中和/或襯底上的至少一個完全耗盡的溝道區(qū)。該方法包括當導通晶體管時，施加反向體偏壓到襯底。該襯底可以是體晶片襯底。反向體偏壓可以允許晶體管導通，同時防止襯底內的寄生晶體管導通。
完全耗盡的溝道區(qū)可以包括浮置溝道區(qū)。浮置溝道區(qū)可以包括多個垂直或水平地布置的浮置溝道區(qū)。該浮置溝道區(qū)可以被柵電極圍繞，以及在浮置溝道區(qū)和柵電極之間可以插入柵絕緣層。
完全耗盡的溝道區(qū)可以被布置在與襯底連接的鰭形區(qū)中。在鰭形區(qū)的各個側面上可以布置晶體管的源區(qū)和漏區(qū)。在完全耗盡的溝道區(qū)的上表面中可以布置溝槽。
反向體偏壓可以足夠地增加寄生晶體管的閾值電壓至超過晶體管的閾值電壓。該晶體管可以是PMOS場效應晶體管或NMOS場效應晶體管。
在本發(fā)明的再一實施例中，提供用于操作晶體管的方法和設備，該晶體管包括在襯底的有源區(qū)中隔開的源和漏區(qū)，相對于襯底的體區(qū)浮置并布置在源區(qū)和漏區(qū)之間的至少一個浮置溝道區(qū)，以及溝道區(qū)上的柵電極。晶體管被導通，同時將反向體偏壓施加到體區(qū)，以增加體區(qū)中的寄生晶體管的閾值電壓。
在某些實施例中，晶體管可以不包括浮置溝道區(qū)底下的高濃度摻雜區(qū)。當晶體管導通時，反向體偏壓可以防止寄生晶體管導通。反向偏壓可以將寄生晶體管的閾值電壓增加到大于晶體管的閾值電壓的級別。該晶體管可以是PMOS場效應晶體管或NMOS場效應晶體管。
該晶體管可以包括多個垂直或水平地布置的浮置溝道區(qū)。柵電極可以圍繞浮置溝道區(qū)，以及在柵電極和浮置溝道區(qū)之間可以插入柵絕緣層。
本發(fā)明的再一實施例提供用于操作晶體管的方法和設備，該晶體管包括布置在鰭形區(qū)的各個側面上的隔開源和漏區(qū)，鰭形區(qū)與襯底的體區(qū)連接，以及完全耗盡的溝道區(qū)上的柵電極，鰭形區(qū)接觸襯底的體區(qū)以及當晶體管導通時支持源區(qū)和漏區(qū)之間的完全耗盡的溝道區(qū)。晶體管被導通，同時將反向體偏壓施加到體區(qū)，以增加體區(qū)中的寄生晶體管的閾值電壓。
在某些實施例中，在晶體管中的完全耗盡的溝道區(qū)下面不布置高濃度雜質摻雜區(qū)。該晶體管可以包括在鰭形區(qū)的完全耗盡的溝道區(qū)上表面上的溝槽。該晶體管可以是PMOS場效應晶體管或NMOS場效應晶體管。
反向體偏壓可以防止寄生晶體管導通。反向體偏壓可以將寄生晶體管的閾值電壓增加到大于晶體管的閾值電壓的級別。


參考附圖，通過對其優(yōu)選示例性實施例的詳細描述將使本發(fā)明的上述及其他特點和優(yōu)點變得更明顯，其中圖1是根據(jù)相關技術具有多個溝道的MOSFET的平面圖；圖2A是圖1的MOSFET沿線A-A’的剖面圖，以及圖2B是圖1的MOSFET沿線B-B’的剖面圖；圖3是根據(jù)相關技術的鰭形MOSFET的剖面圖；圖4是鰭形MOSFET和為此的控制電路的透視圖；圖5A是圖4的MOSFET沿線B-B’的剖面圖；圖5B是圖5A中的部分A的放大視圖；圖6是圖4的MOSFET沿線A-A’的剖面圖；圖7是具有多個浮置溝道的MOSFET和為此的控制電路的剖面圖；圖8是改進的鰭形MOSFET的剖面圖；圖9示出了根據(jù)本發(fā)明的某些實施例操作的鰭形PMOSFET的ID-VG特性的曲線圖；圖10示出了根據(jù)本發(fā)明的某些實施例操作的浮置溝道PMOSFET的ID-VG特性的曲線圖；以及圖11示出了根據(jù)本發(fā)明的某些實施例操作的浮置溝道PMOSFET的閾值電壓性能的曲線圖。
具體實施例方式
現(xiàn)在參考附圖更完全地描述本發(fā)明，其中示出本發(fā)明的實施例。但是，本發(fā)明不應該被認為是局限于在此闡述的實施例。相反，提供這些實施例是為了本公開是徹底的和完全的，并將本發(fā)明的范圍完全傳遞給所屬領域的技術人員。在圖中，為了清楚放大了層和區(qū)域的厚度。在整篇中，相同的標記指相同的元件。在此使用的術語“和/或”包括一個或多個相關列項的任意和所有組合。
在此使用的專業(yè)詞匯是用于描述具體實施例，而不是限制本發(fā)明。如在此使用的單數(shù)形式“a”，“an”和“the”同樣打算包括復數(shù)形式，除非上下文另外清楚地表明。還應當理解，在說明書中使用的術語“includes”和/或“including”說明陳述的部件、整體、步驟、操作、元件、和/或組件的存在，但是不排除存在或增加一個或多個其他部件、整體、步驟、操作、元件、組件和/或其組。
應當理解當一個元件稱為“連接”或“耦接”到另一個元件時，它可以被直接連接或耦合到另一元件或可以存在插入元件。相反，當一個元件稱為“直接連接”或“直接耦合”到另一個元件時，不存在插入元件。
應當理解，盡管在此可以使用術語第一、第二等來描述各個元件、組件、區(qū)域、層和/或部分，但是這些元件、組件、區(qū)域、層和/或部分不應該受這些術語限制。這些術語僅僅是用來區(qū)別將一個元件、組件、區(qū)域、層或部分與其它區(qū)域、層或部分相區(qū)分。因此，在不脫離本發(fā)明的教導的條件下，下面論述的第一元件、組件、區(qū)域、層或部分可以被稱為第二元件、組件、區(qū)域、層或部分。
在此參考透視圖描述了本發(fā)明的實施例，該透視圖是本發(fā)明的理想化實施例的示意圖。照此，應當預想由于制造技術和/或容差的圖示形狀的變化。因此，本發(fā)明的實施例不應該認為限于在此所示的區(qū)域的特定形狀，而是包括由制造引起的形狀偏差。例如，圖示或描述為矩形的刻蝕區(qū)將典型地具有圓潤的或彎曲的特點。因此，圖中所示的區(qū)域本質上是示意性的，且它們的形狀不打算圖示器件區(qū)域的精確形狀以及不打算限制本發(fā)明的范圍。
除非另外限定，在此使用的所有術語(包括技術和科學術語)具有與屬于本發(fā)明的技術領域的普通技術人員通常理解相同的意思。還應當理解術語，如在通常使用的詞典中定義的那些術語應該解釋為具有符合相關技術的環(huán)境中的意思，且不被解釋理想化或過度地形式感知，除非在此清楚地表明。所屬領域的技術人員還應當理解指“相鄰”另一特征布置的結構或特征可以具有重疊相鄰特征或位于相鄰特征之下的部分。
根據(jù)本發(fā)明的某些實施例操作晶體管的方法可以應用于體晶片襯底上的晶體管。絕緣體上的硅(SOI)晶片襯底上形成的晶體管可以包括在掩埋氧化層上形成的有源區(qū)，該有源區(qū)可以包括完全耗盡的溝道區(qū)。由此，在SOI晶片襯底上形成的晶體管中不可能產生體效應。但是，如果在體晶片襯底上形成“普通”晶體管，那么在體晶片襯底的體區(qū)上可能形成寄生晶體管。本發(fā)明的某些實施例涉及操作這種普通晶體管而不導通寄生晶體管的方法。
現(xiàn)在將描述本發(fā)明的某些實施例，用于具有相對于體晶片基底的體區(qū)浮置的浮置溝道區(qū)的晶體管，以及具有連接到體區(qū)的完全耗盡的溝道區(qū)的晶體管。圖4是鰭型MOSFET的透視圖，其中可以執(zhí)行本發(fā)明的某些實施例，以及圖5A是圖4的MOSFET沿線B-B’的剖面圖。圖5B是圖5A中的部分T的放大視圖，以及圖6是圖4的MOSFET沿線A-A’的剖面圖。
現(xiàn)在將參考圖4至6描述鰭型金屬氧化物半導體(MOS)場效應晶體管(FET)，該鰭型MOSFET是具有鰭形結構的晶體管。體晶片半導體襯底110包括圖5B所示的鰭形結構110C，該鰭結構110C沿第一方向突出。鰭結構與半導體襯底110的區(qū)域連接(例如，從半導體襯底110的區(qū)域生長)，例如，與體區(qū)110d連接。鄰近鰭結構和半導體襯底110的體區(qū)110d形成器件隔離層116。
在鰭結構的尾部上形成柵絕緣層118，以及在柵絕緣層118和器件隔離層116上形成柵電極120。柵電極120圍繞柵絕緣層118并在垂直于第一方向的第二方向上延伸。如圖6所示，在柵電極120的各個側面形成源/漏區(qū)122，以及雜質離子被注入源/漏區(qū)122s中。
圖5A是圖4的MOSFET沿線B-B’的剖面圖。如圖5A所示，鰭型MOSFET不包括高濃度摻雜區(qū)，如圖3所示的常規(guī)鰭型MOSFET中的區(qū)域322。圖5B是圖5A的部分T的放大視圖?，F(xiàn)在將描述在用于PMOS的鰭結構中形成完全耗盡的溝道區(qū)的操作。在圖5B中，參考字符Wc表示溝道區(qū)的寬度，以及參考字符Hc表示溝道高度。
當負電壓被提供給柵電極120時，在被柵電極120圍繞的鰭結構110c的上部形成完全耗盡區(qū)110b。完全耗盡區(qū)110b在鰭結構110的側表面和上表面周圍形成，鰭結構110的上表面面對柵電極120。因為柵壓不斷地增加，完全耗盡區(qū)110b從兩個側表面和上表面延伸到鰭結構110c的中心。當柵壓達到閾值電壓時，耗盡區(qū)110b達到其最大寬度。亦即，當柵壓達到閾值電壓時，耗盡區(qū)110b具有最大寬度。如果圖5B所示的溝道區(qū)的寬度Wc小于最大寬度，那么鰭結構110c的上部中的整個溝道區(qū)變?yōu)橥耆谋M區(qū)。數(shù)字參考110a表示鄰近于柵絕緣層118感應的載流子。
如圖4所示，控制電路410可以被配置來提供電壓到圖4的晶體管的源極S、柵極G、漏極D以及體B端。具體，控制電路410可以被配置來提供反向體偏壓VBS到體端B，同時導通晶體管，如下面更詳細地論述。
圖8示出了鰭型MOSFET，其中可以執(zhí)行本發(fā)明的某些實施例。具體，圖8圖示了多溝道FET(MCFET)結構。如圖8所示，在鰭結構的上表面上形成溝槽，以加寬與柵電極320的接觸表面。鰭型MOSFET的鰭結構具有類似于圖5A所示的鰭型MOSFET的完全耗盡溝道區(qū)，以及部分鰭結構被連接到半導體襯底310的體區(qū)。參考圖5A和5B描述的操作還應用于圖8的鰭型MOSFET。因此，其進一步詳細描述被省略。
圖7是可以執(zhí)行本發(fā)明的某些實施例的具有多浮置溝道的MOSFET的剖面圖。圖7中的MOSFET結構包括具有相對于體區(qū)浮置的浮置溝道區(qū)的晶體管，在圖2A所示的常規(guī)MOSFET沒有浮置溝道區(qū)。與圖2A所示的常規(guī)MOSFET相比，圖7的多個浮置溝道MOSFET不包括高濃度摻雜區(qū)，如圖2A的MOSFET中的區(qū)域12，形成在被柵電極220圍繞的溝道區(qū)下部下面的體區(qū)。
如圖7所示，在半導體襯底210的有源區(qū)中垂直地形成多個浮置溝道區(qū)219并與體區(qū)隔開。浮置溝道區(qū)219被柵電極220圍繞，以及在其間插入柵絕緣層218。多個浮置溝道區(qū)219被連接到在柵電極220的各個側面形成的源/漏區(qū)224。浮置溝道區(qū)219提供完全耗盡的溝道區(qū)。
如圖7所示，控制電路710可以被配置來提供電壓到圖7的晶體管的源極S、柵極G、漏極D以及體B端。具體，控制電路710可以被配置來提供反向體偏壓VBS到體端B，同時導通晶體管，如下面更詳細地論述。
本發(fā)明的某些實施例可以應用于具有體晶片半導體襯底的晶體管。在本發(fā)明的某些實施例中，當導通晶體管時，反向體偏壓(Vbs)被施加到例如半導體襯底的背面，如圖4，7和8中的半導體襯底110，210，310。這可以減小或防止在體區(qū)上形成的寄生晶體管導通，而不影響浮置溝道區(qū)或完全耗盡溝道區(qū)中形成的普通晶體管。因此，溝道隔離可以不需要圖1，2A和2B所示的器件中提供的高雜質濃度區(qū)。
因為在閾值電壓下導通使用浮置溝道區(qū)或完全耗盡溝道區(qū)的普通晶體管和在該閾值電壓下不導通寄生晶體管是所希望的，在某些實施例中，反向體偏壓的數(shù)量可以大于或等于閾值電壓。在再一實施例，反向體偏壓的數(shù)量可以小于普通晶體管的閾值電壓的數(shù)量，在可以增加寄生晶體管的閾值電壓的范圍內。
圖9示出了根據(jù)本發(fā)明的某些實施例的鰭型PMOSFET的ID-VG特性的曲線圖。該鰭型PMOSFET不包括作為溝道隔離區(qū)的高濃度摻雜區(qū)。該曲線圖示出具有反向體偏壓(Vbs＝1V)和沒有反向體偏壓(Vbs＝0V)的ID-VG特性。在每一情況中施加-0.05V和-0.1V的漏至源電壓(Vds)。
如圖9所示，當反向體偏壓被施加到鰭型PMOS晶體管時與這種反向體偏壓不被施加時相比可以顯著地減小結漏電流。該曲線圖還示出當反向體偏壓被施加到體區(qū)“導通”晶體管時漏電流ID不顯著地減小。
圖10示出了根據(jù)本發(fā)明的某些實施例操作的MBC型浮置溝道PMOSFET的漏電流ID-柵壓VG特性的曲線圖。具體，該曲線圖示出沒有體偏壓(Vbs＝0)和具有反向體偏壓(Vbs＝0.3V，0.6V，1V和2V)的ID-VG特性。在每一情況中施加-0.05V和-0.1V的漏電壓(Vds)。柵極的長度是35nm和柵極的寬度是90nm。柵絕緣層的厚度是1.7nm，以及使用TiN作為柵電極。
如圖10所示，當反向體偏壓被施加到MBC型浮置溝道PMOSFET時，與不施加反向體偏壓時相比，可以顯著地減小結漏電流。結漏電流性能可以隨反向體偏壓的數(shù)量增加而提高。該曲線圖還示出了當反向體偏壓被施加到體區(qū)時不能顯著地改變導通電流性能。
圖11示出了根據(jù)本發(fā)明的某些實施例操作的MBC型PMOSFET的閾值電壓(Vt)性能的曲線圖。如圖11所示，閾值電壓性能不能隨施加到體區(qū)的反向偏壓而顯著地改變。
本發(fā)明的實施例可以提供幾個優(yōu)點。首先，可以簡化用于晶體管的制造工藝和可以提高晶體管的壽命，因為在襯底上的體區(qū)中提供溝道隔離不需要高濃度摻雜區(qū)。第二，通過施加反向體偏壓到體區(qū)，可以電隔離該溝道，而不在襯底的體區(qū)中形成高濃度摻雜區(qū)。第三，通過施加反向體偏壓到襯底的體區(qū)可以提高結漏電流性能，以及可以提高截止電流性能而不改變晶體管的導通電流性能和閾值電壓性能。
所屬領域的技術人員應當明白在本發(fā)明中可以進行各種改進和改變。因此，意圖是本發(fā)明覆蓋在附加的權利要求和它們的等效范圍內提供的本發(fā)明的改進和改變。
權利要求
1.一種操作晶體管的方法，該晶體管包括在襯底中和/或襯底上的至少一個完全耗盡的溝道區(qū)，該方法包括當導通晶體管時，施加反向體偏壓到襯底。
2.根據(jù)權利要求1的方法，其中該襯底是體晶片襯底。
3.根據(jù)權利要求1的方法，其中反向體偏壓允許該晶體管導通，同時防止襯底內的寄生晶體管導通。
4.根據(jù)權利要求1的方法，其中該完全耗盡的溝道區(qū)是浮置溝道區(qū)。
5.根據(jù)權利要求4的方法，其中該浮置溝道區(qū)包括多個垂直或水平地布置的浮置溝道區(qū)。
6.根據(jù)權利要求4的方法，其中該浮置溝道區(qū)被晶體管的柵電極圍繞，以及在該浮置溝道區(qū)和柵電極之間插入柵絕緣層。
7.根據(jù)權利要求1的方法，其中該完全耗盡的溝道區(qū)被布置在與襯底連接的鰭形區(qū)中。
8.根據(jù)權利要求7的方法，其中該晶體管的源區(qū)和漏區(qū)被布置在鰭形區(qū)的各個側面上。
9.根據(jù)權利要求7的方法，其中該完全耗盡的溝道區(qū)的上表面中具有溝槽。
10.根據(jù)權利要求1的方法，其中反向體偏壓足以增加寄生晶體管的閾值電壓至超過晶體管的閾值電壓。
11.根據(jù)權利要求1的方法，其中該晶體管是PMOS場效應晶體管或NMOS場效應晶體管。
12.一種配置來執(zhí)行權利要求1的方法的控制電路。
13.一種操作晶體管的方法，該晶體管包括在襯底的有源區(qū)中隔開的源和漏區(qū)，相對于襯底的體區(qū)浮置并布置在源區(qū)和漏區(qū)之間的至少一個浮置溝道區(qū)，以及溝道區(qū)上的柵電極，該方法包括導通晶體管，同時將反向體偏壓施加到體區(qū)，以增加體區(qū)中的寄生晶體管的閾值電壓。
14.根據(jù)權利要求13的方法，其中該晶體管不包括浮置溝道區(qū)底下的高濃度摻雜區(qū)。
15.根據(jù)權利要求13的方法，其中當該晶體管導通時，該反向體偏壓可以防止寄生晶體管導通。
16.根據(jù)權利要求13的方法，其中該反向偏壓增加寄生晶體管的閾值電壓至大于晶體管的閾值電壓的級別。
17.根據(jù)權利要求13的方法，其中該晶體管是PMOS場效應晶體管或NMOS場效應晶體管。
18.根據(jù)權利要求13的方法，其中該晶體管包括多個垂直或水平地布置的浮置溝道區(qū)。
19.根據(jù)權利要求13的方法，其中柵電極圍繞浮置溝道區(qū)，以及在柵電極和浮置溝道區(qū)之間插入柵絕緣層。
20.一種配置來執(zhí)行權利要求13的方法的控制電路。
21.一種操作晶體管的方法，該晶體管包括布置在鰭形區(qū)的各個側面上的隔開的源和漏區(qū)，該鰭形區(qū)與襯底的體區(qū)連接，接觸襯底的體區(qū)并當晶體管導通時支持源區(qū)和漏區(qū)之間的完全耗盡溝道區(qū)的鰭形區(qū)，以及該完全耗盡的溝道區(qū)上的柵電極，該方法包括導通晶體管，同時將反向體偏壓施加到體區(qū)，以增加體區(qū)中的寄生晶體管的閾值電壓。
22.根據(jù)權利要求21的方法，其中在晶體管中的完全耗盡溝道區(qū)下面的體區(qū)不形成高濃度雜質摻雜區(qū)。
23.根據(jù)權利要求21的方法，其中該反向體偏壓防止寄生晶體管導通。
24.根據(jù)權利要求21的方法，其中該反向體偏壓增加寄生晶體管的閾值電壓到大于晶體管的閾值電壓的級別。
25.根據(jù)權利要求21的方法，其中該晶體管是PMOS場效應晶體管或NMOS場效應晶體管。
26.根據(jù)權利要求21的方法，其中在鰭形區(qū)的完全耗盡溝道區(qū)的上表面中具有一溝槽。
全文摘要
本發(fā)明的某些實施例提供用于操作晶體管的方法和設備，該晶體管包括在襯底中和/或襯底上的至少一個完全耗盡的溝道區(qū)。該方法包括當導通晶體管時，施加反向體偏壓到襯底。該襯底可以是體晶片襯底。該反向體偏壓可以允許晶體管導通，同時防止襯底內的寄生晶體管導通。
文檔編號H01L29/78GK1913172SQ20061010689
公開日2007年2月14日 申請日期2006年8月9日 優(yōu)先權日2005年8月9日
發(fā)明者尹恩貞, 李成泳, 金成玟, 樸東健, 崔東郁 申請人:三星電子株式會社