專利名稱：自驅(qū)動(dòng)ldmos晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體工藝，更確切地說，本發(fā)明涉及LDMOS晶體管工藝。
背景技術(shù)：
自驅(qū)動(dòng)LDMOS晶體管技術(shù)已陸續(xù)被提出，其中一種技術(shù)包括以額外的離子注入將LDMOS晶體管的啟動(dòng)閾電壓調(diào)節(jié)到較低電壓電位。然而，此技術(shù)的劣勢(shì)在于較高的泄漏電流、降低的擊穿電壓和額外的掩模工藝成本。另一技術(shù)利用漏極到柵極的寄生電容器(parasitic drain-to-gate capacitor)來耦合柵極電壓電位，以制得自驅(qū)動(dòng)LDMOS晶體管。然而，漏極到柵極的寄生電容器的電容因應(yīng)串聯(lián)連接的耗盡電容器而變化，因此不能將柵極電壓電位準(zhǔn)確地控制在所需的電壓電位。另一技術(shù)則利用分壓器，其由位于LDMOS晶體管的柵極與漏極之間的高阻值多晶電阻器(high resistance poly resistor)和從柵極連接到襯底的電阻器所組成，以提供用于導(dǎo)通LDMOS晶體管的柵極電壓電位。然而，此發(fā)明的劣勢(shì)包括多晶電阻器的高阻值變化、額外的掩模工藝成本和較大的管芯占用空間。

發(fā)明內(nèi)容
本發(fā)明提出一種自驅(qū)動(dòng)LDMOS晶體管，其利用在漏極端子與輔助區(qū)域之間的寄生電阻器。寄生電阻器形成于兩個(gè)耗盡邊界之間。當(dāng)兩個(gè)耗盡邊界夾斷時(shí)，LDMOS晶體管的柵極電壓電位被維持在漏極端子處的漏極電壓電位。以LDNMOS為例，由于將柵極電壓電位設(shè)計(jì)成等于或高于LDMOS晶體管的啟動(dòng)閾電壓，所以LDMOS晶體管會(huì)相應(yīng)地導(dǎo)通。
根據(jù)本發(fā)明，制造寄生電阻器不需要額外的掩模工藝和額外的晶?？臻g。此外，本發(fā)明的寄生電阻器不會(huì)降低LDMOS晶體管的擊穿電壓和操作速度。此外，當(dāng)兩個(gè)耗盡邊界夾斷時(shí)，柵極電壓電位不再回應(yīng)漏極電壓電位的增加而變化。
應(yīng)了解，前面的概括描述和下面的詳細(xì)描述均為示范性的，且意在提供所主張的本發(fā)明的進(jìn)一步闡釋。更進(jìn)一步的目標(biāo)和優(yōu)勢(shì)將通過對(duì)隨后的描述和附圖的考慮而變得明顯。


本發(fā)明包括附圖以提供對(duì)本發(fā)明的進(jìn)一步理解，且附圖并入此說明書中并組成其中的一部分。

本發(fā)明的實(shí)施例，且與描述內(nèi)容一起用于闡釋本發(fā)明的原理。
圖1展示根據(jù)本發(fā)明一實(shí)施例的自驅(qū)動(dòng)LDMOS晶體管的橫截面圖。
圖2展示根據(jù)本發(fā)明實(shí)施例的具有兩個(gè)耗盡邊界的自驅(qū)動(dòng)LDMOS晶體管的橫截面圖。
圖3展示自驅(qū)動(dòng)LDMOS晶體管的柵極電壓電位對(duì)漏極電壓電位的特性圖。
具體實(shí)施例方式
圖1展示根據(jù)本發(fā)明優(yōu)選實(shí)施例的自驅(qū)動(dòng)LDMOS晶體管100的橫截面圖。LDMOS晶體管100包含P型襯底90，其電阻率范圍從10ohm-cm到100ohm-cm。具有N型導(dǎo)電離子的準(zhǔn)連接深N型阱(quasi-linked deep N-typewell)210形成于P型襯底90中。準(zhǔn)連接深N型阱210的摻雜濃度的范圍是從1.7E17/cm3到8.3E18/cm3。準(zhǔn)連接深N型阱210的深度的范圍是從2μm到10μm。準(zhǔn)連接N型阱210具有間隙，其具有寬度G，范圍介于0μm到20μm之間。其中，形成準(zhǔn)連接深N型阱210的步驟還包括在1000℃～1200℃下執(zhí)行6～12小時(shí)的熱驅(qū)入處理。
如圖1中所示，準(zhǔn)連接深N型阱210具有不連續(xù)極性分布結(jié)構(gòu)220，其由部分準(zhǔn)連接深N型阱210和部分P型襯底90組成。所述不連續(xù)極性分布結(jié)構(gòu)220平行于LDMOS晶體管100的導(dǎo)電通道81。P型阱35(亦可由P型本體(P-type body)實(shí)施)和具有P型導(dǎo)電離子的P型阱25形成于所述準(zhǔn)連接深N型阱210中。P型阱25和35的摻雜濃度的范圍是從3.3E17/cm3到1E19/cm3。P型阱25和35的深度的范圍是從1μm到5μm。其中，形成P型阱25和35的步驟更包含在900℃～1100℃下執(zhí)行2～6小時(shí)的熱驅(qū)入處理。另外，場(chǎng)氧化物330、331和332形成于P型襯底90上方用以作為隔離結(jié)構(gòu)。
柵極氧化層82形成于傳導(dǎo)通道81上。柵極氧化層82的厚度的范圍是從300到1000。多晶硅柵極層80形成于柵極氧化層82和場(chǎng)氧化物330上方，用于控制傳導(dǎo)通道81中的電流。
LDMOS晶體管100還包括N+型區(qū)域55、56和57，其摻雜濃度高于準(zhǔn)連接深N型阱210的摻雜濃度，所述N+型區(qū)域55、56和57的摻雜濃度的范圍是從1E22/cm3到5E23/cm3。N+型區(qū)域55在準(zhǔn)連接深N型阱210中形成輔助區(qū)域。N+型區(qū)域56在準(zhǔn)連接深N型阱210中形成漏極區(qū)域。N+型區(qū)域57在P型阱25中形成源極區(qū)域。P+型區(qū)域32在P型阱25中形成接觸區(qū)域，P+型區(qū)域32的摻雜濃度高于P型阱25和35的摻雜濃度，P+型區(qū)域32的摻雜濃度的范圍是從1E22/cm3到5E23/cm3。
接下來，在P型襯底90上形成介電層120。電極60(例如金屬層)與漏極區(qū)域連接，以形成LDMOS晶體管100的漏極端子。電極70(例如金屬層)與源極區(qū)域和接觸區(qū)域連接，以形成LDMOS晶體管100的源極端子。介電層150形成于P型襯底90上方。電極86(例如金屬層)與輔助區(qū)域和多晶硅柵極層80連接，這使得多晶硅柵極層80和輔助區(qū)域的電壓電位均等。
參看圖2和圖3，當(dāng)將正電壓電位施加到LDMOS晶體管100的漏極端子時(shí)，晶體管100的漏極端子處的漏極電壓電位VD將經(jīng)由準(zhǔn)連接深N型阱210來傳導(dǎo)，以在多晶硅柵極層80處建立柵極電壓電位VG。如圖3中所示，柵極電壓電位VG隨著漏極電壓電位VD成線性比例地增加。
由于將正電壓電位施加到LDMOS晶體管100的漏極端子導(dǎo)致逆向偏壓，所以當(dāng)漏極電壓電位VD連續(xù)地增加時(shí)，兩個(gè)耗盡邊界30a和30b將形成且啟動(dòng)彼此迫近。寄生電阻器形成于漏極端子與輔助區(qū)域之間。寄生電阻器的電阻根據(jù)兩個(gè)耗盡邊界30a和30b之間的平均距離而變化。當(dāng)兩個(gè)耗盡邊界30a和30b夾斷時(shí)(其界定為夾斷情況)，多晶硅柵極層80處的柵極電壓電位VG將不再增加。同時(shí)，柵極電壓電位VG被維持在預(yù)定電壓電位VPINCH-OFF，以LDNMOS為例，其設(shè)計(jì)為等于或高于LDMOS晶體管100的啟動(dòng)閾電壓。因此，LDMOS晶體管100將相應(yīng)地導(dǎo)通。此外，當(dāng)兩個(gè)耗盡邊界30a和30b夾斷時(shí)，寄生電阻器的阻抗較高，因而實(shí)現(xiàn)了LDMOS晶體管100的極低泄漏電流。因此，可顯著地降低LDMOS晶體管100的備用功率消耗。因此改進(jìn)LDMOS晶體管的操作效率。
具有寬度為G的間隙搭配兩個(gè)耗盡邊界30a和30b有助于形成準(zhǔn)連接深N型阱210的夾斷結(jié)構(gòu)。此外，LDMOS晶體管100為電壓控制的晶體管且不需要會(huì)占用額外晶粒空間的外部電路以形成自驅(qū)動(dòng)結(jié)構(gòu)。這進(jìn)一步降低了制造成本。
所屬領(lǐng)域的技術(shù)人員將明了，可在不脫離本發(fā)明的范疇或精神的情況下，對(duì)本發(fā)明的結(jié)構(gòu)作出各種修改和變化。鑒于前述內(nèi)容，倘若本發(fā)明的修改和變化在權(quán)利要求書和其等同物的范疇內(nèi)，則本發(fā)明涵蓋這些修改和變化。
權(quán)利要求
1.一種電壓控制晶體管的結(jié)構(gòu)，包含電壓控制端子、源極端子和漏極端子；其中所述電壓控制端子處的電壓電位對(duì)應(yīng)所述漏極端子處的電壓變化而變化；當(dāng)所述電壓控制晶體管的夾斷情況發(fā)生時(shí)，所述電壓控制端子處的電壓電位將被控制以維持在預(yù)定電壓電位；當(dāng)所述電壓控制端子處的電壓電位超過所述預(yù)定電壓電位時(shí)，所述電壓控制端子處的電壓電位將不再隨著所述漏極端子處的漏極電壓電位變化而變化；其中不連續(xù)的極性分布結(jié)構(gòu)形成于所述漏極端子與所述電壓控制端子之間；所述電壓控制端子連接到與所述漏極端子具有相同摻雜極性的輔助區(qū)域；其中所述漏極電壓電位控制兩個(gè)耗盡邊界；當(dāng)所述兩個(gè)耗盡邊界夾斷時(shí)，所述電壓控制端子處的電壓電位將被控制以維持在所述預(yù)定電壓電位。
2.根據(jù)權(quán)利要求1所述的電壓控制晶體管的結(jié)構(gòu)，其中只要所述電壓控制端子被控制以維持在所述預(yù)定電壓電位，所述電壓控制晶體管就導(dǎo)通。
3.根據(jù)權(quán)利要求1所述的電壓控制晶體管的結(jié)構(gòu)，其中互補(bǔ)摻雜區(qū)域設(shè)置在所述電壓控制晶體管的所述漏極端子與所述電壓控制端子之間，其中所述互補(bǔ)摻雜區(qū)域的摻雜極性與所述電壓控制晶體管的所述漏極端子的摻雜極性互補(bǔ)。
4.根據(jù)權(quán)利要求1所述的電壓控制晶體管的結(jié)構(gòu)，其中所述不連續(xù)極性分布結(jié)構(gòu)由摻雜區(qū)域組成，所述摻雜區(qū)域的摻雜極性與所述漏極端子的摻雜極性互補(bǔ)，其中所述摻雜區(qū)域平行于所述電壓控制晶體管的傳導(dǎo)通道且有助于所述兩個(gè)耗盡邊界夾斷。
5.一種電壓控制晶體管的結(jié)構(gòu)，利用偏壓來改變由互補(bǔ)離子間產(chǎn)生的兩個(gè)耗盡邊界，其中所述電壓控制晶體管的漏極端子與電壓控制端子之間的寄生電阻器的電阻值依據(jù)所述漏極端子處的漏極電壓電位所控制的所述兩個(gè)耗盡邊界而改變，其中當(dāng)所述兩個(gè)耗盡邊界夾斷時(shí)，所述電壓控制端子處的電壓電位被維持在所述漏極端子處的所述漏極電壓電位。
6.根據(jù)權(quán)利要求5所述的電壓控制晶體管的結(jié)構(gòu)，其中當(dāng)所述電壓控制端子處的電壓電位被維持在預(yù)定電壓電位時(shí)，所述電壓控制晶體管導(dǎo)通。
7.一種LDMOS，包含漏極、柵極和源極，其中準(zhǔn)連接摻雜區(qū)域連接所述漏極和所述柵極，具有不連續(xù)極性分布結(jié)構(gòu)的所述準(zhǔn)連接摻雜區(qū)域平行于所述LDMOS的傳導(dǎo)通道。
8.根據(jù)權(quán)利要求7所述的LDMOS，還包括第一互補(bǔ)摻雜區(qū)域，所述第一互補(bǔ)摻雜區(qū)域的摻雜極性與所述漏極的摻雜極性互補(bǔ)，所述第一互補(bǔ)摻雜區(qū)域設(shè)置在所述漏極與所述柵極之間。
9.根據(jù)權(quán)利要求7所述的LDMOS，還包括第二互補(bǔ)摻雜區(qū)域，所述第二互補(bǔ)摻雜區(qū)域的摻雜極性與所述漏極的摻雜極性互補(bǔ)，所述第二互補(bǔ)摻雜區(qū)域耦合到所述準(zhǔn)連接摻雜區(qū)域中的所述柵極的邊緣。
10.根據(jù)權(quán)利要求7所述的LDMOS，其中所述準(zhǔn)連接摻雜區(qū)域的摻雜濃度的范圍是從1.7E17/cm3到8.3E18/cm3。
11.根據(jù)權(quán)利要求7所述的LDMOS，其中所述準(zhǔn)連接摻雜區(qū)域的深度的范圍是從2μm到10μm。
12.根據(jù)權(quán)利要求7所述的LDMOS，其中所述準(zhǔn)連接摻雜區(qū)域中的所述不連續(xù)極性分布結(jié)構(gòu)的寬度介于0μm與20μm之間。
13.根據(jù)權(quán)利要求7所述的LDMOS，其中設(shè)置在所述柵極下的柵極氧化層具有范圍從300到1000的厚度。
14.根據(jù)權(quán)利要求8所述的LDMOS，其中所述第一互補(bǔ)摻雜區(qū)域的摻雜濃度的范圍是從3.3E17/cm3到1E19/cm3。
15.根據(jù)權(quán)利要求8所述的LDMOS，其中所述第一互補(bǔ)摻雜區(qū)域的深度的范圍是從1μm到5μm。
16.一種用于制造電壓控制晶體管的工藝，包含以下步驟提供襯底；在所述襯底中形成準(zhǔn)連接深阱；在所述襯底中形成摻雜極性與所述準(zhǔn)連接深阱的摻雜極性互補(bǔ)的阱；在所述襯底上形成氧化層，用于充當(dāng)隔離結(jié)構(gòu)；在所述準(zhǔn)連接深阱上方形成柵極氧化層；在所述準(zhǔn)連接深阱中形成多個(gè)重?fù)诫s區(qū)域；和形成多個(gè)導(dǎo)體，用于連接所述電壓控制晶體管的柵極和所述準(zhǔn)連接深阱。
17.根據(jù)權(quán)利要求16所述的用于制造電壓控制晶體管的工藝，其中形成所述準(zhǔn)連接深阱的步驟還包括在1000℃～1200℃下執(zhí)行6～12小時(shí)的熱驅(qū)入處理。
18.根據(jù)權(quán)利要求16所述的用于制造電壓控制晶體管的工藝，其中形成摻雜極性與所述準(zhǔn)連接深阱的摻雜極性互補(bǔ)的所述阱的步驟還包括在900℃～1100℃下執(zhí)行2～6小時(shí)的熱驅(qū)入處理。
全文摘要
本發(fā)明提供一種自驅(qū)動(dòng)LDMOS，其利用位于漏極端子與輔助區(qū)域之間的寄生電阻器。所述寄生電阻器形成于準(zhǔn)連接深N型阱中的兩個(gè)耗盡邊界之間。當(dāng)所述兩個(gè)耗盡邊界夾斷時(shí)，柵極端子處的柵極電壓電位將被維持在所述漏極端子處的漏極電壓電位。由于將所述柵極電壓電位設(shè)計(jì)為等于或高于啟動(dòng)閾電壓，所以所述LDMOS將相應(yīng)地導(dǎo)通。此外，制造所述寄生電阻器不需要額外的晶粒空間和掩模工藝。此外，本發(fā)明的所述寄生電阻器不會(huì)降低所述LDMOS的擊穿電壓和操作速度。另外，當(dāng)所述兩個(gè)耗盡邊界夾斷時(shí)，所述柵極電壓電位不會(huì)回應(yīng)所述漏極電壓電位的增加而變化。
文檔編號(hào)H01L21/822GK1877862SQ20061010310
公開日2006年12月13日 申請(qǐng)日期2006年7月3日 優(yōu)先權(quán)日2006年7月3日
發(fā)明者蔣秋志, 黃志豐 申請(qǐng)人:崇貿(mào)科技股份有限公司